非易失性存储器设备和在非易失性存储器中编程的方法与流程

阅读：评论：0

非易失性存储器设备和在非易失性存储器中编程的方法
1.相关申请的交叉引用
2.本技术要求于2020年10月26日在韩国知识产权局提交的韩国专利申请第10-2020-0139081号的优先权，其公开内容通过引用整体并入本文。

背景技术：

3.示例实施例一般涉及半导体存储器设备，更具体地涉及非易失性存储器设备和/或在非易失性存储器设备中进行编程的方法。
4.用于存储数据的半导体存储器设备可以被分类为易失性存储器设备和非易失性存储器设备。诸如动态随机存取存储器(dram)设备的易失性存储器设备通常被配置为通过对存储器单元中的电容器进行充电或放电来存储数据，且在电源关闭/禁用时可能会丢失所存储的数据。即使电源关闭，诸如闪存设备的非易失性存储器设备也可以保持所存储的数据。易失性存储器设备被广泛用作各种装置的主存储器，而非易失性存储器设备被广泛用于在诸如计算机、移动设备等的各种电子设备中存储程序代码和/或数据。
5.近来，已经开发了诸如垂直nand存储器设备的三维结构的非易失性存储器设备，以增加非易失性存储器设备的集成度和存储器容量。随着集成度和/或存储器容量的增加，在对选定存储器单元进行编程期间，未选定存储器单元的干扰可能会增加。

技术实现要素：

6.一些示例实施例可以提供一种能够提高编程操作的效率的非易失性存储器设备。
7.替代地或附加地，一些示例实施例可以提供一种在非易失性存储器设备中进行编程的方法，其能够提高编程操作的效率。
8.根据一些示例实施例，一种非易失性存储器设备包括：至少一个存储器块，该至少一个存储器块包括多个单元串，该多个单元串中的每一个包括串选择晶体管、多个存储器单元和接地选择晶体管，串选择晶体管、多个存储器单元和接地选择晶体管在垂直方向串联连接在源极线和位线之间；以及控制电路，该控制电路被配置为通过下列方式来控制程序操作：在程序循环的位线设置时段期间，将多个单元串的通道预充电至第一电压；在程序循环的程序执行时段期间，将程序电压施加到多个单元串的选定字线；以及在将多个单元串的选定字线和未选定字线的电压恢复到小于接地电压的电压之后，在程序循环的恢复时段期间，将选定字线和未选定字线的电压恢复到大于接地电压的第二电压。
9.根据一些示例实施例，提供了一种对存储器设备进行编程的方法，该存储器设备包括至少一个存储器块，该至少一个存储器块包括多个单元串，该多个单元串中的每一个包括串选择晶体管、多个存储器单元和接地选择晶体管，串选择晶体管、多个存储器单元和接地选择晶体管在垂直方向串联连接在源极线和位线之间。该方法包括：在程序循环的位线设置时段期间，将多个单元串的通道预充电至第一电压；在程序循环的程序执行时段期间，将程序电压施加到多个单元串的选定字线；以及在程序循环的恢复时段期间，在将
选定字线和未选定字线的电压降低到小于接地电压的电压之后，将多个单元串的未选定字线的电压恢复到大于接地电压的第二电压。
10.根据一些示例实施例，提供了一种对存储器设备进行编程的方法，该存储器设备包括至少一个存储器块，该至少一个存储器块包括多个单元串，该多个单元串中的每一个包括串选择晶体管、多个存储器单元和接地选择晶体管，串选择晶体管、多个存储器单元和接地选择晶体管在垂直方向串联连接在源极线和位线之间。该方法包括：在多个程序循环的每一个的位线设置时段期间，将第二电压施加到多个单元串的选定位线以将多个单元串的通道预充电至第一电压；在多个程序循环中的第一程序循环的位线设置时段期间，将第二电压施加到多个单元串的未选定字线；在多个程序循环中除了第一程序循环之外的每一个的位线设置时段期间，将随着程序循环的数量增加而步进(step-wise)减小的负电压施加到多个单元串的未选定字线；以及在多个程序循环的每一个的程序执行时段期间，在将具有固定电平的程序通过电压施加到多个单元串的未选定线时将随着程序循环的数量增加而步进增加的程序电压施加到多个单元串的选定位线。
11.因此，由于在程序恢复时段期间，选定字线和未选定字线的电压均是在将选定字线和未选定字线的电压降低到负电平后被恢复的，因此可防止或减少可能在未选定单元串的存储器单元中发生的软擦除现象和/或可能在选定单元串中的存储器单元中发生的hci的发生可能性。替代地或附加地，可以通过步进减小在位线设置时段期间施加到未选定字线的负电压的电平并且保持在程序执行时段期间施加到未选定字线的程序通过电压的电平来提高升压效率和减少通过干扰。
附图说明
12.根据以下结合附图的详细描述，将更清楚地理解说明性的非限制性示例实施例。
13.图1是示出根据一些示例实施例的在非易失性存储器设备中进行编程的方法的流程图。
14.图2是示出根据一些示例实施例的在非易失性存储器设备中进行编程的方法的时序图。
15.图3是示出根据一些示例实施例的存储器系统(例如，存储设备)的框图。
16.图4是示出根据一些示例实施例的图3的存储器系统中的非易失性存储器设备的框图。
17.图5是示出根据一些示例实施例的图4中的存储器单元阵列的示例的框图。
18.图6a是示出根据一些示例实施例的图5中的存储器块中的一个的电路图。
19.图6b到6d分别示出了根据一些示例实施例的图6a中的单元串中的一个的示例。
20.图7是示出根据一些示例实施例的图4的非易失性存储器设备中的控制电路的框图。
21.图8是示出根据一些示例实施例的图4的非易失性存储器设备中的电压发生器的框图。
22.图9是示出三维nand闪存设备的程序偏置条件的电路图。
23.图10是示出用于增量阶跃脉冲编程(ispp)的多个程序循环的示意图。
24.图11是示出在图10中的程序循中的每一个中包括的操作时段的示意图。
25.图12是示出单元串的示例结构的示意图。
26.图13是示出在图12的单元串中包括的存储器单元的示意图。
27.图14是示出根据一些示例实施例的在非易失性存储器设备中进行编程的方法的流程图。
28.图15a是示出根据一些示例实施例的存储器单元阵列的结构的电路图。
29.图15b是示出与图15a的结构相对应的存储器块的透视图。
30.图16是用于描述根据一些示例实施例的存储器块中包括的边界部分的示例实施例的剖视图。
31.图17是示出根据一些示例实施例的第一程序场景的示意图。
32.图18是示出根据图17的第一程序场景的第二堆叠的程序操作的时序图。
33.图19a是用于描述根据一些示例实施例的非易失性存储器设备中的通过电压干扰的降低的示意图。
34.图19b是用于描述根据一些示例实施例的非易失性存储器设备中的程序电压干扰的降低的示意图。
35.图20是示出根据一些示例实施例的被划分为三个堆叠的存储器块的剖视图。
36.图21a和21b是示出根据图17的第一程序场景的关于图20的存储器单元阵列的堆叠的程序操作的示意图。
37.图22是示出根据一些示例实施例的包括非易失性存储器设备的存储设备的框图。
38.图23是根据一些示例实施例的非易失性存储器设备的剖视图。
具体实施方式
39.在下文中将参考附图更全面地描述各种示例实施例，在附图中示出一些示例实施例。
40.图1是示出根据一些示例实施例的在非易失性存储器设备中进行编程的方法的流程图。
41.图1示出了在包括至少一个存储器块的非易失性存储器设备中进行编程的方法，该至少一个存储器块包括多个单元串，其中每个单元串包括在位线和源级线之间连接的串选择晶体管、多个存储器单元和接地选择晶体管。根据一些示例实施例，非易失性存储器设备可以包括三维nand闪存设备和/ 或垂直nand闪存设备。
42.参照图1，在程序循环的位线设置时段期间，多个单元串的通道被预充电至第一电压(操作s110)。通常，单元串的通道可以在位线设置时段期间通过串选择晶体管由位线的设置电压预充电。然而，在当存储器单元位于上部位置时更早地对存储器单元进行编程以减少程序干扰的情况下，如果选定存储器单元上方(例如，远离基板)的任何存储器单元已经从经擦除状态编程到经编程状态，则不能通过串选择晶体管对通道进行预充电和/或初始化。因此，当存储器单元位于上部位置(例如，远离基板的表面)时更早地对存储器单元进行编程时，单元串的通道可以通过接地选择晶体管进行预充电。
43.通道孔的尺寸和/或临界尺寸(cd)/直径越小，三维nand闪存设备越容易受到程序干扰的影响。在多层单元(mlc)的示例实施例中，可以增加每个单元中编程的位数；例
如，mlc可以存储多于单个数据位。程序循环的数量可由于经编程状态的数量增加而增加，且因此由于程序干扰而导致的性能降级增加。因此，如下文将描述的，可以沿着通道孔的尺寸减小的方向(例如，通道的渐缩的方向)来执行程序操作。当沿着通道孔的尺寸减小的方向 (例如，通道的渐缩的方向)来执行程序操作时，可以将偏压施加到接地选择线，并且可以使用源级线的电压来执行未选定串初始预充电(usip)。
44.在程序循环的程序执行时段期间，程序电压被施加到多个单元串的选定字线(操作s130)。在一些示例实施例中，程序通过电压可以在程序执行时段期间被施加到多个单元串的未选定字线。
45.在将多个单元串的选定字线和未选定字线的电压恢复到小于接地电压的电压之后，例如，恢复到负电压之后，选定字线和未选定字线的电压在程序循环的恢复时段期间被恢复到大于接地电压的第二电压(操作s150)。当选定字线和未选定字线的电压在恢复选定字线和未选定字线的电压之后恢复到第二电压时，选定字线和未选定字线的电压可以稳定地或更稳定地被恢复到在继程序恢复时段之后的验证读取时段期间被预充电之前的电压。在一些示例实施例中，可以防止或降低可能发生在未选定字线中的软擦除和/或热载流子注入的发生的可能性。
46.图2是示出根据一些示例实施例的在非易失性存储器设备中进行编程的方法的时序图。
47.图2是示出多个程序循环的一个的位线设置时段pbls、程序执行时段 pgme、程序恢复时段pgmrc和验证读取时段vfrd的时序图。时间点 t1～t8表示/对应于时段的边界。
48.参照图2，在位线设置时段pbls期间，接地电压vss(例如0伏)从时间点t1到时间点t2被施加到选定单元串的串选择线ssl_sel和接地选择线gsl_sel，并且第一接通电压von1(例如正电压)从时间点t2到时间点t4被施加到选定串的串选择线ssl_sel和接地选择线gsl_sel。接地电压vss从时间点t1到时间点t2被施加到未选定单元串的串选择线 ssl_uns和接地选择线gsl_uns，第一接通电压von1从时间点t2到时间点t3被施加到未选定单元串的串选择线ssl_uns和接地选择线 gsl_uns，并且接地电压vss从时间点t3到时间点t4被施加到未选定单元串的串选择线ssl_uns和接地选择线gsl_uns。在一些示例实施例中，施加到未选定单元串的串选择线ssl_uns和接地选择线gsl_uns的电压的电平可以根据未选定单元串的位置(例如，相对于未选定单元串的行和/ 或列的位置)而变化。
49.大于接地电压vss的第二电压v2从时间点t1到时间点t4被施加到选定字线wl_sel和未选定字线wl_uls。因此，单元串中的每一个的通道从接地电压vss被预充电至第一电压v1。例如，单元串中的每一个的通道通过执行未选定串初始预充电(usip)被预充电至第一电压。
50.可以通过使用栅致漏极泄漏(gidl)现象来执行usip。更详细地，gidl 表示在晶体管的漏极处发生的由晶体管的栅极引起/导致的泄漏现象。例如，当0v或负电压电平被施加到栅极并且足够高的正电压被施加到漏极时，可能会在漏极附近的(栅极)氧化物中引起严重的能带弯曲，并且因此可能会发生从硅表面的价带到硅主体的导带的带间隧穿。
51.隧穿电子被吸引到漏极，并且漏极电流增加。通常，半导体基板由接地电压偏置，并且空穴被吸引到相对低电压的半导体基板。负电压电平的栅极电压用于关断晶体管(例如，对于nmos晶体管)，但是由于gidl现象导致gidl电流的漏极电流增加，所以晶体管如同
其被接通一样工作。且gidl 电流随着栅极电压的降低和/或漏极电压的增加而增加。
52.可以通过使用gidl现象来预充电单元串的每一个的通道。为了生成 gidl现象，可以使用单元串的串选择晶体管、单元串的接地选择晶体管、或gidl晶体管中的至少一个，这将参考图6a至6d进行描述。
53.基于在位线设置时段pbls的开始点t1处的写入数据的值，程序禁止电压vinh或程序许可电压vper被施加到位线bl。
54.在时间点t4和时间点t5之间的程序执行时段pgme期间，继位线设置时段pbls之后，第一接通电压von1被施加到选定串的串选择线 ssl_sel和接地选择线gsl_sel，程序电压vpgm被施加到选定字线 wl_sel，并且程序通过电压vppass被施加到未选定字线wl_uns。因此，单元串的每一个的通道ch的电压电平被增加到第三电压v3。在程序执行时段pgme期间，位线bl的电平基于写入数据的值而维持在程序禁止电压 v1nh或程序许可电压vper。
55.在时间点t5和时间点t7之间的程序恢复时段pgmrc期间，继程序执行时段pgme之后，第一接通电压von1被施加到选定串的串选择线 ssl_sel和接地选择线gsl_sel，且小于第一接通电压von1的第二接通电压von2被施加到未选定单元串的串选择线ssl_uns和接地选择线 gsl_nus。因此，单元串的每一个的通道ch的电压电平被增加到第三电压 v3。替代地或附加地，在第一负电压vneg1从时间点t5到时间点t6被施加到选定字线wl_sel和未选定字线wl_nus后，第二电压v2从时间点 t6到时间点t7被施加到选定字线wl_sel和未选定字线wl_nus。在选定字线wl_sel和未选定字线wl_nus被恢复到第一负电压vneg1后，选定字线wl_sel和未选定字线wl_nus被恢复到第二电压v2。由于第一接通电压von1被施加到选定串的串选择线ssl_sel和接地选择线 gsl_sel，并且第二接通电压von2被施加到未选定单元串的串选择线 ssl_uns和接地选择线gsl_uns，因此选定单元串和未选定单元串断开/ 电断开，并且因此将单元串的每一个的通道ch的电压电平降低到接地电压 vss附近的电压电平，并且将电压电平维持。位线bl的电压电平在程序恢复时段pgmrc期间收敛到程序许可电压vper。
56.在时间点t1和时间点t8之间的验证读取时段vfrd期间，继恢复时段pgmrc之后，验证通过电压vvpass被施加到选定串的串选择线 ssl_sel和接地选择线gsl_sel，并且接地电压vss被施加到未选定单元串的串选择线ssl_uns和接地选择线gsl_uns。另外，验证读取电压vpv 被施加到选定字线wl_sel，且验证通过电压vvpass被施加到未选定字线wl_uns。因此，选定单元串str_sel的通道的电压电平被维持在接地电压vss附近的电压电平，且未选定单元串str_uns的通道的电压电平被增加到第四电压v4。第四电压v4可以小于第三电压v3并且可以大于第一电压v1。因此，可以防止或减少可能在未选定单元串str_uns中发生的软擦除现象/错误和/或可能在选定单元串str_sel的边缘处发生的热载流子注入(hci)现象的发生的可能性。
57.反之，假设在程序恢复时段pgmrc期间未降低的通道的电压电平(例如，电位)具有对应于预充电电压的第一电平。在验证读取时段vfrd期间，当验证读取电压vpv被施加到选定字线wl_sel并且验证通过电压 vvpass被施加到未选定字线wl_uns时，未选定单元串的电压电平具有对应于第一电平和验证通过电压的电平的高电平。因此，由于未选定单元串的通道的高电压电平，软擦除错误可能发生在未选定单元串的存储器单元中。替代地或附加地，因为选定单元串的通道的电压电平快速地从第一电平改变到接地电压vss的
电平，由于通道的快速改变，泄漏电流可以被hci 注入到选定单元串的串选择晶体管和/或接地选择晶体管。因此，串选择晶体管或接地选择晶体管的阈值电压可能会增加。例如，电子可能被捕获在串选择晶体管或接地选择晶体管中的任一者或两者的栅极中，从而影响相应的阈值电压。
58.即使在图2中未示出，在验证读取时段vfrd之前的位线预充电时段期间，所有位线可以由相同的位线预充电电压初始化。取决于在验证读取时段 vfrd期间选定存储器单元的阈值电压状态，位线的电压被发展成对应于“1
”ꢀ
或替代地对应于“0”的电压。可以通过感测位线的电压发展来确定存储于选定存储器单元的数据。
59.图3是示出根据一些示例实施例的存储器系统(例如，存储设备)的框图。
60.参照图3，存储设备(例如，存储器系统)10可以包括存储器控制器50 和至少一个非易失性存储器设备100。
61.在一些示例实施例中，存储器控制器50和非易失性存储器设备100中的每一个可以以芯片、封装、或模块的形式提供。替代地或附加地，存储器控制器50和非易失性存储器设备100可以被封装到各种封装的一个中。
62.非易失性存储器设备100可以在存储器控制器50的控制下执行擦除操作、程序操作或写入操作中的任何一个或全部。非易失性存储器设备100通过输入/输出线从存储器控制器50接收命令cmd、地址addr和数据data，以执行这样的操作。替代地或附加地，非易失性存储器设备100通过控制线从存储器控制器50接收控制信号ctrl。替代地或附加地，非易失性存储器设备100通过电力线从存储器控制器50接收电力pwr。
63.图4是示出根据一些示例实施例的图3的存储器系统中的非易失性存储器设备的框图。
64.参照图4，非易失性存储器设备100包括存储器单元阵列200、地址解码器430、页面缓冲电路410、数据输入/输出(i/o)电路420、单元计数器 490、控制电路450、以及电压发生器500。
65.存储器单元阵列200可以通过串选择线ssl、多条字线wl和接地选择线gsl与地址解码器430耦合。另外，存储器单元阵列200可以通过多条位线bl与页面缓冲电路410耦合。存储器单元阵列200可以包括与多条字线wl和多条位线bl耦合的多个存储器单元。
66.在一些示例实施例中，存储器单元阵列200可以是或可以包括三维存储器单元阵列，其形成在三维结构(或垂直结构)中的基板上。在一些示例实施例中，存储器单元阵列200可以包括垂直单元串，垂直单元串垂直定向使得至少一个存储器单元位于另一存储器单元上或上方。
67.控制电路450可以从存储器控制器100接收命令(信号)cmd和地址 (信号)addr，并且可以基于命令信号cmd和地址信号addr来控制非易失性存储器设备200的擦除循环、程序循环和读取操作中的至少一个。程序循环可以包括程序操作和程序验证操作。擦除循环可以包括擦除操作和擦除验证操作。
68.例如，控制电路450可以生成控制信号ctl以控制电压发生器500，并且可以基于命令信号cmd产生页面缓冲控制信号pctl以控制页面缓冲电路410。控制电路450可以基于地址信号addr生成行地址r_addr及列地址c_addr。控制电路450可以为地址解码器430提供行地址r-addr，并且可以为数据输入/输出电路420提供列地址c_addr。
69.地址解码器430可以通过串选择线ssl、多条字线wl和接地选择线 gsl与存储器单元阵列200耦合。在程序操作或读取操作期间，地址解码器 430可以基于行地址r_addr将多条字线wl中的一条字线确定为选定字线，并且可以将多条字线wl中除了选定字线之外的其余字线确定为未选定字线。
70.电压发生器500可以基于控制信号ctl生成字线电压vwl，字线电压 vwl是非易失性存储器设备200的操作所需的/用于非易失性存储器设备 200的操作。电压发生器500可以从存储器控制器100接收电力pwr。字线电压vwl可以通过地址解码器430被施加到多条字线wl。
71.例如，在擦除操作期间，电压发生器500可以将擦除电压施加到存储器块的阱(例如，n阱和/或p阱)，并且可以将接地电压施加到存储器块的整个字线。在擦除验证操作期间，电压发生器500可以将擦除验证电压施加到存储器块的整个字线，和/或以字线为基础依次将擦除验证电压施加到字线。
72.例如，在程序操作期间，电压发生器500可以将程序电压施加到选定字线，并且可以将程序通过电压施加到未选定字线。另外，在程序验证操作期间，电压发生器500可以将程序验证电压施加到选定字线，并且可以将验证通过电压施加到未选定字线。
73.页面缓冲电路410可以通过多条字线bl与存储器单元阵列200耦合。页面缓冲电路410可以包括多个页面缓冲器。页面缓冲电路410可以存储(例如暂时存储)要在选定页中编程的数据或从选定页读出的数据。
74.数据输入/输出电路420可以与页面缓冲电路410耦合。在程序操作期间，数据输入/输出电路420可以从存储器控制器100接收程序数据data，并且可以基于从控制电路450接收的列地址c_addr为页面缓冲电路410提供程序数据data。在读取操作期间，数据输入/输出电路420可以基于从控制电路450接收的列地址c_addr为存储器控制器100提供存储于页面缓冲电路410中的读取数据data。虽然在图4中并未示出，但是可以存在附加阵列，诸如与存储器单元阵列200分离或包含于存储器单元阵列200中的冗余阵列。
75.图5是示出根据一些示例实施例的图4中的存储器单元阵列的示例的框图。
76.参照图5，存储器单元阵列200可以包括多个存储器块blk1到blkz，存储器块blk1到blkz沿着第一方向到第三方向d1、d2和d3延伸。在一些示例实施例中，存储器块blk1到blkz由图4中的地址解码器430选定。例如，地址解码器430可以在存储器块blk1至blkz中选择与块地址相对应的存储器块blk。
77.在下文中，第一方向d1表示垂直于半导体基板的上表面的方向(例如， z方向)，并且第二方向d2和第三方向d3表示平行于半导体基板的上表面的两个方向(例如，x方向和y方向)。例如，第二方向和第三方向d3可以彼此垂直。第一方向d1可以被称为垂直方向，第二方向d2可以被称为行方向，且第三方向d3可以被称为列方向。由图中的箭头表示的方向和相反的方向可以被认为是相同的方向。
78.图6a是示出根据一些示例实施例的图5中的存储器块的一个的电路图。
79.图6a的存储器块blki可以在三维结构(例如，垂直结构)中的基板上形成。例如，在存储器块blki中包括的多个存储器单元串可以在垂直于基板的方向上形成。
80.参照图6a，存储器块blki可以包括耦合在位线bl1、bl2和bl3以及公共源级线csl之间的存储器单元串ns11到ns33。
81.存储器单元串ns11到ns33中的每一个可以包括串选择晶体管sst、多个存储器单元mc1到mc8、以及接地选择晶体管gst。在图6a中，存储器单元串ns11到ns33中的每一个示出为包括八个存储器单元mc1到 mc8。然而，示例实施例并不限于此。在一些示例实施例中，存储器单元串 ns11到ns33中的每一个可以包括任何数量的存储器单元，其可以是或可以不是2的幂。此外，晶体管sst、多个存储器单元mc1至mc8和接地选择晶体管gst中的每一个被示出为nmos晶体管；然而，示例实施例并不限于此，并且晶体管中的任何一个或全部可以是pmos晶体管。此外，诸如串选择晶体管sst的晶体管的电特性(诸如阈值电压和/或驱动电流)可以与诸如接地选择晶体管gst的其他晶体管的电特性相同或不同，并且可以是或可以不是浮栅晶体管。
82.串选择晶体管sst可以与对应的串选择线ssl1到ssl3连接。多个存储器单元mc1到mc8可以分别与对应的字线wl1到wl8连接。接地选择晶体管gst可以与对应的接地选择线gsl1到gsl3连接。串选择晶体管 sst可以与对应的位线bl1、bl2和bl3连接，且接地选择晶体管gst可以与公共源级线csl连接。在相同高度处(例如，在相对于基板的表面的相同位置处)的字线(例如，wl1)可以共同连接，并且接地选择线gsl1 到gsl3和串选择线ssl1到ssl3可以被分离/电分离。
83.图6b到6d分别示出了根据示例实施例的图6a中的单元串的一个的示例。
84.参照图6b，单元串ns11a可以包括串联连接在公共源极线csl和位线 bl1之间的接地选择晶体管gst、多个存储器单元mc1到mc8、串选择晶体管sst和gidl串选择晶体管gdt1。
85.gidl串选择晶体管gdt1可以与gidl串选择线gdssl1耦合。在一些示例实施例中，通过将gidl漏极电压施加到多条位线中的全部或至少一条或多条(诸如一些)，可以在位线设置时段pbls期间在每个单元串中执行单向通道预充电，使得gidl漏极电压在位线设置时段pbls期间具有高于gidl阈值电压和gidl-on电压之间的电压差的电压电平。gidl-on电压对应于具有接通gidl串选择晶体管gdt1的电平的电压。图6a中的存储器单元串ns11到ns33的每一个均可以采用图6b的单元串ns11a。
86.参照图6c，单元串ns11b可以包括串联连接于公共源级线csl和位线 bl1之间的gidl接地选择晶体管gdt2、接地选择晶体管gst、多个存储器单元mc1到mc8和串选择晶体管sst。该gidl接地选择晶体管gdt2 可以与gidl接地选择线gdgsl2耦合。在一些示例实施例中，通过将gidl 漏极电压施加到公共源级线csl，单向通道预充电可以在位线设置时段 pbls期间在单元串的每一个中执行。图6a中的存储器单元串ns11到ns33 的每一个均可以采用图6c的单元串ns11b。
87.参照图6d，单元串ns11c可以包括串联连接于公共源极线csl和位线 bl1之间的gidl接地选择晶体管gdt2、接地选择晶体管gst、多个存储器单元mc1到mc8和串选择晶体管gdt1。该gidl接地选择晶体管gdt2 可以与gidl接地选择线gdgsl2耦合，并且gidl串选择晶体管gdt1可以与gidl串选择线gdssl1耦合。在一些示例实施例中，通过将gidl漏极电压施加到多条位线的至少一部分和将gidl漏极电压施加到公共源级线 csl，可以在位线设置时段pbls期间单元串中的每一个中执行双向通道预充电。图6a中的存储器单元串ns11到ns33的每一个可以采用图6d的单元串ns11c。示例实施例不限于图6a到图6d中所示的那些实施例，示例实施例也不一定意味着彼此相互排斥。
88.图7是示出根据一些示例实施例的图4的非易失性存储器设备中的控制电路的框图。
89.参照图7，控制电路450包括命令解码器460、地址缓冲器470和控制信号发生器480。
90.命令解码器460将命令cmd解码并向控制信号发生器480提供经解码的命令d_cmd。
91.地址缓冲器470接收地址信号addr，为地址解码器430提供行地址 r_addr，并且为数据输入/输入电路420提供列地址c_addr。
92.控制信号生成器480接收经解码的命令d_cmd，基于经解码的命令 d_cmd引导的操作生成控制信号ctl，为电压发生器500提供该控制信号 ctl，生成页面缓冲控制信号pctl，并为页面缓冲电路410提供页面缓冲控制信号pctl。尽管命令解码器460、控制信号发生器480及地址缓冲器 470中的每一个均示出为不同的，但实例实施例并不限于此，且命令解码器 460、控制信号发生器480及地址缓冲器470中的一个的功能中的一些可由命令解码器460、控制信号发生器480及地址缓冲器470中的其它者来执行。
93.图8是示出根据一些示例实施例的图4的非易失性存储器设备中的电压发生器的框图。
94.参照图8，电压发生器500包括高电压发生器510和低电压发生器520。该电压发生器500可以还包括负电压发生器530。
95.响应于第一控制信号ctl1，高电压发生器510可以根据由命令cmd 引导的操作生成程序电压pgm、程序通过电压vppass、验证通过电压 vvpass、读取通过电压vrpass及擦除电压vers中的至少一个。
96.程序电压pgm可以被施加到选定字线。程序通过电压vppass、验证通过电压vvpass以及读取通过电压可以被施加到未选定字线。擦除电压 vers可以被施加到存储器块的阱。第一控制信号ctl1可以包括表示由经解码的命令d_cmd引导的操作的多个位。
97.响应于第二控制信号ctl2，低电压发生器520可以根据由命令cmd 引导的操作生成程序验证电压vpv、擦除验证电压ver、读取电压vrd、第一接通电压von1、第二接通电压von2及第二电压v2中的至少一个。根据非易失性存储器设备200的操作，程序验证电压vpv、读取电压vrd 和擦除验证电压ver可以被施加到选定字线。第一接通电压von1和第二接通电压von2可以被施加到选定单元串和未选定单元串的每一个的串选择晶体管和接地选择晶体管。第二控制信号ctl2可以包括表示由经解码的命令d_cmd引导的操作的多个位。
98.响应于第三控制信号ctl3，负电压发生器750可以根据由命令cmd 引导的操作生成具有负电平的第一负电压vneg1和第二负电压vneg2(例如，低于接地电压)。第三控制信号ctl3可以包括表示由经解码的命令 d_cmd引导的操作的多个位。在程序恢复时段期间，第一负电压vneg1 可以被施加到选定字线和未选定字线。在位线设置时段期间，第二负电压 vneg2可以被施加到未选定字线。尽管高电压发生器510、低电压发生器 520和负电压发生器530的每一个被示出为不同的，但是示例实施例不限于此，并且高电压发生器510、低电压发生器520和负电压发生器530中的一个或多个的功能中的一个或多个可以由高电压发生器510、低电压发生器520 和负电压发生器530中的其他发生器执行。
99.图9是示出三维nand闪存设备的程序偏置条件的电路图。
100.为了便于描述，在存储器块blk的多个nand串中，在图9中示出了与第一位线bl1连接的nand串ns11和ns21以及与第二位线bl2连接的nand串ns12和ns22。
101.第一位线bl1可以是或可以对应于被施加程序许可电压(例如，0v)的程序位线，并且第二位线bl2可以是被施加诸如电源电压vcc的程序禁止电压的程序禁止位线。如果选定nand串ns11及ns21中的nand串ns21，那么在程序操作期间，0v的电压(例如，接地电压)可以被施加到第一串选择线ssl1，并且电源电压vcc可以被施加到第二串选择线ssl2。
102.0v电压可以被施加到接地选择线gsl1和gsl2。另外，大于0v的电压(例如，诸如vcc的电源电压)可以被施加到公共源级线csl。程序电压(例如，18v)可以被施加到选定字线(例如，wl5)，并且通过电压vppass (例如，8v)可以被施加到未选定字线(例如，wl4和wl6)。示例实施例并不限于上述电压。
103.在程序偏置条件下，如18v的电压可以被施加到具有0v通道电压的存储器单元a的栅极。由于在存储器单元a的栅极和通道之间形成有强电场，所以可以对存储器单元a进行编程。然而，由于存储器单元c及d的相应通道处于浮动状态，因此其通道电压可升压到(例如)约8v，且因此可以不对存储器单元c及d进行编程。因为在存储器单元b的栅极与通道之间形成有弱电场，所以可以不对存储器单元b进行编程。
104.图10是示出用于增量阶跃脉冲编程(ispp)的多个程序循环的示意图，以及图11是示出在图10中的程序循环的每一个中包括的操作时段的示意图。
105.参照图10和11，根据ispp依次执行多个程序循环loop(1)、loop (2)和loop(3)直到完成程序操作。当重复程序循环时，程序电压vpgm1、 vpgm2和vpgm3可以步进地/以步进的方式增加。随着程序循环的数量增加，程序电压vpgm1、vpgm2和vpgm3可以步进地增加第一电压差(例如，间隙)vd1。该vd1可以是恒定的，或可以是可变的，并且可以是预定的或者替代地在操作期间确定的。此外，当重复程序循环时，在位线设置时段期间施加到未选定字线的第二负电压vneg21和vneg22可以步进地降低。随着程序循环的数量增加，第二负电压vneg21和vneg22可以以步进方式/步进地降低第二电压差(例如，间隙)vd2。该vd2可以是恒定的，或可以是可变的，并且可以是预定的或者替代地在操作期间确定的。
106.每个程序循环loop(i)可以包括将程序电压vpgm1、vpgm2和vpgm3 的每一个施加到选定字线以用于对选定存储器单元进行编程的程序时段 program，以及将验证读取电压vpv施加到选定字线以用于验证程序操作的成功的验证时段verify。
107.程序时段program可以包括位线设置时段pbls、程序执行时段 pgme、以及程序恢复时段pgmrc。验证时段verify可以包括位线预充电时段pblp、验证读取时段vfrd、以及读取恢复时段rdrc。与参照图2 描述的相同，位线设置时段pbls、程序执行时段pgme、程序恢复时段 pgmrc、以及验证读取时段vfrd。
108.在第一程序循环loop(1)的位线设置时段pbls期间，通过将第二电压v2施加到选定字线和未选定字线，单元串的每一个的通道被预充电至第一电压。在除第一程序循环loop(1)的第一程序循环loop(2)和loop (3)的每一个的位线设置时段pbls期间，第二电压v2被施加到选定字线，同时第二负电压vneg21和vneg22的每一个被施加到未选定字线，其中第二负电压vneg21和vneg22随着编程循环的数量增加而步进地降低。
109.在一些示例实施例中，在位线设置时段期间施加到未选定字线的负电压与在程
序执行时段期间施加到未选定字线的程序通过电压vppass之间的差随着程序循环的数量增加而增加。因此，当在位线设置时段期间施加到未选定字线的固定电压和在程序执行时段期间施加到未选定字线的程序通过电压vppass随着程序循环的数量增加而步进地增加时，可以发生/获得与示例实施例中相同的升压效果。替代地或附加地，当在位线设置时段期间施加到未选定字线的固定电压和在程序执行时段期间施加到未选定字线的程序通过电压vppass之间随着程序循环的数量增加而步进地增加时，由于程序电压和程序通过电压之间的差，在未选定单元串中发生的程序干扰可以与示例实施例中的相同。替代地或附加地，因为程序通过电压是固定的，所以由于施加到选定单元串的未选定字线的程序通过电压的电平而发生的通过干扰可以降低。
110.图12是示出单元串的示例结构的示意图，并且图13是示出图12的单元串中包括的存储器单元的示意图。
111.参照图12和13，在垂直方向上延伸的柱pl可形成于基板sub上以用于提供单元串ns。接地选择线gsl、字线wl和串选择线ssl可以由平行于基板sub的诸如金属的导电材料形成。柱pl可以穿透形成接地选择线 gsl、字线wl和串选择线ssl的导电材料以接触基板sub。字线wl可以包括虚设字线。柱pl可以具有锥形轮廓；然而，示例实施例不限于此。
112.图13示出了图12中的沿着线e-e’截取的剖视图。作为示例，在图13 中示出了与字线对应的一个存储器单元mc的横截面。柱pl可以包括呈圆柱体或锥形圆柱体形式的主体bd，并且气隙ag可以布置在主体bd中。主体bd可以包括诸如p型的掺杂多晶硅的硅，并且主体bd可以是其中形成有通道的区域。
113.柱pl可以还包括主体bd周围的隧道绝缘层ti和隧道绝缘层ti周围的电荷捕获层ct。阻挡绝缘层bi可以布置在一条字线和柱pl之间。主体 bd、隧道绝缘层ti、电荷捕获层ct、阻挡绝缘层bi和一条字线可以形成电荷捕获类型的晶体管。在一些示例实施例中，串选择晶体管sst、接地选择晶体管gst和其他存储器单元中的至少一个可以具有与图13中所示相同的结构。
114.如图12和13所示，柱pl的宽度或横截面面积可以随着到基板sub的距离的减少而减少；例如，柱pl可以具有锥形轮廓。当相同的电压被施加到接地选择晶体管gst、存储器单元mc和串选择晶体管sst的主体，并且相同的电压被施加到接地选择线gls、字线wl和串选择线ssl时，位于基板sub附近的存储器单元上形成的电场可以大于位于远离基板sub的存储器单元上形成的电场。这些特征在程序操作期间可能会影响程序干扰。
115.图14是示出根据一些示例实施例的在非易失性存储器设备中进行编程的方法的流程图。
116.图14示出了在包括至少一个存储器块的非易失性存储器设备中进行编程的方法，该至少一个存储器块包括多个单元串，其中每个单元串包括连接在位线和源级线之间(例如，直接连接在之间)的串选择晶体管、多个存储器单元和接地选择晶体管。
117.参照图10和14，第二电压v2被施加到多个单元串的选定字线，以用于在多个程序循环的每一个的位线设置时段期间将多个单元串的每一个的通道预充电至第一电压(操作s210)。
118.在多个程序循环中的第一程序循环的位线设置时段期间，第二电压被施加到多个单元串的未选定字线(操作s230)。在除第一程序循环之外的多个程序循环的每一个的
位线设置时段期间，负电压(例如小于接地电压的电压) 被施加到未选定字线，该负电压随着程序循环的数量增加而步进地降低(操作s250)。
119.在多个程序循环的每一个的程序执行时段期间，当具有固定电平的程序通过电压被施加到未选定字线时，随着程序循环的数量增加而步进地增加的程序电压被施加到选定字线(操作s270)。
120.如参考图10所述，在位线设置时段期间施加到未选定字线的负电压与在程序执行时段期间施加到未选定字线的程序通过电压vppass之间的差随着程序循环数量增加而增加。因此，当在位线设置时段期间施加到未选定字线的固定电压和在程序执行时段期间施加到未选定字线的程序通过电压 vppass随着程序循环的数量增加而增加时，可以获得与示例实施例中相同的升压效果。替代地或附加地，因为程序通过电压是固定的，所以由于施加到选定单元串的未选定字线的程序通过电压的电平而发生的通过干扰可以降低。
121.图15a是示出根据一些示例实施例的存储器单元阵列的结构的电路图，并且图15b是示出与图15a的结构相对应的存储器块的透视图。
122.图15a示出了存储器块的二维版本，该存储器块包括与一条位线bl和一条源极线csl连接的单元串，以便于说明，但是应当理解，存储器块可以具有如参考图5和6所述的多条位线的三维结构。
123.参照图15a和15b，存储器块可以包括连接在位线bl和源极线csl 之间的多个单元串str1-strm。单元串str1-strm可以分别包括由串选择线ssl1-sslm控制的串选择晶体管sst1-sstm、由字线wl控制的存储器单元、由中间开关线msl控制的中间开关晶体管mst1-mstm、以及由接地控制线gsl控制的接地选择晶体管gst1-gstm。这里，m是大于1的自然数。与布置在堆叠st1和st2的边缘部分中的字线连接的存储器单元可以是虚设单元。
124.图15a示出了接地选择晶体管gst1-gstm与相同的接地选择线gsl 连接的一些示例实施例。在一些示例实施例中，接地选择晶体管与各自的接地选择线连接。
125.在一些示例实施例中，如图15a和15b所示，边界部分bnd可以包括同时切换或激活与其连接的中间开关晶体管的一条栅极线msl。
126.图16是用于描述根据示例实施例的存储器块中包括的边界部分的一些示例的剖视图。
127.参照图16，每个单元串str的通道孔可以包括第一子通道孔610和第二子通道孔630。通道孔可以称为柱。第一子通道孔可以包括通道层611、内部材料612和绝缘层613。第二子通道孔630可以包括通道层631、内部材料632和绝缘层633。第一子通道孔610的通道层611可以通过p型硅胶垫sip与第二子通道孔630的通道层631连接。可以使用具有适当蚀刻速率的停止线gtl5来形成子通道孔610和630。例如，停止线gtl5可以由掺杂或未掺杂多晶硅形成、或包括掺杂或未掺杂多晶硅、或由掺杂或未掺杂多晶硅组成，且其它栅极线gtl1到gtl4及gtl6到gtl8可由诸如钨的金属形成、或包括诸如钨的金属、或由诸如钨的金属组成以实现适当蚀刻速率。栅极线gtl6至gtl8的数量可以比栅极线gtl1至gtl4的数量多一个；然而，示例实施例并不限于此。
128.上述边界部分bnd可以对应于用于形成多个子通道孔的停止层gtl5。停止层gtl5中的单元可能不适于存储数据，并且停止层可以用作边界部分 bnd以形成中间开关晶体管。一些示例实施例不限于一个停止层的边界部分，并且边界部分可以包括两个或更多个
栅极层。
129.图17是示出根据一些示例实施例的第一程序场景的示意图。
130.图17示出了一个单元串，其包括与串选择线ssl连接的串选择晶体管 sst、与接地选择线gsl连接的接地选择晶体管gst、与字线wl1至wl12 连接的的存储器单元mc1至mc12以及存储器单元的状态。单元串连接在位线bl、源极线csl和基板电压sub之间。图17示出了十二个存储器单元和存储两个位的mlc的非限制性示例；然而，可以存在多于十二个或少于十二个存储器单元。
131.参照图17，根据第一程序场景，程序操作可以从最上面的字线沿向下方向执行。例如，当存储在存储器块中的数据增加时，数据可在从上到下的向下方向上填充到经擦除单元中(t2b程序次序)。
132.未经编程存储器单元mc1到mc7处于经擦除状态e0，且经编程存储器单元mc8到mc12的每一个可处于经擦除状态e0及经编程状态p1、p2 及p3中的一个。
133.图18是示出根据图17的第一程序场景的第二堆叠的程序操作的时序图。
134.图18示出了对应于程序地址的选定字线wl被包括在第二堆叠st2中时通过控制中间开关晶体管的升压操作和程序恢复操作。例如，第一堆叠 st1对应于表示其中所有存储器单元处于经擦除状态的堆叠的经擦除堆叠，且第二堆叠st2对应于表示包括待编程的存储器单元的堆叠的选定堆叠。
135.时间间隔t21～t22是预充电时段ppc，时间间隔t22～t23是第一升压时段pbst1，时间间隔t23～t24是第二升压时段pbst2，时间间隔t24～ t25是当程序电压vpgm被施加到选定字线wl时的程序执行时段pgme，时间间隔t25～t26是第一程序恢复时段pgmrc1，并且时间间隔t26～t27 是第二程序恢复时段pgmrc2。在下文中，接通电压和关断电压表示用于接通和关断对应晶体管的电平的电压。
136.当位线bl是程序禁止位线时，程序禁止电压vinh可以被施加到位线 bl，并且当位线bl是程序许可位线时，程序许可电压vper可以被施加到位线bl。
137.在预充电时段ppc期间，关断电压vsoff被施加到选定串选择线ssls 和未选定串选择线sslu，接通电压vmon被施加到中间开关线msl，以及接通电压vgon被施加到接地选择线gsl。将接地选择晶体管和中间开关晶体管接通，并且因此源极线csl的预充电电压vpc被施加到第一堆叠st1和第二堆叠st2的通道ch。
138.因此，在执行第一升压时段pbst1和第二升压时段pbst2的升压操作之前，预充电电压vpc可以被施加到第一堆叠st1和第二堆叠st2的通道。在预充电时段ppc期间，初始化电压vo可以被施加到选定字线wls和未选定字线wlu。初始化电压vo可以具有能够接通经擦除存储器单元的电压电平。第二堆叠st2中的经编程存储器单元被关断，且位线bl与编程存储器单元之间的通道部分可以浮动/电浮动。
139.在第一升压时段pbst1期间，中间开关线msl维持接通电压vmon，关断电压vgoff被施加到接地选择线gsl，并且第一堆叠st1和第二堆叠 st2的通道浮动。当中间晶体管被接通时，第一通过电压vpass1被施加到与经擦除堆叠对应的第一堆叠st1的字线wlu(st1)。因此，第一堆叠st1 和第二堆叠st2的通道ch可以被升压至第一通道电压vch1。且第一通道电压vch1可以近似地确定为等式1。
140.等式1
141.vch1＝vpc+vbst1＝vpc+vpass1*n1/[(n2-np)+n1]
[0142]
在等式1中，vpc是预充电电压，vbst1是第一升压电压，n1是第一堆叠st1的字线的数量，n2是第二堆叠st2的字线的数量，且np是在第二堆叠st2中预先编程的字线的数量。如等式1所示，第一升压电压vbst1 增加，并且数量np增加。
[0143]
在第二升压时段pbst2期间，接通电压vson被施加到选定串选择线 ssls，且关断电压vmoff被施加到中间开关线msl，并且因此，第一堆叠st1和第二堆叠st2彼此电断开浮动。当中间晶体管被关断时，第二通过电压vpass2被施加到第二堆叠st2的字线wlu(st2)和wls(st2)。因此，第一堆叠st1的通道ch可以维持第一通道电压vch1，且第二堆叠 st2的通道可进一步升压至第二通道电压vch2。虽然未示出，但因为接通电压vson被施加到选定串选择线ssls，所以根据位线电压，选定单元串的通道可以具有程序许可电压vper，或者替代地，程序禁止电压vinh。该第二通道电压vch2可以近似地确定为等式2。
[0144]
等式2
[0145]
vch2＝vch1+vbst2＝vpc+vbst1+vbst2
[0146]
＝vpc+vpass1*n1/[(n2-np)+n1]+vpass2
[0147]
在等式2中，vbst2是第二升压电压，并且第二升压电压vbst2对应于第二通过电压vpass2。
[0148]
在预充电时段ppc之后，关断电压vgoff被施加到接地选择线gsl，以将单元串与源极线csl电断开。
[0149]
在程序执行时段pgme期间，程序电压vpgm被施加到对应于选定堆叠的第二堆叠st2的选定字线wls(st2)，并且与施加有程序允许电压vper 的位线bl连接的选定存储器单元可以被编程。
[0150]
因此，根据一些示例实施例的升压操作可以包括第一升压时段pbst1 的第一升压操作以及第二升压时段pbst2的第二升压操作，这可以被称为双重升压。
[0151]
例如，可以通过将第一通过电压vpass1施加到多个堆叠st1和st2 中的经擦除堆叠st1的字线来执行第一升压操作，同时在第一升压时段 pbst1期间通过将导通电压vmon施加到中间开关线msl来接通多个中间晶体管。
[0152]
例如，可以通过将第二通过电压vpass2施加到多个堆叠st1和st2 中的选定堆叠st2的字线来执行第二升压操作，例如在将第一通过电压施加到经擦除堆叠st1的字线后，同时在第二升压时段pbst2期间通过将关断电压vmoff施加到中间开关线msl来关断多个中间晶体管。
[0153]
在第一升压时段pbst1期间，当第一通过电压vpass1被施加到经擦除堆叠st1的字线时，经擦除堆叠st1的通道和选定堆叠st2的通道通过多个中间开关晶体管的接通而彼此电连接。相比之下，在第二升压时段 pbst2期间，当第二通过电压vpass2被施加到选定堆叠st2的字线时，经擦除堆叠st1的通道和选定堆叠st2的通道通过多个中间开关晶体管的关断而彼此电断开。
[0154]
因此，如等式1和等式2所示，经擦除堆叠st1的通道和选定堆叠st2 的通道通过第一升压操作而升压到第一通道电压vch1，并且仅选定堆叠 st2的通道通过第二升压操作被进一步升压到第二通道电压vch2。在第二升压操作完成时的时间点t4，选定堆叠st2的第二通道电压vch2变得高于经擦除堆叠st1的第一通道电压vch1。
[0155]
在第一程序恢复时段pgmrc1期间，在将选定堆叠st2的字线的电压电平降低到小于接地电压的负电压vneg之后，通过将接通电压vmon施加到中间开关线msl来接通多个中间开关晶体管。
[0156]
在第二程序恢复时段pgmrc2期间，在将经擦除堆叠st1的字线的电压电平从第一通过电压vpass1降低到初始电压vo时，选定堆叠st2的字线的电压电平从负电压vneg恢复到初始电压vo。
[0157]
因此，在第一程序恢复时段pgmrc1期间，在将选定堆叠st2的通道的电压电平降低到负电压之后，通过接通中间开关晶体管来电耦合经擦除堆叠st1的通道和选定堆叠st2的通道。然后，选定堆叠st2和经擦除堆叠 st2的电压电平可以被降低。
[0158]
因此，当第二堆叠st2的字线wl_uns(st2)和wl_sel(st2)的电压电平增加时，可以减少或防止可能在未选定单元串中发生的软擦除现象和/或可能在选定单元串中发生的热载流子注入(hci)现象。
[0159]
图19a是用于描述根据一些示例实施例的非易失性存储器设备中的通过电压干扰的降低的示意图，且图19b是用于描述根据一些示例实施例的非易失性存储器设备的程序电压干扰的降低的示意图。
[0160]
图19a和19b示出了连接于位线bl和源级线csl之间的单元串的结构，其中该单元串包括垂直设置的与串选择线ssl连接的串选择晶体管 sst、分别与字线wl1-wl12连接的多个存储器单元mc1-mc12、与中间开关线msl连接的中间开关晶体管mst和与接地选择线gsl连接的接地选择晶体管gst。
[0161]
图19a和19b的左侧部分示出了根据常规方案的示例，并且图19a和图19b的右侧部分示出了根据一些示例实施例的示例。图19a和19b的单元串是选定单元串，使得接通电压vson被施加到串选择线ssl。第一堆叠对应于其中所有存储器单元处于经擦除状态的经擦除堆叠，且第二堆叠st2 对应于包含当前待编程的存储器单元的选定堆叠。
[0162]
图19a示出了当程序许可电压vper被施加到位线bl时单元串的通道电压。
[0163]
在常规方法的示例中，接通电压vmon被施加到对应于虚设字线的中间开关线msl，中间开关晶体管mst被导通，并且因此经擦除堆叠st1的通道电压vchc变成等于选定堆叠st2的通道电压vchc。因此，经擦除堆叠st1的存储器单元mc1至mc6的通道与栅电极之间的电压差是通过电压 vpass。
[0164]
相比之下，在根据一些示例实施例的双重升压的示例实施例中，关断电压vmoff被施加到中间开关线msl，中间开关晶体管mst被关断，并且因此经擦除堆叠st1的通道被升压到第一通道电压vch1。在一些示例实施例中，经擦除堆叠st1的存储器单元mc1至mc6的通道与栅电极之间的电压差为vpass1-vch1。因此，根据一些实例实施例，可以通过双重升压来减小或防止经擦除堆叠st1的通过电压干扰。
[0165]
图19b示出了当程序禁止电压被施加到位线bl时单元串的通道电压。
[0166]
在常规方法的示例中，接通电压vmon被施加到对应于虚设字线的中间开关线msl，中间开关晶体管mst被接通，并且因此经擦除堆叠st1的通道电压vchc变成等于选定堆叠st2的通道电压vchc。因此，施加有程序电压vpgm的存储器单元mc9的通道与栅极电极之间的电压差为 vpgm-vcc-vpass。
[0167]
相比之下，在根据一些示例实施例的双重升压的示例中，关断电压 vmoff被施加
到中间开关线msl，并且中间开关晶体管mst被关断。因此，经擦除堆叠st1的通道被升压到第一通道电压vch1，选定堆叠st2 的经擦除存储器单元mc7至mc9的通道被升压到第二通道电压vch2，并且选定堆叠st2的经编程存储器单元mc10至mc12的通道被升压到第三通道电压vch3。
[0168]
在示例实施例中，施加有程序电压vpgm的存储器单元mc9的通道与栅极电极之间的电压差为vpgm-vcc-vbst-vpass2。因此，根据一些实例实施例，可以通过双重升压来减少或防止施加有程序电压vpgm的存储器单元mc9的程序电压干扰的发生的可能性。
[0169]
替代地或附加地，由于程序恢复时段是在执行双重升压后执行的，因此可以减少或防止可能在未选定单元串中发生的软擦除和可能在选定单元串中发生的hci。
[0170]
图20是示出了根据一些示例实施例的划分为三个堆叠的存储器块的剖视图。
[0171]
参照图20，上述边界部分bnd可以包括下边界部分bndl和上边界部分bndu。存储器块mb可以包括下边界部分bndl下的第一堆叠st1、下边界部分bndl和上边界部分bndu之间的第二堆叠st2、以及上边界部分bndu上的第三堆叠st3。第一堆叠st1、第二堆叠st2和第三堆叠st3 的每一个的字线wl的数量可以彼此相同或不同。
[0172]
上述中间开关晶体管可以包括位于下边界部分bndl中且与下开关线 lsl连接的多个下开关晶体管，以及位于上边界部分bndu中且与上开关线usl连接的多个上开关晶体管。
[0173]
图21a和21b是示出了根据图17的第一程序场景的关于图20的存储器单元阵列的堆叠的程序操作的示意图。对图18的重复描述可以省略。
[0174]
图21a和21b示出了在上述预充电时段ppc、第一升压时段pbst1、第二升压时段pbst2、程序执行时段pgme、第一程序恢复时段pgmrc1 和第二程序恢复时段pgmrc2期间的电压。
[0175]
图21a对应于根据上述第一程序场景t2b对第三堆叠st3执行程序操作的示例实施例。在一些示例实施例中，第一堆叠st1和第二堆叠st2对应于上述经擦除堆叠，且第三堆叠st3对应于上述选定堆叠。
[0176]
在预充电时段ppc和第一升压时段pbst1期间，接通电压vlon和 vuon可以分别被施加到下开关线lsl和上开关线usl。在第二升压时段 pbst2期间，关断电压vloff和vuoff分别被施加到下开关线lsl和上开关线usl。
[0177]
在程序执行时段pgme期间，程序禁止电压vinh或程序许可电压 vper可以被施加到位线bl，接通电压vson可以被施加到串选择线ssl，程序电压vpgm可以被施加到第三堆叠st3的选定字线，第二通过电压 vpass2可以被施加到第三堆叠的未选定字线，并且第一通过电压vpass1 可以被施加到第二堆叠st2的字线和第一堆叠st1的字线。关断电压vloff 和vuoff可以分别被施加到下开关线lsl和上开关线usl。
[0178]
在第一程序恢复时段pgmrc1期间，关断电压vsoff可以被施加到串选择线ssl，并且接通电压vlon和vuon可以分别被施加到下开关线lsl 和上开关线usl。在第二程序恢复时段pgmrc1期间，关断电压vsoff 可以被施加到串选择线ssl，关断电压vloff和vuoff可以分别被施加到下开关线lsl和上开关线usl。其他电压可以与参照图18描述的相同。对与选定堆叠相对应的第三堆叠st3执行双重升压，并且通过控制中间开关晶体管mc4和mc8的开关操作，选定堆叠的通道被恢复到负电压，然后恢复到初始电压vo(第二电压)。
[0179]
图21b对应于根据上述第一程序场景t2b对第二堆叠st2执行程序操作的示例实施例。在一些示例实施例中，第一堆叠st1对应于上述经擦除堆叠，且第二堆叠st2对应于上述选定堆叠。
[0180]
在预充电时段ppc和第一升压时段pbst1期间，接通电压vlon和 vuon可以分别被施加到下开关线lsl和上开关线usl。在第二升压时段 pbst2期间，关断电压vloff和vuoff可以分别被施加到下开关线lsl 和上开关线usl。
[0181]
在程序执行时段pgme期间，程序禁止电压vinh，或替代地程序许可电压vper可以被施加到位线bl，接通电压vson可以被施加到串选择线 ssl，第二通过电压vpass2可以被施加到第三堆叠st3的字线，程序电压 vpgm可以被施加到第二堆叠st2的选定字线，第二通过电压vpass2可以被施加到第二堆叠st2的未选定字线，并且第一通过电压vpass1可以被施加到第一堆叠st1的字线。关断电压vloff和vuoff可以分别被施加到下开关线lsl和上开关线usl。
[0182]
在第一程序恢复时段pgmrc1期间，接通电压vlon和关断电压 vuoff可以分别被施加到下开关线lsl和上开关线usl。在第二程序恢复时段pgmrc1期间，关断电压vloff和vuoff可以分别被施加到下开关线lsl和上开关线usl。其他电压可以与参照图18描述的相同。对与选定堆叠对应的第二堆叠st2执行双重升压，并且通过控制中间开关晶体管mc4 和mc8的开关操作，选定堆叠的通道被恢复到负电压，然后恢复到初始电压vo(第二电压)。
[0183]
图22是示出根据一些示例实施例的包括非易失性存储器设备的存储设备的示意图。
[0184]
参照图22，存储设备1000包括多个非易失性存储器设备1100和控制器 1200。例如，存储设备1000可以是或可以包括任何存储设备，诸如嵌入式多媒体卡(emmc)、通用闪存存储(ufs)、固态盘或固态驱动器(ssd)等。
[0185]
控制器1200可以经由多条通道cch1、cch2、cch3...cchk与非易失性存储器设备1100连接。控制器1200可以包括一个或多个处理器1210、缓冲存储器1220、纠错码(ecc)引擎1230、主机接口1250和非易失性存储器(nvm)接口1260。
[0186]
缓冲存储器1220可以存储用于驱动控制器1200的数据。ecc电路1230 可以在程序操作期间计算待编程数据的纠错码值，并且可以在读取操作期间使用纠错码值纠正读取数据的错误。在数据恢复操作中，ecc引擎1230可以纠正从非易失性存储器设备1100恢复的数据的错误。主机接口1250可以提供与外部设备(未示出)的接口。非易失性存储器接口1260可提供以与非易失性存储器设备1100的接口。
[0187]
非易失性存储器设备1100的每一个可以对应于根据一些示例实施例的非易失性存储器设备，并且可以可选地配备有外部高电压vpp。
[0188]
图23是根据一些示例实施例的非易失性存储器设备的剖视图。
[0189]
参照图23，非易失性存储器设备或存储器设备2000可以具有芯片到芯片(c2c)结构。该c2c结构可以指通过在第一晶片上生产/制造包括存储器单元区域或单元区域cell的上芯片，在与第一晶片分离的第二晶片上生产/制造包括外围电路区域peri的下芯片，然后将上芯片和下芯片彼此键合而形成的结构。这里，键合工艺可以包括电连接形成在上芯片的最上面的金属层上的键合金属和形成在下芯片的最上面的金属层上的键合金属的方法。例如，当键合金属可以包括使用cu-to-cu键合的铜时。然而，示例实施例可以不限
相连接。
[0198]
在字线键合区wlba中，多条字线2330可以在平行于第二基板2310 的上表面并且垂直于第二方向d2的第一方向d1(例如，x轴方向)上延伸，并且可以与多个单元接触插塞2341、2342、2343、2344、2345、2346和2347 (例如，2340)相连接。多条字线2330和多个单元接触插塞2340可以在由在第一方向d1上以不同长度延伸的多条字线2330的至少一部分提供的焊盘中彼此连接。第一金属层2350b和第二金属层2360b可以依次与多个单元接触插塞2340的上部连接，该多个单元接触插塞2340与多条字线2330连接。多个单元接触插塞2340可以通过字线键合区wlba中的单元区域cell的上键合金属2371b和2372b以及外围电路区域peri的下键合金属2271b和 2272b与外围电路区域peri连接。
[0199]
多个单元接触插塞2340可以与在外围电路区域peri中形成行解码器 2394的电路元件2220b连接。在一些示例实施例中，形成行解码器2394的电路元件2220b的工作电压可以与形成页面缓冲器2393的电路元件2220c 的工作电压不同。例如，形成页面缓冲器2393的电路元件2220c的工作电压可以大于形成行解码器2394的电路元件2220b的工作电压。
[0200]
公共源极线接触插塞2380可以布置在外部焊盘键合区pa中。该公共源极线接触插塞2380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以与公共源极线2320电连接。第一金属层2350a和第二金属层 2360a可以依次堆叠在公共源极线接触插塞2380的上部部分。例如，布置有公共源极接触插塞2380、第一金属层2350a和第二金属层2360a的区可以被定义为外部焊盘键合区pa。
[0201]
输入/输出焊盘2205和2305可以布置在外部焊盘键合区pa中。覆盖第一基板2210的下表面的下绝缘膜2201可以形成在第一基板2210下方，并且第一输入/输出焊盘2205可以形成在下绝缘膜2201上。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203与布置在外围电路区域peri 中的多个电路元件2220a、2220b和2220c中的至少一个连接，并且可以通过下绝缘膜2201与第一基板2210分离。此外，侧绝缘膜(未示出)可以布置在第一输入/输出接触插塞2203和第一基板2210之间，以将第一输入/输出接触插塞2203和第一基板2210电分离。
[0202]
覆盖第二基板2310的上表面的上绝缘膜2301可以形成于第二基板2310 上，并且第二输入/输出焊盘2305可以布置在上绝缘层2301上。第二输入/ 输出焊盘2305可以通过第二输入/输出接触插塞2303与布置在外围电路区域 peri中的多个电路元件2220a、2220b和2220c中的至少一个连接。在示例实施例中，第二输入/输出焊盘2305可以与电路元件2220a电连接。
[0203]
根据一些示例实施例，第二基板2310和公共源极线2320可以不被布置在其中布置有第二输入/输出接触插塞2303的区域中。同样地，第二输入/ 输出焊盘2305在第三方向d3(例如，z轴方向)上可以不与字线2330重叠。第二输入/输出接触插塞2303可以在平行于第二基板310的上表面的方向上与第二基板2310分离，并且可以穿过单元区域cell的层间绝缘层2315以连接到第二输入/输出焊盘2305。
[0204]
根据一些示例实施例，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，存储器设备2000可以仅包括布置在第一基板 2210上的第一输入/输出焊盘2205或布置在第二基板2310上的第二输入/输出焊盘2305。替代地，存储器设备200可以包括第一输入/输出焊盘2205和第二输入/输出焊盘2305两者。
[0205]
在单元区域cell和外围电路区域peri中分别包括的外部焊盘键合区 pa和位线键合区blba的每一个中，可以提供在最上面的金属层上提供的金属图案作为虚设图案(例如，电惰性图案)，或者可以不存在最上面的金属层。
[0206]
在外部焊盘键合区pa中，存储器设备2000可以包括下金属图案2273a，其对应于形成在单元区域cell的最上面的金属层中的上金属图案2372a，并且具有与单元区域cell的上金属图案2372a相同或相似的横截面形状，以便在外围电路区域peri的最上面的金属层中彼此连接。在外围电路区域 peri中，形成在外围电路区域peri的最上面的金属层中的下金属图案2273a 可以不与触点连接。类似地，在外部焊盘键合区pa中，对应于形成在外围电路区域peri的最上面的金属层中的下金属图案2273a并且具有与外围电路区域peri的下金属图案2273a相同的形状的上金属图案2372a可以形成在单元区域cell的最上面的金属层中。
[0207]
下键合金属2271b和2272b可以形成于字线键合区wlba中的第二金属层2240b上。在字线键合区wlba，外围电路区域peri的下键合金属 2271b和2272b可以通过cu到cu键合与单元区域cell的上键合金属2371b 和2372b电连接。
[0208]
进一步地，在位线键合区blba中，对应于形成在外围电路区域peri 的最上面的金属层中的下金属图案2252并且具有与外围电路区域peri的下金属图案2252相同的横截面形状的上金属图案2392可以形成在单元区域 cell的最上面的金属层中。在单元区域cell的最上面的金属层中形成的上金属图案上可以不形成触点。
[0209]
在一些示例实施例中，对应于在单元区域cell和外围电路区域peri 的一个中的最上面的金属层中形成的金属图案，具有与金属图案相同或类似横截面形状的增强金属图案可以形成于单元区域cell和外围电路区域 peri中的另一个的最上面的金属层中。在增强金属图案上可以不形成触点。
[0210]
字线电压可以通过外围电路区域peri中的下键合金属2271b和2272b 和单元区域cell的上键合金属2371b和2372b被施加到单元区域cell中的至少一个存储器块。在程序恢复时段期间，在选定字线和未选定字线的电压被降低到负电平之后，至少一个存储器块的选定字线和未选定字线可以恢复到初始电压。
[0211]
根据一些示例实施例的非易失性存储器设备和/或存储设备可以使用各种封装类型或封装配置来封装。
[0212]
该发明构思可以应用于包括非易失性存储器设备的各种设备和系统。例如，该发明构思可以应用于诸如以下各项中的至少一项的系统：个人计算机 (pc)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(pda)、便携式多媒体播放器(pmp)、数字相机、便携式游戏控制台、音乐播放器、摄像机、视频播放器、导航设备、可穿戴设备、物联网(iot)设备、万物互联(ioe)设备、电子书阅读器、虚拟现实(vr)设备、增强现实(ar)设备、机器人设备、无人机等。
[0213]
上述公开的任何元件可以包括处理电路或在处理电路中实现，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，该处理电路还具体包括但不限于中央处理器(cpu)、算数逻辑单元 (alu)、数字信号处理器、微型计算机、现场可编程阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路等。
[0214]
前面的描述是对一些示例实施例的说明，而不应被解释为对其进行限制。尽管已
经描述了一些示例性实施例，但本领域的普通技术人员将容易理解在没有实质性地偏离发明构思的新型教导和优点的情况下，许多修改在示例实施例中都是可能的。因此，所有这些修改旨在包括在如权利要求中限定的发明构思的范围内。

技术特征：

1.一种非易失性存储器设备，包括：至少一个的存储器块，所述存储器块包括多个单元串，所述多个单元串的每一个包括串选择晶体管、多个存储器单元、以及接地选择晶体管；所述串选择晶体管、所述多个存储器单元、以及所述接地选择晶体管在垂直方向串联连接在源级线与位线之间；控制电路，被配置为通过下列方式控制程序操作：在程序循环的位线设置时段期间，将所述多个单元串的通道预充电至第一电压；在所述程序循环的程序执行时段期间，将程序电压施加到所述多个单元串的选定字线；以及在将所述多个单元串的所述选定字线和未选定字线的电压恢复到小于接地电压的电压之后，在所述程序循环的恢复时段期间，将所述选定字线和所述未选定字线的所述电压恢复到大于所述接地电压的第二电压。2.根据权利要求1所述的非易失性存储器设备，还包括：电压发生器电路，被配置为基于控制信号生成字线电压；以及地址解码器电路，被配置为向所述至少一个存储器块提供所述字线电压，其中，所述控制电路被配置为控制所述电压发生器和所述地址解码器，控制所述电压发生器电路和所述地址解码器电路是基于命令和包括所述选定字线的地址的地址的。3.根据权利要求2所述的非易失性存储器设备，其中，所述控制电路被配置为控制所述电压发生器电路和所述地址解码器电路在程序执行时段期间将程序通过电压施加到所述未选定字线。4.根据权利要求2所述的非易失性存储器设备，其中，所述控制电路被配置为控制所述电压发生器电路和所述地址解码器电路：将第一接通电压施加到所述多个单元串中的选定单元串的串选择晶体管以及接地选择晶体管，从所述位线设置时段中的第一时间点到所述位线设置时段的结束时间点，所述第一接通电压被施加到所述选定单元串；以及将所述第一接通电压施加到所述多个单元串中的未选定单元串的串选择晶体管以及接地选择晶体管，从所述位线设置时段中的所述第一时间点到所述位线设置时段中的第二时间点，所述第一接通电压被施加到所述未选定单元串。5.根据权利要求4所述的非易失性存储器设备，其中，所述控制电路被配置为控制所述电压发生器电路和所述地址解码器电路：将所述第一接通电压施加到所述选定单元串的所述串选择晶体管以及所述接地选择晶体管，从所述位线设置时段的所述结束时间点起并且在所述程序执行时段期间，所述第一接通电压被施加到所述选定单元串；以及将所述接地电压施加到所述未选定单元串的所述串选择晶体管以及所述接地选择晶体管，从所述位线设置时段的所述结束时间点起并且在所述程序执行时段期间，所述接地电压被施加到所述未选定单元串。6.根据权利要求5所述的非易失性存储器设备，其中，所述控制电路被配置为控制所述电压发生器电路和所述地址解码器电路：在所述程序恢复时段期间将所述第一接通电压施加到所述选定单元串的所述串选择晶体管以及所述接地选择晶体管；以及
在所述程序恢复时段期间将第二接通电压施加到所述未选定单元串的所述串选择晶体管以及所述接地选择晶体管。7.根据权利要求2所述的非易失性存储器设备，其中，所述控制电路被配置为控制所述电压发生器电路和所述地址解码器电路：将第一负电压施加到所述选定字线和所述未选定字线，从所述程序恢复时段的开始时间点到所述程序恢复时段中的第一时间点，所述第一负电压被施加到所述选定字线和所述未选定字线；将所述第二电压施加到所述选定字线，其中，从所述程序恢复时段的所述第一时间点起，所述第二电压被施加到所述选定字线；以及将所述第二电压施加到所述未选定字线，其中，从所述程序恢复时段中的所述第一时间点到所述程序恢复时段中的第二时间点，所述第二电压被施加到所述未选定字线。8.根据权利要求2所述的非易失性存储器设备，其中，在继所述程序恢复时段之后的验证读取时段期间，所述控制电路被配置为控制所述电压发生器电路和所述地址解码器电路：将验证读取电压施加到所述选定字线；将验证通过读取电压施加到所述未选定字线；将所述验证通过读取电压施加到所述多个单元串中的选定单元串的串选择晶体管以及接地选择晶体管；以及将所述接地电压施加到所述多个单元串中的未选定单元串的串选择晶体管以及所述多个单元串中的所述未选定单元串的接地选择晶体管。9.根据权利要求2所述的非易失性存储器设备，其中，随着所述程序循环的数量增加，所述控制电路被配置为控制所述电压生成器电路和所述地址解码器电路：步进降低在所述位线设置时段期间施加到所述未选定字线的第二负电压的电平；步进增加在所述程序执行时段期间施加到所述选定字线的所述程序电压的电平；以及维持在所述程序执行时段期间施加到所述未选定字线的程序通过电压的电平。10.根据权利要求2所述的非易失性存储器设备，其中，随着所述程序循环的所述数量增加，所述控制电路被配置为控制所述电压生成器电路和所述地址解码器电路：将施加到所述未选定字线的第二负电压的所述电平降低第一间隙；以及将施加到所述选定字线的所述程序电压的所述电平增加第二间隙。11.根据权利要求1所述的非易失性存储器设备，其中，所述多个单元串在所述垂直方向被划分为多个堆叠，所述至少一个存储器块还包括在所述垂直方向的两个相邻堆叠之间的边界部分中的多个中间开关晶体管，并且所述多个中间开关晶体管被配置为执行开关操作以分别控制所述多个单元串的电连接，以及所述控制电路被配置为通过控制所述多个中间开关晶体管的所述开关操作来控制所述程序操作和所述恢复。12.根据权利要求11所述的非易失性存储器设备，其中，所述控制电路被配置为控制所述电压发生器电路和所述地址解码器电路：在所述多个中间晶体管接通时将第一通过电压施加到所述多个堆叠中的经擦除堆叠
的字线，所述经擦除堆叠对应于其中所有存储器单元都处于经擦除状态的堆叠；以及在将所述第一通过电压施加到所述经擦除堆叠的字线之后，在所述多个中间晶体管被关断时将第二通过电压施加到所述多个堆叠中的选定堆叠的字线，所述选定堆叠对应于包括待编程的存储器单元的堆叠。13.根据权利要求12所述的非易失性存储器设备，其中所述多个中间开关晶体管被配置为接通以在所述第一通过电压被施加到所述经擦除堆叠的所述字线时将所述经擦除堆叠的通道与所述选定堆叠的通道电连接；以及其中，所述多个中间开关晶体管被配置为在所述第二电压被施加到所述选定堆叠的所述字线时将所述经擦除堆叠的通道与所述选定堆叠的通道电连接。14.根据权利要求12所述的非易失性存储器设备，其中，所述控制电路被配置为在所述程序恢复时段期间通过控制所述多个中间开关晶体管的所述开关操作来恢复所述选定堆叠的所述字线。15.根据权利要求14所述的非易失性存储器设备，其中，所述控制电路被配置为控制所述电压发生器电路和所述地址解码器电路在所述程序恢复时段期间将所述选定堆叠的所述字线的电压的电平从所述第二通过电压降至所述负电压，将所述选定堆叠的所述字线的电压的所述电平恢复到所述第二电压，然后关断所述多个中间开关晶体管。16.根据权利要求14所述的非易失性存储器设备，其中，所述控制电路被配置为控制所述电压发生器电路和所述地址解码器电路在所述程序恢复时段期间将所述经擦除堆叠的所述字线的电压维持在所述第一通过电压时，将所述选定堆叠的所述字线的电压的电平从所述第二通过电压降低至所述负电压。17.根据权利要求1所述的非易失性存储器设备，还包括：存储器单元区域，包括所述至少一个存储器块和第一金属焊盘；以及外围电路区域，包括所述控制电路和第二金属焊盘，所述外围电路区域通过所述第二金属焊盘和所述第一金属焊盘与所述存储器单元区域连接，其中，所述外围电路区域还包括：电压发生器电路，被配置为基于控制信号生成字线电压，以及地址解码器电路，被配置为向所述至少一个存储器块提供所述字线电压，以及其中，所述地址解码器电路被配置为通过所述第二金属焊盘和通过所述第一金属焊盘向所述至少一个存储器块区域施加所述程序电压、所述第一电压和所述第二电压。18.一种在非易失性存储器设备中进行编程的方法，所述非易失性存储器设备包括至少一个存储器块，所述至少一个存储器块包括多个单元串，所述多个单元串的每一个包括串选择晶体管、多个存储器单元、以及接地选择晶体管；所述串选择晶体管、所述多个存储器单元、以及所述接地选择晶体管在垂直方向串联连接在源级线与位线之间；所述方法包括：在程序循环的位线设置时段期间，将所述多个单元串的通道预充电至第一电压；在所述程序循环的程序执行时段期间，将程序电压施加到所述多个单元串的选定字线；以及在将所述选定字线和未选定字线的电压降低到小于接地电压的电压之后，在所述程序循环的恢复时段期间，将所述多个单元串的所述未选定字线的所述电压恢复到大于所述接
地电压的第二电压。19.根据权利要求18所述的方法，还包括：在程序恢复时段期间，将第一接通电压施加到所述多个单元串中的选定单元串的串选择晶体管和接地选择晶体管；以及在程序恢复时段期间，将第二接通电压施加到所述多个单元串中的未选定单元串的串选择晶体管和接地选择晶体管。20.一种在非易失性存储器设备中进行编程的方法，所述非易失性存储器设备包括至少一个存储器块，所述至少一个存储器块包括多个单元串，所述多个单元串的每一个包括串选择晶体管、多个存储器单元、以及接地选择晶体管；所述串选择晶体管、所述多个存储器单元、以及所述接地选择晶体管在垂直方向串联连接在源级线与位线之间；所述方法包括：在多个程序循环的每一个的位线设置时段期间，将第二电压施加到所述多个单元串的选定字线以将所述多个单元串的通道预充电至第一电压；在所述多个程序循环中的第一程序循环的位线设置时段期间，将所述第二电压施加到所述多个单元串的未选定字线；在除所述第一程序循环的所述多个程序循环的每一个的位线设置时段期间，将随着程序循环数量增加而以步进方式降低的负电压施加到所述多个单元串的未选定字线；以及在所述多个程序循环的每一个的程序执行时段期间，在将具有固定电平的程序通过电压施加到所述多个单元串的所述未选定字线时，将随着程序循环数量增加而以步进方式增加的程序电压施加到所述多个单元串的所述选定字线。

技术总结

一种非易失性存储器设备包括至少一个存储器块和控制电路。该至少一个存储器块包括多个单元串，每个单元串包括串选择晶体管、多个存储器单元和接地选择晶体管。该控制电路通过下列方式控制程序操作：在程序循环的位线设置时段期间，将多个单元串的通道预充电至第一电压；在程序循环的程序执行时段期间，将程序电压施加到多个单元串的选定字线；以及在将多个单元串的选定字线和未选定字线的电压恢复到小于接地电压的负电压之后，在程序循环的恢复时段期间，将选定字线和未选定字线的电压恢复到大于接地电压的第二电压。到大于接地电压的第二电压。到大于接地电压的第二电压。