一、选择题：〔20分〕
1．大规模可编程器件主要有FPGA、CPLD两类，以下对CPLD结构与工作原理的描述中，正确的选项是：___D__
A. CPLD是基于查表结构的可编程逻辑器件
B. CPLD即是现场可编程逻辑器件的英文简称
C. 早期的CPLD是从FPGA的结构扩展而来
D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构
2．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________D A．①②③④ B.②①④③ C．④③②① D．②④③①
3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬荷花淀教学反思IP；以下所描述的IP核中，对于固IP的正确描述为：__________D
A．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路
B．提供设计的最总产品——模型库
C．以可执行文件的形式提交用户，完成了综合的功能块 D．都不是
4．下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________B
A．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计
B．原理图输入设计方法一般是一种自底向上的设计方法
C．原理图输入设计方法无法对电路进行功能描述
D．原理图输入设计方法不适合进行层次化设计
5．在VHDL语言中，以下对进程〔PROCESS〕语句的语句结构及语法规则的描述中，不 正确的选项是：_______D
A．PROCESS为一无限循环语句
B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
C．当前进程中声明的变量不可用于其他进程
D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
6．对于信号和变量的说法，哪一个是不正确的：_________A
A．信号用于作为进程中局部数据存储单元
B．变量的赋值是立即完成的
C．信号在整个结构体内的任何地方都能适用
D．变量和信号的赋值符号不一样
7．以下状态机的状态编码，_________方式有“输出速度快、难以有效控制非法状态出现”这个特点。A
A．状态位直接输出型编码
B．一位热码编码
C．顺序编码
D．格雷编码
8．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______D
A．IEEE库
B．VITAL库
C．STD库
日朝关系D．WORK工作库
9．以下4个VHDL标识符中正确的选项是：_______d
A．10#128#
B．16#E#E1
C．74HC124
D．X_16
10．以下语句中，不属于并行语句的是：_______B
A．进程语句
B．CASE语句
C．元件例化语句
D．WHEN…ELSE…语句
写出以下缩写的中文〔或者英文〕含义：
1.ASIC 专用集成电路
2.FPGA 现场可编程门阵列
3.IP 知识产权核〔软件包〕
4.JTAG 联合测试行动小组
HDL 硬件描述语言
10．基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：_______C______
A. 原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试
B. 原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试
司马义艾买提
C. 原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试
D. 原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试
11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_A________是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程,并且该过程与器件硬件结构无关
B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束
C. 综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过程，映射结果不唯一
D. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件
12．FPGA的可编程是主要基于什么结构：___A_______
A. 查表〔LUT〕 B. ROM可编程
C. PAL可编程 D. 与或阵列可编程
13．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为：___D_______
A. 胖IP B. 瘦IP
C. 硬IP D. 都不是
14．串行化设计是一种优化方式，以下哪一项对串行化设计描述正确：____C_____
A. 面积优化方法，同时有速度优化效果
B. 速度优化方法，不会有面积优化效果
C. 面积优化方法，不会有速度优化效果
D. 速度优化方法，可能会有面积优化效果
15．在VHDL语言中，以下对时钟边沿检测描述中，错误的选项是：____B_____
A. if clk'event and clk = '1' then
B. if clk'stable and not clk = '1' then
C. if rising_edge(clk) then
D. if not clk'stable and clk = '1' then
16．状态机编码方式中，哪种编码速度较快而且输出没有毛刺？____C_____
A. 一位热码编码 B. 格雷码编码
C. 状态位直接输出型编码 D. 都不是
17．不完整的IF语句，其综合结果可实现：____D_____
A. 三态控制电路 B. 条件相或的逻辑电路
C. 双向控制电路 D. 时序逻辑电路
18．以下对于进程PROCESS的说法，正确的选项是：_____Cxx门___
A. 进程之间可以通过变量进行通信
述职报告格式
B. 进程内部由一组并行语句来描述进程功能
C. 进程语句本身是并行语句
D. 一个进程可以同时描述多个时钟信号的同步时序逻辑
10．关于VHDL中的数字，请出以下数字中数值最小的一个：_____C_____
A. 2#1111_1110# B. 8#276#
C. 10#170# D. 16#E#E1
二、EDA名词解释，写出以下缩写的中文〔或者英文〕含义：〔10分〕
1．SOPC :可编程单片系统
2．PCB ：
3．RTL : 寄存器传输级
4．LPM 参数可设置模块库
5．CPLD
6．FSM 有限状态机〔Finite State Machine〕
JTAG指的是什么？大致有什么用途？
19．以下是EDA技术应用时涉及的步骤：
A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合
请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：
A → ___F___ → ___B__ → ____C___ → D → ___E____
20．PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构：
请指出以下两种可编程逻辑基于的可编程结构：
FPGA 基于 ____A_____
CPLD 基于 ____B_____
21．在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A. FPGA B. CPLD 两类器件：
一位热码 状态机编码方式 适合于 ____A____ 器件；
顺序编码 状态机编码方式 适合于 ____B____ 器件；
22．以下优化方法中那两种是速度优化方法：____B__、__D__
A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化
23．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；
B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D. 综合是纯软件的转换过程，与器件硬件结构无关；
24．嵌套的IF语句，其综合结果可实现___D___。
A. 条件相与的逻辑
B. 条件相或的逻辑
C. 条件相异或的逻辑
绍兴县鉴湖小学D. 三态控制电路
