存储器装置及其时钟锁定方法与流程

阅读：评论：0

存储器装置及其时钟锁定方法
1.本技术要求于2020年9月15日在韩国知识产权局提交的第10-2020-0118435号韩国专利申请的优先权的权益，该韩国专利申请的公开通过引用全部包含于此。
技术领域
2.本发明构思涉及存储器装置及其时钟锁定方法。

背景技术：

3.通常，随着半导体装置(诸如，动态随机存取存储器(dram))的速度增大，延迟锁定环(dll)电路可以利用延迟分辨率低的粗(coarse)延迟线和延迟分辨率高的细(fine)延迟线而单独地进行操作。

技术实现要素：

4.本发明构思的一方面是提供在功率噪声情况下执行相对快速的时钟锁定的存储器装置以及该存储器装置的时钟锁定方法。
5.根据本发明构思的一方面，一种存储器装置包括：第一延迟线，被配置为根据第一代码值将参考时钟延迟以输出第一延迟时钟；第二延迟线，被配置为根据第二代码值将第一延迟时钟延迟以输出第二延迟时钟；第一延迟线控制器，被配置为根据第一相位差值生成第一代码值，或者被配置为根据第二相位差值生成第一代码值；第二延迟线控制器，被配置为根据第二相位差值生成第二代码值；解复用器，被配置为响应于同参考时钟与反馈时钟之间的时钟偏移对应的监视检测信号而将第二相位差值输出到第一延迟线控制器和第二延迟线控制器中的一个；第一相位检测器，被配置为检测参考时钟与反馈时钟之间的第一相位差值；第二相位检测器，被配置为检测参考时钟与反馈时钟之间的第二相位差值；时钟路径，被配置为接收第二延迟时钟，并且被配置为生成内部时钟；输出缓冲器，被配置为与内部时钟进行同步以输出数据选通信号；时钟路径副本，被配置为将第二延迟时钟延迟与时钟路径的延迟量相等的延迟量；以及输出缓冲器副本，被配置为将从时钟路径副本输出的时钟延迟与输出缓冲器的延迟量相等的延迟量以生成反馈时钟。
6.根据本发明构思的一方面，一种存储器装置的时钟锁定方法包括：在内部电压被稳定之前，在延迟锁定环电路中执行初始锁定操作；在内部电压被稳定之后，使用窗口检测电路来监视参考时钟与反馈时钟之间的时钟偏移；以及使用与时钟偏移对应的动态延迟控制，在延迟锁定环电路中执行重新锁定操作。
7.根据本发明构思的一方面，一种存储器装置包括：存储器单元阵列，具有多个存储器单元，多条字线和多条位线在所述多个存储器单元中交叉；行解码器，被配置为响应于行地址而选择所述多条字线中的字线；位线检测放大器电路，被配置为在读取操作期间从连接到所述多条位线之中的被选位线的存储器单元检测并放大数据；列解码器，被配置为响应于列地址而选择所述多条位线之中的被选位线；数据输入/输出装置，被配置为在读取操作期间从位线检测放大器电路接收数据，并且被配置为响应于与内部时钟同步的数据选通
信号而将接收的数据输出到外部装置；延迟锁定环电路，被配置为接收参考时钟，并且被配置为生成内部时钟；以及窗口检测电路，被配置为生成同参考时钟与反馈时钟之间的时钟偏移对应的监视检测信号。
附图说明
8.通过下面结合附图进行的详细描述，将更清楚地理解本发明构思的以上和其他方面、特征和优点。
9.图1是示出根据本发明构思的示例实施例的具有延迟锁定环(dll)的存储器装置100的图。
10.图2a和图2b是示出根据本发明构思的示例实施例的控制dll控制器120的相位检测器pd1和pd2的方法的图。
11.图3是示出根据本发明构思的示例实施例的窗口检测电路125的图。
12.图4是示出根据本发明构思的示例实施例的dll 110的锁定操作的图。
13.图5是示出根据本发明构思的示例实施例的窗口检测电路125的内部配置的图。
14.图6和图7是示出根据本发明构思的示例实施例的时钟偏移监视器125-1的操作的图。
15.图8和图9是示出根据本发明构思的示例实施例的时钟同步电路125-2的操作的图。
16.图10和图11是示出根据本发明构思的示例实施例的监视检测信号生成器125-3的操作的图。
17.图12是示出根据本发明构思的示例实施例的操作存储器装置100的方法的流程图。
18.图13是示出根据本发明构思的示例实施例的存储器装置700的图。
19.图14是示出根据本发明构思的示例实施例的执行至少一个命令/地址校准的存储器系统的图。
20.图15是示出根据本发明构思的示例性实施例的用于车辆的电子系统3000的图。
21.图16是示出应用了根据本发明构思的示例实施例的存储器装置的数据中心的图。
具体实施方式
22.在下文中，本发明构思的内容将被清楚且详细地描述至本发明构思的技术领域的普通技术人员可以使用附图来容易地实现本发明构思的程度。
23.通常，存储器装置的延迟锁定环(dll)可以在初始锁定时段中执行粗(coarse)锁定操作并随后执行细(fine)锁定操作。随后，当由于功率下降(power drop)而发生解锁时，dll可以执行细锁定操作，以将解锁再次重新锁定。这会增加dll的锁定时间，并且会减小数据有效窗口(tdv)。
24.根据本发明构思的示例实施例的存储器装置的dll可以在初始锁定时段之后对窗口检测电路进行操作，以监视参考时钟与反馈时钟之间的延迟的差异，并且根据监视结果来激活粗锁定操作。其结果是，根据本发明构思的示例实施例的存储器装置可以监视与动态功率噪声对应的延迟偏移(skew)，以使时钟迅速地同步，从而可以解决tdv减小。
25.图1是示出根据本发明构思的示例实施例的具有延迟锁定环(dll)的存储器装置100的图。参照图1，存储器装置100可以包括dll 110、时钟路径130和/或输出缓冲器140。
26.存储器装置100可以被实现为存储从外部的控制器接收的数据或将读取的数据输出到控制器。存储器装置100可以用作计算系统中的操作存储器、工作存储器或缓冲存储器。在示例实施例中，存储器装置100可以被实现为单列直插式存储器模块(simm)、双列直插式存储器模块(dimm)、小外形dimm(sodimm)、非缓冲dimm(udimm)、全缓冲dimm(fbdimm)、列缓冲(rank-buffered)dimm(rbdimm)、迷你dimm、微型dimm、寄存器式dimm(rdimm)或低负载dimm(lrdimm)。
27.在示例实施例中，存储器装置100可以被实现为易失性存储器。例如，易失性存储器可以包括动态随机存取存储器(dram)、同步dram(sdram)、双倍数据速率sdram(ddr sdram)、低功率双倍数据速率sdram(lpddr sdram)、图形双倍数据速率sdram(gddr sdram)、存储器总线式(rambus)dram(rdram)和静态ram(sram)中的至少一个。在其他示例实施例中，存储器装置100可以被实现为非易失性存储器。例如，非易失性存储器可以包括nand闪存、相变ram(pram)、磁阻ram(mram)、电阻式ram(reram)、铁电ram(fram)和nor闪存中的一个。
28.dll 110可以包括第一延迟线(粗延迟线(cdl))111、第二延迟线(细延迟线(fdl))112、第一延迟线控制器(cdl cntl)113、第二延迟线控制器(fdl cntl)114、时钟路径副本115、输出缓冲器副本116、第一相位检测器(pd1)117、第二相位检测器(pd2)118和/或解复用器(de-mux)119。
29.尽管未示出，但存储器装置100还可以包括时钟缓冲器，时钟缓冲器缓冲来自外部源的时钟(ck)以生成参考时钟refclk。
30.第一延迟线(粗延迟线)111可以被实现为接收参考时钟refclk并根据第一代码值将参考时钟refclk延迟，以生成第一延迟时钟dclk1。在示例实施例中，第一延迟线可以包括串联连接的第一延迟单元。在示例实施例中，第一延迟单元中的每个可以具有第一延迟量。
31.第二延迟线(细延迟线)112可以被实现为接收第一延迟时钟dclk1并根据第二代码值将第一延迟时钟dclk1延迟，以生成第二延迟时钟dclk2。在示例实施例中，第二延迟线可以包括串联连接的第二延迟单元。在示例实施例中，第二延迟单元中的每个可以具有第二延迟量。在一些示例实施例中，第二延迟量可以小于第一延迟量。
32.第一延迟线控制器(cdl cntl)113可以被实现为生成与第一相位差值或第二相位差值对应的第一代码值。
33.第二延迟线控制器(fdl cntl)114可以被实现为生成与第二相位差值对应的第二代码值。
34.时钟路径副本115可以被实现为接收第二延迟时钟dclk2，并且具有与时钟路径130中的延迟量相同或基本相同的延迟量。
35.输出缓冲器副本116可以被实现为将从时钟路径副本115输出到输出缓冲器副本116的时钟延迟与输出缓冲器140中的延迟量相同或基本相同的延迟量，以具有(例如，生成)反馈时钟fbclk。
36.第一相位检测器(pd1)117可以被实现为根据反馈时钟fbclk生成第一相位差值。
37.第二相位检测器(pd2)118可以被实现为根据反馈时钟fbclk生成第二相位差值。
38.解复用器(de-mux)119可以被实现为响应于监视检测信号con而将第二相位差值输出到第一延迟线控制器113和第二延迟线控制器114中的一个。在一些示例实施例中，监视检测信号con可以是监视由于动态功率噪声而引起的延迟偏移的信号。
39.时钟路径130可以被实现为通过内部路径将从dll 110输出的时钟发送到存储器装置100的内部以生成内部时钟。
40.输出缓冲器140可以被实现为使用从时钟路径130输出的时钟pclk来输出数据选通信号dqs以用于输出数据。
41.根据本发明构思的示例实施例的存储器装置100可以包括dll 110，dll110响应于监视延迟偏移的监视检测信号con而执行粗锁定操作，以更迅速地补偿由于功率噪声而引起的延迟偏移。
42.图2a和图2b是示出根据本发明构思的示例实施例的控制dll控制器120的相位检测器pd1和pd2的方法的图。
43.如图2a中所示，dll控制器120可以输出第一激活信号pd1_en和第二激活信号pd2_en，使得dll 110的第一相位检测器(pd1)117和第二相位检测器(pd2)118彼此互补地进行操作。第一相位检测器117可以响应于第一激活信号pd1_en而被激活。第二相位检测器118可以响应于第二激活信号pd2_en而被激活。
44.如图2b中所示，在存储器装置100的内部电压被稳定(例如，如使用内部电压稳定信号picc2d所确定的)之前，第一激活信号pd1_en可以首先处于高电平状态，以执行粗锁定操作。然后，第二激活信号pd2_en可以处于高电平状态，以执行细锁定操作。此后，在稳定内部电压之后，存储器装置100可以将第二激活信号pd2_en保持在高电平状态，并且将第一激活信号pd1_en保持在低电平状态。在其他示例实施例中，在稳定内部电压之后，响应于监视检测信号con，dll控制器120可以将第二激活信号pd2_en改变为低电平状态，并且将第一激活信号pd1_en改变为高电平状态。
45.图3是示出根据本发明构思的示例实施例的窗口检测电路125的图。参照图3，窗口检测电路125可以接收内部电压稳定信号picc2d，并且可以被实现为在参考时钟refclk与反馈时钟fbclk之间的延迟偏移超过预定值(或可选地，期望值)时生成监视检测信号con。
46.图4是示出根据本发明构思的示例实施例的dll 110的锁定操作的图。参照图4，dll 110可以在初始化时段中执行粗锁定操作和细锁定操作，可以在初始化时段之后的正常时段中(例如，在图4中的“2n”期间)维持细锁定操作，然后可以在由于功率噪声而发生解锁时(例如，在图4中的“3n-4r”期间)执行粗锁定操作。因此，与通过常规的细锁定操作将解锁重新锁定的示例实施例相比，可以更快地实现时钟锁定操作。
47.图5是示出根据本发明构思的示例实施例的窗口检测电路125的内部配置的图。参照图5，窗口检测电路125可以包括时钟偏移监视器125-1、时钟同步电路(或称为时钟同步器)125-2和监视检测信号(con)生成器125-3。
48.时钟偏移监视器125-1可以被实现为监视参考时钟refclk与反馈时钟fbclk之间的时钟偏移，并且输出与时钟偏移对应的相位检测信号pd_lh_b。
49.在示例实施例中，时钟偏移监视器125-1可以响应于内部电压稳定信号picc2d而被激活。在示例实施例中，时钟偏移监视器125-1可以通过测试模式寄存器组(tmrs)被强制
地去激活。
50.时钟同步电路125-2可以被实现为接收相位检测信号pd_lh_b，并且输出与内部时钟同步的相位检测信号pd_lh_bd。
51.监视检测信号生成器125-3可以被实现为接收同步的相位检测信号pd_lh_bd，并且生成同参考时钟refclk与反馈时钟fbclk之间的时钟偏移对应的监视检测信号con。
52.图6和图7是示出根据本发明构思的示例实施例的时钟偏移监视器125-1的操作的图。参照图6和图7，时钟偏移监视器125-1可以监视参考时钟refclk与反馈时钟fbclk之间的时钟偏移，并且可以输出与时钟偏移对应的相位检测信号pd_lh_b。
53.参照图6，时钟偏移监视器125-1可以接收参考时钟refclk、反馈时钟fbclk、动态偏移监视信号dynskew_scr_on、内部电压稳定信号picc2d和/或行开放信号row_open。在一些示例实施例中，动态偏移监视信号dynskew_scr_on可以是监视动态偏移的信号。可以通过tmrs强制地使行开放信号row_open禁用(例如，l；低电平状态)。
54.在示例实施例中，可以通过对内部电压稳定信号picc2d、行开放信号row_open和相位检测信号pd_lh进行操作来生成时钟去激活信号clkdis。监视激活信号scr_en可以是定义第一相位检测器pd1进行操作所处的时段的信号。
55.在示例实施例中，可以通过对动态偏移监视信号dynskew_scr_on和时钟去激活信号clkdis进行操作来生成监视激活信号scr_en。在示例实施例中，可以根据内部电压稳定信号picc2d和时钟去激活信号clkdis的操作结果来生成提供到感测放大器的触发器(sa_ff)的内部电压稳定信号picc2dd。在示例实施例中，可以通过对参考时钟refclk和监视激活信号scr_en进行操作来生成延迟参考时钟refclkd。
56.在示例实施例中，可以通过对反馈时钟fbclk和监视激活信号scr_en进行操作来生成延迟反馈时钟fbclkd。在示例实施例中，可以通过经由延迟单元dcell1和dcell0及与其对应的触发器saff对延迟参考时钟refclkd和延迟反馈时钟fbclkd进行操作，来生成相位检测信号pd_lh。复用器可以响应于监视激活信号scr_en而选择相位检测信号pd_lh和接地信号vssio中的一个。
57.时钟偏移监视器125-1可以将复用器的输出信号反转，以输出相位检测信号pd_lh_b。
58.图8和图9是示出根据本发明构思的示例实施例的时钟同步电路125-2的操作的图。参照图8和图9，时钟同步电路125-2可以接收相位检测信号pd_lh_b，并且可以输出与内部时钟同步的相位检测信号pd_lh_bd。
59.可以通过对上(up)信号up和下(down)信号down进行操作来生成上下(up-down)信号updown和互补上下信号updownb。
60.触发器f/f可以响应于相位检测信号pd_lh_b和上下信号updown而输出信号a。此外，触发器f/f可以响应于相位检测信号pd_lh_b和互补上下信号updownb而输出信号b。可以通过对信号a和信号b进行操作来生成信号c。
61.触发器f/f可以响应于信号c和信号d的操作结果信号与内部时钟clkn2之间的操作结果信号clkn2b，来输入/输出相位检测信号pd_lh_bd。在一些示例实施例中，信号d可以是通过将经由触发器f/f对相位检测信号pd_lh_bd进行操作所获得的操作结果信号延迟而获得的信号。
62.图10和图11是示出根据本发明构思的示例实施例的监视检测信号生成器125-3的操作的图。参照图10和图11，监视检测信号生成器125-3可以接收相位检测信号pd_lh_bd，并且可以生成监视检测信号con。
63.初始化加载完成信号init_load_done可以是将被加载而使得第一相位检测器pd1通过时间数字(time-to-digital)转换器(tdc)将代码值设置到粗延迟线(cdl)的信号。例如，在完成第一相位检测器pd1的操作之后，可以将初始化负载完成信号init_load_done从低电平改变为高电平。
64.可以对复位信号resetb、初始化负载完成信号init_load_done、相位检测信号pd_lh_bd和内部电压稳定信号picc2d进行操作，以生成完成阶段复位信号end_statge_rstb。
65.可以通过对下信号down和内部时钟clkn2进行操作来生成延迟下信号dowmd。可以通过对上信号up和内部时钟clkn2进行操作来生成延迟上信号upd。
66.串联连接的第一触发器可以响应于延迟上信号upd而输出完成阶段复位信号end_state_rstb。串联连接的第二触发器可以响应于延迟下信号downd而输出完成阶段复位信号end_state_rstb。
67.可以通过对第一触发器的输出信号和第二触发器的输出信号进行操作来生成完成阶段信号end_stage。在一些示例实施例中，完成阶段信号end_stage可以是指示第二相位检测器pd2进行操作的信号。
68.可以响应于参考时钟refclk与反馈时钟fbclk之间的时钟偏移来生成相位检测信号pd_lh_bd。如图11中所示，响应于上信号up的低电平状态和下信号down的上升沿，可以生成与相位检测信号pd_lh_bd对应的新完成阶段信号new_end_stage。新生成的新完成阶段信号new_end_stage可以被输出作为窗口检测电路125的监视检测信号con。
69.图12是示出根据本发明构思的示例实施例的操作存储器装置100的方法的流程图。参照图1至图12，存储器装置100可以如下地进行操作。
70.当存储器装置100上电时，存储器装置100可以执行初始锁定操作(s110)。在一些示例实施例中，初始锁定操作可以包括粗锁定操作和细锁定操作。当内部电压被稳定时，可以主要执行细锁定操作。
71.存储器装置100的窗口检测电路125可以监视dll 110的输入时钟(例如，参考时钟refclk)与输出时钟(例如，反馈时钟fbclk)之间的延迟偏移(s120)。当延迟偏移超过预定值(或可选地，期望值)时，可以生成监视检测信号con。
72.dll 110可以响应于监视检测信号con执行粗锁定操作，以执行用于将解锁状态转换为锁定状态的重新锁定操作(s130)。
73.根据本发明构思的示例实施例的dll可以应用于存储器装置。
74.图13是示出根据本发明构思的示例实施例的存储器装置700的图。参照图13，存储器装置700可以包括dll 701、窗口检测电路702、存储器单元阵列710、行解码器720、列解码器730、感测放大器电路740、地址寄存器750、存储体控制逻辑752、刷新计数器754、行地址复用器756、列地址锁存器758、控制逻辑760、修复控制电路(未示出)、时序控制电路(未示出)、输入/输出(i/o)门控电路770、纠错电路780和/或数据输入/输出(i/o)缓冲器782。
75.如图1至图12中所述，dll 701可以响应于监视检测信号con而迅速地执行粗锁定操作。此外，如图1至图12中所述，窗口检测电路702可以监视参考时钟refclk与反馈时钟
fbclk之间的延迟偏移，并且可以根据监视结果来输出监视检测信号con。
76.存储器单元阵列710可以包括第一存储体711至第八存储体718。可以理解的是，存储器单元阵列710的存储体的数量不限于此。行解码器720可以包括分别连接到第一存储体711至第八存储体718的第一存储体行解码器721至第八存储体行解码器728。列解码器730可以包括分别连接到第一存储体711至第八存储体718的第一存储体列解码器731至第八存储体列解码器738。感测放大器电路740可以包括分别连接到第一存储体711至第八存储体718的第一存储体感测放大器741至第八存储体感测放大器748。
77.第一存储体711至第八存储体718、第一存储体行解码器721至第八存储体行解码器728、第一存储体列解码器731至第八存储体列解码器738以及第一存储体感测放大器741至第八存储体感测放大器748可以分别配置第一存储体至第八存储体。第一存储体711至第八存储体718中的每个可以包括形成在字线wl与位线bl交叉所处的点处的多个存储器单元mc。
78.地址寄存器750可以从外部存储器控制器接收并存储地址addr，地址addr具有存储体地址bank_addr、行地址row_addr和列地址col_addr。地址寄存器750可以将接收的存储体地址bank_addr提供到存储体控制逻辑752，可以将接收的行地址row_addr提供到行地址复用器756，并且可以将接收的列地址col_addr提供到列地址锁存器758。
79.存储体控制逻辑752可以响应于存储体地址bank_addr而生成存储体控制信号。响应于存储体控制信号，第一存储体行解码器721至第八存储体行解码器728之中的与存储体地址bank_addr对应的存储体行解码器可以被激活。响应于存储体控制信号，第一存储体列解码器731至第八存储体列解码器738之中的与存储体地址bank_addr对应的存储体列解码器可以被激活。
80.行地址复用器756可以从地址寄存器750接收行地址row_addr，并且可以从刷新计数器754接收刷新行地址ref_addr。行地址复用器756可以选择性地输出行地址row_addr或刷新行地址ref_addr作为行地址ra。从行地址复用器756输出的行地址ra可以分别被施加到第一存储体行解码器721至第八存储体行解码器728。
81.在第一存储体行解码器721至第八存储体行解码器728之中，由存储体控制逻辑752激活的存储体行解码器可以对从行地址复用器756输出的行地址ra进行解码，以激活与行地址对应的字线。例如，激活的存储体行解码器可以将字线驱动电压施加到与行地址对应的字线。此外，激活的存储体行解码器可以激活与行地址对应的字线，并且可以同时激活与从修复控制电路输出的冗余行地址对应的冗余字线。
82.列地址锁存器758可以从地址寄存器750接收列地址col_addr，并且可以临时存储接收的列地址col_addr。此外，列地址锁存器758可以在突发模式下逐渐增大接收的列地址col_addr。列地址锁存器758可以将临时存储的或逐渐增大的列地址col_addr分别施加到第一存储体列解码器731至第八存储体列解码器738。
83.在第一存储体列解码器731至第八存储体列解码器738之中，由存储体控制逻辑752激活的存储体列解码器可以通过输入/输出门控电路770来激活与存储体地址bank_addr和列地址col_addr对应的感测放大器。此外，激活的存储体列解码器可以响应于从修复控制电路输出的列修复信号而执行列修复操作。
84.控制逻辑760可以被实现为控制存储器装置700的操作。例如，控制逻辑760可以生
成控制信号，使得存储器装置700执行写入操作或读取操作。控制逻辑760可以包括命令解码器761和模式寄存器组762，命令解码器761对从存储器控制器接收的命令cmd进行解码，模式寄存器组762设置存储器装置700的操作模式。
85.例如，命令解码器761可以对写入使能信号/we、行地址选通信号/ras、列地址选通信号/cas、芯片选择信号/cs等进行解码，以生成与命令cmd对应的操作控制信号act、pch、we和rd。控制逻辑760可以将操作控制信号act、pch、we和rd提供到时序控制电路。操作控制信号act、pch、wr和rd可以分别包括有效信号act、预充电信号pch、写入信号wr和读取信号rd。
86.输入/输出门控电路770中的输入/输出门控电路可以相应地包括输入数据掩码逻辑、存储从第一存储体711至第八存储体718输出的数据的读取数据锁存器、将数据写入第一存储体711至第八存储体718的写入驱动器以及对输入/输出数据进行门控的电路。
87.将要从第一存储体711至第八存储体718中的一个存储体读取的码字cw可以被与所述一个存储体对应的感测放大器感测，并且可以被存储在读取数据锁存器中。存储在读取数据锁存器中的码字cw可以被纠错电路780执行ecc解码，并且可以被数据输入/输出缓冲器782提供到存储器控制器。将要写入第一存储体711至第八存储体718中的一个存储体的数据dq可以被纠错电路780执行ecc编码，并且可以被写入驱动器写入所述一个存储体。
88.数据输入/输出缓冲器782可以在写入操作中基于从存储器控制器提供的时钟信号clk而将数据dq提供到纠错电路780，并且可以在读取操作中将数据dq从纠错电路780提供到存储器控制器。
89.纠错电路780可以在写入操作中基于从数据输入/输出缓冲器782提供的数据dq的数据位来生成奇偶校验位，并且可以将包括数据dq和奇偶校验位的码字cw提供到输入/输出门控电路770。输入/输出门控电路770可以将码字cw写入存储体。此外，纠错电路780可以在读取操作中从输入/输出门控电路770接收从一个存储体读取的码字cw。纠错电路780可以使用包括在读取的码字cw中的奇偶校验位来对数据dq执行ecc解码，并且可以纠正包括在数据dq中的至少一个错误位，以将纠正后的数据dq提供到数据输入/输出缓冲器782。
90.根据本发明构思的示例实施例的存储器装置700可以迅速地控制在内部电压稳定状态下由于功率噪声而引起的延迟偏移。
91.图14是示出根据本发明构思的示例实施例的执行至少一个命令/地址校准的存储器系统的图。
92.参照图14，存储器系统1000可以包括控制器1800和存储器装置1900。控制器1800可以包括时钟发生器1801、命令/地址(ca；或被称为命令/地址信号)生成器1802、命令/地址参考生成器(或称为ca_ref1生成器)1803、寄存器(或称为ca_ref1寄存器)1804、比较器(或称为ca_ref比较器)1806、相位/时序控制器(或称为ca相位/时序控制器)1808和/或数据输入/输出单元1810和1812。控制器1800可以通过时钟信号线将由时钟发生器1801生成的时钟信号ck提供到存储器装置1900。
93.在示例实施例中，存储器系统1000可以在接口中包括单独的命令/地址参考信号ca_ref线(或称为ca参考总线)。命令/地址参考信号ca_ref线可以在校准模式下发送/接收命令/地址参考信号ca_ref，命令/地址参考信号ca_ref可以是命令/地址的参考值。
94.使用命令/地址的参考值的校准结果值可以被提供到相位/时序控制器1808，以调
整命令/地址信号ca的相位/时序。因为可以存在单独的命令/地址参考信号ca_ref线，所以可以存在这样的优点：在发送命令/地址信号ca的同时，可以执行可调整命令/地址信号ca的相位/时序的校准操作。
95.ca生成器1802可以生成其相位或时序响应于相位/时序控制器1808的控制信号ctr被调整的命令/地址信号ca，并且可以通过ca总线将命令/地址信号ca发送到存储器装置1900。
96.命令/地址参考生成器1803可以以与命令/地址生成器1802相同的方式被配置，并且可以生成与从命令/地址生成器1802生成的命令/地址信号ca相同的第一命令/地址参考信号ca_ref1。
97.第一命令/地址参考信号ca_ref1可以被提供到寄存器1804。此外，第一命令/地址参考信号ca_ref1可以由数据输出单元1812发送到ca参考总线，并且可以通过ca参考总线被提供到存储器装置1900。
98.寄存器1804可以存储第一命令/地址参考信号ca_ref1。比较器1806可将存储在寄存器1804中的第一命令/地址参考信号ca_ref1与从数据输入单元1810输出的第三命令/地址参考信号ca_ref3进行比较。比较器1806可以将第一命令/地址参考信号ca_ref1的数据与第三命令/地址参考信号ca_ref3的数据进行比较，以生成通过或未通过信号p/f。
99.相位/时序控制器1808可以根据比较器1806的通过或未通过信号p/f，来生成指示命令/地址信号ca的相位偏移的控制信号ctr。控制信号ctr可以调整命令/地址信号ca的相位或时序，以生成相位调整后的命令/地址信号ca。
100.数据输入单元1810可以通过ca参考总线接收从存储器装置1900发送的第二命令/地址参考信号ca_ref2，并且可以将接收的第二命令/地址参考信号ca_ref2发送到比较器1806作为第三命令/地址参考信号ca_ref3。
101.数据输出单元1812可以接收由命令/地址参考生成器1803生成的第一命令/地址参考信号ca_ref1，并且可以将接收的第一命令/地址参考信号ca_ref1发送到ca参考总线。
102.存储器装置1900可以包括时钟缓冲器1902、命令/地址(ca)接收器1904、命令/地址参考接收器(或称为ca_ref接收器)1906和/或数据输入/输出单元1908和1910。时钟缓冲器1902可以接收通过时钟信号线发送的时钟信号ck，以生成内部时钟信号ick。ca接收器1904可以响应于内部时钟信号ick而接收通过ca总线发送的芯片选择信号/cs、时钟使能信号cke和命令/地址信号ca。
103.时钟使能信号cke可以用作伪命令，该伪命令起到通过ca总线发送的命令/地址信号ca的读取命令的作用。当时钟使能信号cke被激活时，ca接收器1904可以接收命令/地址信号ca。
104.数据输入单元1908可以通过ca参考总线接收从控制器1800发送的第一命令/地址参考信号ca_ref1，并且将第一命令/地址参考信号ca_ref1发送到命令/地址参考接收器1906。命令/地址参考接收器1906可以以与ca接收器1904相同的方式被配置。命令/地址参考接收器1906可以响应于内部时钟信号ick而接收芯片选择信号/cs、时钟使能信号cke和通过ca参考总线发送的第一命令/地址参考信号ca_ref1，以生成第二命令/地址参考信号ca_ref2。
105.第二命令/地址参考信号ca_ref2可以与在ca接收器1904中响应于内部时钟信号
ick而接收并输出芯片选择信号/cs、时钟使能信号cke和通过ca总线发送的命令/地址信号ca的信号相同。第二命令/地址参考信号ca_ref2可以通过数据输出单元1910被发送到ca参考总线。
106.在存储器系统1000中执行的ca校准可以是如下的。控制器1800的ca生成器1802可以响应于相位/时序控制器1808的控制信号ctr而调整命令/地址信号ca的相位或时序，以将命令/地址信号ca发送到ca总线。命令/地址参考生成器1803可以生成与命令/地址信号ca相同的第一命令/地址参考信号ca_ref1，并且将生成的第一命令/地址参考信号ca_ref1发送到ca参考总线。
107.存储器装置1900的命令/地址参考接收器1906可以根据内部时钟信号ick和时钟使能信号cke接收第一命令/地址参考信号ca_ref1，并且可以生成第二命令/地址参考信号ca_ref2。存储器装置1900的第二命令/地址参考信号ca_ref2可以被发送到ca参考总线。
108.控制器1800可以将通过ca参考总线发送的第二命令/地址参考信号ca_ref2发送到比较器1806作为第三命令/地址参考信号ca_ref3。比较器1806可以将第一命令/地址参考信号ca_ref1的数据与第三命令/地址参考信号ca_ref3的数据进行比较，以生成通过或未通过信号p/f。相位/时序控制器1808可以根据比较器1806的通过或未通过信号p/f来生成指示命令/地址信号ca的相位偏移的控制信号ctr。ca生成器1802可以生成其相位根据控制信号ctr被调整的命令/地址信号ca。
109.通过ca校准操作的重复，控制器1800的相位/时序控制器1808可以将通过(pass，p)位置的中心部分确定为命令/地址信号ca窗口的中心部分，命令/地址信号ca可以被生成并提供到存储器装置1900，使得命令/地址信号ca窗口的中心部分来到时钟信号ck的边缘。因此，存储器装置1900可以接收命令/地址信号ca，在该命令/地址信号ca中，有效窗口的中心部分位于在时钟信号ck的上升/下降沿处的一对时钟信号ck和ckb的上升/下降沿处。
110.如图14中所示，存储器系统1000的控制器1800和存储器装置1900可以包括分别与其对应的收发器(xcvr)1820和1920。具体地，存储器装置1900可以包括生成dqs信号的dll 1930以及窗口检测电路1932。如参照图1至图12所述，存储器装置1900可以执行dll操作，以将由于功率噪声而引起的解锁状态快速地转换为重新锁定状态。
111.根据本发明构思的示例实施例的存储器装置可以应用于车用系统。
112.图15是示出根据本发明构思的示例性实施例的用于车辆的电子系统3000的图。参照图15，电子系统3000可以包括至少一个电子控制单元(ecu)3100、存储器装置3200、动态范围传感器(dvs)3300、显示装置(或显示器)3400和/或通信处理器3500。
113.电子控制单元(ecu)3100可以被实现为控制总体操作。ecu 3100可以处理从dvs 3300接收的图像数据。ecu 3100可以包括神经处理器(npu)。npu可以通过将从dvs 3300接收的图像与学习模型进行比较来迅速地得出用于驾驶的最优图像。
114.存储器装置3200可以被实现为存储与npu的操作相关的学习模型。存储器装置3200可以包括易失性存储器装置或非易失性存储器装置。例如，存储器装置3200可以是dram或pram。具体地，存储器装置3200可以被实现为如参照图1至图13描述的执行dll操作。
115.dvs 3300可以被实现为感测车辆外部的环境。dvs 3300可以响应于相对光强度的变化而输出事件信号。dvs 3300可以包括像素阵列，像素阵列包括多个dvs像素和多个地址事件处理器(address event handler)。
116.显示装置3400可以被实现为显示由ecu 3100处理的图像或由通信处理器3500发送的图像。
117.通信处理器3500可以被实现为将处理后的图像发送到外部装置(例如，外部车辆)或者从外部车辆接收图像。例如，通信处理器3500可以被实现为执行与外部装置的有线或无线通信。
118.根据本发明构思的示例实施例的存储器装置可以应用于数据中心。
119.图16是示出应用了根据本发明构思的示例实施例的存储器装置的数据中心的图。参照图16，数据中心7000可以是收集各种类型的数据并提供服务的设施，并且可以被称为数据存储中心。数据中心7000可以是用于对搜索引擎和数据库进行操作的系统，并且可以是由公司(诸如，银行等)或政府机构使用的计算系统。数据中心7000可以包括应用服务器7100至7100n和存储服务器7200至7200m。应用服务器7100至7100n的数量和存储服务器7200至7200m的数量可以根据示例实施例而被不同地选择，并且应用服务器7100至7100n的数量可以与存储服务器7200至7200m的数量不同。
120.应用服务器7100或存储服务器7200可以包括处理器7110和7210以及存储器7120和7220中的至少一个。当将存储服务器7200作为示例进行描述时，处理器7210可以控制存储服务器7200的总体操作，并且可以访问存储器7220以执行加载在存储器7220中的命令或数据。存储器7220可以是双倍数据速率同步dram(ddr sdram)、高带宽存储器(hbm)、混合存储器立方体(hmc)、双列直插式存储器模块(dimm)、傲腾(optane)dimm或非易失性dimm(nvmdimm)。根据示例实施例，包括在存储服务器7200中的处理器7210的数量和存储器7220的数量可以被不同地选择。
121.在示例实施例中，处理器7210和存储器7220可以提供处理器-存储器对。在示例实施例中，处理器7210的数量可以与存储器7220的数量不同。处理器7210可以包括单核处理器或多核处理器。对存储服务器7200的描述可以相似地应用于应用服务器7100。根据示例实施例，应用服务器7100可以不包括存储装置7150。存储服务器7200可以包括至少一个存储装置7250。存储装置7250可以被实现为如图1至图15中描述的执行时钟锁定以控制功率噪声环境下的动态延迟。
122.应用服务器7100至7100n和存储服务器7200至7200m可以通过nic7140、nic 7140n、nic 7240和nic 7240m经由网络7300彼此进行通信。网络7300可以使用光纤通道(fc)、以太网等被实现。在一些示例实施例中，fc可以是用于相对高速数据传输的介质，并且可以使用提供高性能/高可用性的光学交换机。根据网络7300的访问方法，存储服务器7200至7200m可以被设置为文件存储设备、块存储设备或对象存储设备。
123.在示例实施例中，网络7300可以是只存储网络(诸如，存储区域网络(san))。例如，san可以是使用fc网络并根据fc协议(fcp)而实现的fc-san。又例如，san可以是使用tcp/ip网络并根据通过tcp/ip的scsi协议或互联网scsi(iscsi)协议而实现的ip-san。在其他示例实施例中，网络7300可以是通用网络(诸如，tcp/ip网络)。例如，网络7300可以根据诸如通过以太网的fc(fcoe)协议、网络连接存储(nas)协议、通过网络的nvme(nvme-of)协议等的协议被实现。
124.在下文中，将聚焦于应用服务器7100和存储服务器7200上而做出描述。对应用服务器7100的描述可以应用于其他的应用服务器7100n，对存储服务器7200的描述可以应用
于其他的存储服务器7200m。
125.应用服务器7100可以经由网络7300将由用户或客户端请求存储的数据存储在存储服务器7200至7200m中的一个中。此外，应用服务器7100可以经由网络7300从存储服务器7200至7200m中的一个获取由用户或客户端请求读取的数据。例如，应用服务器7100可以被实现为网络服务器、数据库管理系统(dbms)等。
126.应用服务器7100可以经由网络7300访问包括在其他应用服务器7100n中的存储器7120n或存储装置7150n，或者可以经由网络7300访问包括在存储服务器7200至7200m中的存储器7220至7220m或存储装置7250至7250m。因此，应用服务器7100可以执行用于应用服务器7100至7100n或存储服务器7200至7200m中所存储的数据的各种操作。例如，应用服务器7100可以执行用于在应用服务器7100至7100n或存储服务器7200至7200m之间移动或复制数据的命令。在一些示例实施例中，数据可以经由存储服务器7200至7200m的存储器7220至7220m从存储服务器7200至7200m的存储装置7250至7250m移动到应用服务器7100至7100n的存储器7120至7120n，或者可以从存储服务器7200至7200m的存储装置7250至7250m直接移动到应用服务器7100至7100n的存储器7120至7120n。为了安全或隐私，经由网络7300移动的数据可以是加密的数据。
127.参照作为示例的存储服务器7200，接口(nic)7254可以提供处理器7210与控制器(ctrl)7251之间的物理连接以及nic 7240与控制器7251之间的物理连接。例如，接口7254可以通过其中存储装置7250经由专用电缆直接连接的直接连接存储(das)方法被实现。此外，例如，接口7254可以通过诸如以下的各种接口方法被实现：高级技术附件(ata)接口、串行ata(sata)接口、外部sata(e-sata)接口、小型计算机系统接口(scsi)、串行连接scsi(sas)、外围组件互连(pci)接口、pci快速(pcie)接口、nvm快速(nvme)接口、ieee 1394、通用串行总线(usb)接口、安全数字(sd)卡接口、多媒体卡(mmc)接口、嵌入式多媒体卡(emmc)接口、通用闪存(ufs)接口、嵌入式通用闪存(eufs)接口、紧凑型闪存(cf)卡接口等。
128.存储服务器7200还可以包括交换机7230和nic 7240。交换机7230可以将处理器7210和存储装置7250选择性地连接，或者可以将nic 7240和存储装置7250选择性地连接。同样的，存储服务器7200m、应用服务器7100至7100n也可以分别包括交换机7230m、7130至7130n。
129.在示例实施例中，nic 7240可以包括网络接口卡、网络适配器等。nic7240可以经由有线接口、无线接口、蓝牙接口、光学接口等连接到网络7300。nic 7240可以包括内部存储器、dsp、主机总线接口等，并且可以经由主机总线接口连接到处理器7210、交换机7230等。主机总线接口可以被实现为上述接口7254的示例中的一个。在示例实施例中，nic 7240可以与处理器7210、交换机7230和存储装置7250中的至少一个集成。
130.在存储服务器7200至7200m或应用服务器7100至7100n中，处理器可以将命令发送到存储装置7150至7150n和7250至7250m或者存储器7120至7120n和7220至7220m，以编程或读取数据。在一些示例实施例中，数据可以是已经被纠错码(ecc)引擎纠错的数据。数据可以是已经被数据总线反转(dbi)或数据掩码(dm)处理的数据，并且可以包括循环冗余码(crc)信息。为了安全或隐私，数据可以是加密的数据。
131.存储装置7150至7150n和7250至7250m可以响应于从处理器接收的读取命令，将控制信号和命令/地址信号发送到nand闪存装置7252至7252m。因此，当数据从nand闪存装置
7252至7252m被读取时，读取使能(re)信号可以被输入作为数据输出控制信号，并且可以用于将数据输出到dq总线。re信号可以用于生成数据选通信号(dqs)。命令和地址信号可以根据写入使能(we)信号的上升沿或下降沿而被锁存在页缓冲器中。
132.控制器7251可以整体地控制存储装置7250的操作。在示例实施例中，控制器7251可以包括静态随机存取存储器(sram)。控制器7251可以响应于写入命令而将数据写入nand闪存装置7252，或者可以响应于读取命令而从nand闪存装置7252读取数据。例如，写入命令或读取命令可以从存储服务器7200的处理器7210、另一存储服务器7200m中的处理器7210m或者应用服务器7100和7100n中的处理器7110和7110n被提供。dram 7253可以临时存储(缓冲)将要写入nand闪存装置7252的数据，或者可以临时存储(缓冲)从nand闪存装置7252读取的数据。此外，dram 7253可以存储元数据。在一些示例实施例中，元数据可以是用户数据，或者可以是由控制器7251生成以管理nand闪存装置7252的数据。存储装置7250可以包括用于安全或隐私的安全元件(se)。同样的，存储服务器7200m中的dram 7253m、控制器7251m和nic 7254m可以与存储服务器7200中的dram 7253、控制器7251和nic 7254类似。
133.以上公开的元件中的一个或多个可以包括或被实现为一个或多个处理电路(诸如，包括逻辑电路的硬件)、硬件/软件组合(诸如，执行软件的处理器)或者它们的组合。例如，更具体地，处理电路可以包括但不限于中央处理器(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
134.以上描述的本发明构思的内容仅是用于实现本发明构思的具体示例。本发明构思将不仅包括具体的且实践上可用的装置本身，而且包括可作为能够用作未来技术的抽象和概念性的思想的技术思想。
135.根据本发明构思的示例实施例的存储器装置及其时钟锁定方法可以监视由于功率噪声引起的时钟偏移的变化，并且可以根据监视结果来动态地控制延迟线，以更迅速地执行时钟锁定操作。
136.尽管以上已经示出和描述了示例实施例，但对本领域技术人员而言将清楚的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和变型。

技术特征：

1.一种存储器装置，包括：第一延迟线，被配置为：根据第一代码值将参考时钟延迟，以输出第一延迟时钟；第二延迟线，被配置为：根据第二代码值将第一延迟时钟延迟，以输出第二延迟时钟；第一延迟线控制器，被配置为：根据第一相位差值生成第一代码值，或者根据第二相位差值生成第一代码值；第二延迟线控制器，被配置为：根据第二相位差值生成第二代码值；解复用器，被配置为：响应于同参考时钟与反馈时钟之间的时钟偏移对应的监视检测信号，将第二相位差值输出到第一延迟线控制器和第二延迟线控制器中的一个；第一相位检测器，被配置为：检测参考时钟与反馈时钟之间的第一相位差值；第二相位检测器，被配置为：检测参考时钟与反馈时钟之间的第二相位差值；时钟路径，被配置为接收第二延迟时钟，并且被配置为生成内部时钟；输出缓冲器，被配置为：与内部时钟进行同步，以输出数据选通信号；时钟路径副本，被配置为：将第二延迟时钟延迟与时钟路径的延迟量相等的延迟量；以及输出缓冲器副本，被配置为：将从时钟路径副本输出的时钟延迟与输出缓冲器的延迟量相等的延迟量，以生成反馈时钟。2.根据权利要求1所述的存储器装置，其中，第一相位检测器和第二相位检测器彼此互补地被激活。3.根据权利要求1所述的存储器装置，还包括延迟锁定环控制器，延迟锁定环控制器被配置为：生成用于激活第一相位检测器的第一激活信号和用于激活第二相位检测器的第二激活信号。4.根据权利要求1所述的存储器装置，其中，在初始锁定时段中，粗锁定操作通过激活第一相位检测器而被执行，并且细锁定操作通过在粗锁定操作之后激活第二相位检测器而被执行。5.根据权利要求4所述的存储器装置，其中，在细锁定操作被执行之后，第二相位检测器保持激活状态。6.根据权利要求1至权利要求5中的任意一项所述的存储器装置，还包括窗口检测电路，窗口检测电路被配置为检测参考时钟与反馈时钟之间的时钟偏移以生成监视检测信号。7.根据权利要求6所述的存储器装置，其中，窗口检测电路响应于内部电压稳定信号而被激活。8.根据权利要求6所述的存储器装置，其中，窗口检测电路包括：时钟偏移监视器，被配置为：生成同参考时钟与反馈时钟之间的时钟偏移对应的相位检测信号；时钟同步电路，被配置为：将相位检测信号与内部时钟同步，以生成同步的相位检测信号；以及监视检测信号生成器，被配置为：响应于同步的相位检测信号，生成监视检测信号。9.根据权利要求8所述的存储器装置，其中，时钟偏移监视器响应于内部电压稳定信号而被激活。
10.根据权利要求8所述的存储器装置，其中，时钟偏移监视器通过测试模式寄存器组被强制地去激活。11.一种存储器装置的时钟锁定方法，包括：在内部电压被稳定之前，在延迟锁定环电路中执行初始锁定操作；在内部电压被稳定之后，使用窗口检测电路来监视参考时钟与反馈时钟之间的时钟偏移；以及使用与时钟偏移对应的动态延迟控制，在延迟锁定环电路中执行重新锁定操作。12.根据权利要求11所述的时钟锁定方法，其中，执行初始锁定操作的步骤包括：通过经由第一延迟线将参考时钟延迟来执行第一粗锁定操作；以及通过经由第二延迟线将被第一延迟线延迟的时钟延迟来执行第一细锁定操作。13.根据权利要求12所述的时钟锁定方法，还包括：在执行第一粗锁定操作之后，将第一相位检测器去激活；以及在执行第一细锁定操作之后，保持第二相位检测器的激活状态。14.根据权利要求11至权利要求13中的任一项所述的时钟锁定方法，还包括：当内部电压被稳定时，在延迟锁定环电路中接收内部电压稳定信号。15.根据权利要求14所述的时钟锁定方法，其中，执行重新锁定操作的步骤包括：在接收到内部电压稳定信号之后，在延迟锁定环电路中接收与时钟偏移对应的监视检测信号；以及响应于监视检测信号，通过经由第一延迟线将参考时钟延迟来执行第二粗锁定操作。16.一种存储器装置，包括：存储器单元阵列，具有多个存储器单元，多条字线和多条位线在所述多个存储器单元处交叉；行解码器，被配置为：响应于行地址，选择所述多条字线中的字线；位线检测放大器电路，被配置为：在读取操作期间，从连接到所述多条位线之中的被选位线的存储器单元检测并放大数据；列解码器，被配置为：响应于列地址，选择所述多条位线之中的所述被选位线；数据输入/输出装置，被配置为：在读取操作期间从位线检测放大器电路接收数据，并且响应于与内部时钟同步的数据选通信号而将接收的数据输出到外部装置；延迟锁定环电路，被配置为：接收参考时钟，并且生成内部时钟；以及窗口检测电路，被配置为：生成同参考时钟与反馈时钟之间的时钟偏移对应的监视检测信号。17.根据权利要求16所述的存储器装置，其中，延迟锁定环电路包括：第一延迟线，被配置为：根据第一代码值将参考时钟延迟，以输出第一延迟时钟；第二延迟线，被配置为：根据第二代码值将第一延迟时钟延迟，以输出第二延迟时钟；第一延迟线控制器，被配置为：根据第一相位差值生成第一代码值，或者根据第二相位差值生成第一代码值；第二延迟线控制器，被配置为：根据第二相位差值生成第二代码值；解复用器，被配置为：响应于监视检测信号，将第二相位差值输出到第一延迟线控制器和第二延迟线控制器中的一个；
第一相位检测器，被配置为：检测参考时钟与反馈时钟之间的第一相位差值；第二相位检测器，被配置为：检测参考时钟与反馈时钟之间的第二相位差值；时钟路径副本，被配置为：将第二延迟时钟延迟时钟路径的延迟量；以及输出缓冲器副本，被配置为：将从时钟路径副本输出的时钟延迟输出缓冲器的延迟量，以生成反馈时钟。18.根据权利要求17所述的存储器装置，还包括延迟锁定环控制器，延迟锁定环控制器被配置为：生成激活第一相位检测器的第一激活信号并且生成激活第二相位检测器的第二激活信号。19.根据权利要求16所述的存储器装置，其中，窗口检测电路响应于内部电压稳定信号而被激活。20.根据权利要求16至权利要求19中的任一项所述的存储器装置，其中，延迟锁定环电路被配置为：响应于监视检测信号，执行动态延迟控制。

技术总结

公开了存储器装置及其时钟锁定方法。所述存储器装置的时钟锁定方法可以包括：在内部电压被稳定之前，在延迟锁定环电路中执行初始锁定操作；在内部电压被稳定之后，使用窗口检测电路来监视参考时钟与反馈时钟之间的时钟偏移；以及使用与时钟偏移对应的动态延迟控制，在延迟锁定环电路中执行重新锁定操作。在延迟锁定环电路中执行重新锁定操作。在延迟锁定环电路中执行重新锁定操作。