一种高低压隔离结构的输入端电路以及FPGA芯片的制作方法

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一种高低压隔离结构的输入端电路以及fpga芯片
技术领域
1.本发明属于反熔丝fpga电路设计技术领域，具体涉及一种高低压隔离结构的输入端电路以及fpga芯片。

背景技术：

2.反熔丝器件(anti-fuse)是一次性可编程器件(one time programmable device) 。反熔丝器件是由两个导电极板及介于导电极板之间的介质层构成的半导体器件。未编程时，导电极板被介质层隔开，反熔丝两端断路；编程时，外加高电压至反熔丝器件的正极板，gnd加到反熔丝器件的负极板，介质层被高电压击穿，两侧的导电极板之间形成电连接，介质层熔通且形成低阻通路。这种熔通过程在物理上是一次性的、永久性的，且不可逆的。由此可见，反熔丝器件的编程是物理击穿介质层的过程，需要外加高压和较大电流，其中，编程电压典型值为14v，编程电流典型值为10ma。
3.反熔丝器件存在于反熔丝fpga芯片内部的各个逻辑模块之间，逻辑模块的输入端或输出端均直接与反熔丝器件的一个极板相连，因此反熔丝fpga内部逻辑模块之间的连接是通过编程反熔丝器件来实现的。如图1示出了反熔丝器件与逻辑模块连接的一种典型结构图。
4.然而，反熔丝fpga芯片内部的逻辑模块普遍为低压电路，工作电压vcc的典型值为5v或3.3v，甚至更低。为了防止反熔丝器件在编程状态时，逻辑模块的低压结构被反熔丝阵列的编程高压（编程电压vpp）击穿，有必要对反熔丝器件的高压源输入级增设包含耐压高压管的高低压隔离结构输入端电路，用于实现反熔丝fpga在编程状态时，逻辑模块内部的低压结构与高压源之间的电压隔离。该高低压隔离结构满足下述条件：a、长时间承受编程高压，并具有一定裕度；b、反熔丝器件在编程状态时，耐压高压管截止不导通，将编程高压和内部逻辑模块隔开；c、反熔丝fpga正常工作状态时，耐压高压管导通，不影响逻辑模块之间的信号传输；d、耐压高压管面积应尽量小，满足fpga芯片版图设计的面积要求。
5.如图2示出了现有技术中高低压隔离结构输入端电路的一种典型电路图。hvnmos管为耐高压nmos管，hvnmos管的栅极用于接入使能信号，hvnmos管的漏极用于与反熔丝器件的正极板连接，用于接入输入信号input，hvnmos管的源极用于与逻辑模块的输入端连接。hvnmos管可承受编程高电压，当反熔丝器件编程状态时，使能信号设置为低电平，hvnmos管截止，当反熔丝fpga芯片处于正常工作状态时，使能信号设置为高电平，输入信号input可通过hvnmos输入到逻辑模块的输入端。该电路存在如下两个问题：在反熔丝器件编程状态时，逻辑模块的端口可能出现浮空，浮空产生的不定态大大增加了逻辑模块的静态电流；反熔丝fpga芯片处于正常工作状态时，输入信号input的高电平电压一般设置为与使能信号的高电平电压相同，均设为fpga芯片的工作电压vcc，工作电压vcc一般为5v，hvnmos管工作在饱和区，输入信号input从hvnmos管的漏极传输至hvnmos管的源极的过程中，将产生阈值电压损失，普通耐高压nmos管的阈值电压在1v左右，那么输入逻辑模块的高电平最高电压仅为4v，此种输入波形的失真，将严重影响fpga芯片的频率特性。

技术实现要素：

6.本发明的目的在于克服现有技术的一项或多项不足，提供一种高低压隔离结构的输入端电路以及fpga芯片。
7.本发明的目的是通过以下技术方案来实现的：第一方面本发明的第一方面提供了一种高低压隔离结构的输入端电路，所述输入端电路用于分别与fpga内部逻辑模块的输入端和反熔丝器件的正极板连接，所述反熔丝器件的正极板用于在fpga反熔丝编程状态时接收fpga内部生成的编程电压vpp，所述反熔丝器件的正极板还用于在fpga工作状态时接收fpga内部生成的传输信号；所述输入端电路包括使能信号生成模块、高压开关管、反相模块和二输入与非门；所述使能信号生成模块的输出端用于在fpga反熔丝编程状态时输出低电平的使能信号，以及在fpga工作状态时输出第一高电平的使能信号；所述高压开关管用于在所述使能信号为低电平时，断开反熔丝器件的正极板与所述反相模块的输入端之间的连接，在使能信号为第一高电平时，接通反熔丝器件的正极板与所述反相模块的输入端之间连接；所述反相模块的输出端与所述二输入与非门的第一输入端连接，所述二输入与非门的第二输入端用于接收所述使能信号；所述二输入与非门的输出端用于与所述逻辑模块的输入端连接。
8.优选地，所述高压开关管为隔离型耐压nmos管，所述耐压nmos管的栅极用于与所述使能信号生成模块的输出端连接，耐压nmos管的漏极用于与反熔丝器件的正极板连接，耐压nmos管的源极与所述反相模块的输入端连接。
9.优选地，处于高电平时的所述传输信号的电压值等于fpga内部的工作电压vcc；所述使能信号生成模块包括可控电荷泵，所述可控电荷泵的输入端用于接收fpga内部生成的第一控制信号，所述可控电荷泵的输出端分别与耐压nmos管的栅极和二输入与非门的第二输入端连接，所述可控电荷泵的时钟触发端用于接收fpga内部生成的时钟信号；所述第一控制信号为低电平时，可控电荷泵不工作；所述第一控制信号为第二高电平时，可控电荷泵根据所述时钟信号对所述第二高电平进行升压，升压后得到电压值为所述第一高电平的使能信号，所述第二高电平的电压值等于fpga内部的工作电压vcc。
10.优选地，所述使能信号生成模块还包括调压模块，所述调压模块的输入端和所述可控电荷泵的输出端连接，调压模块的输出端接地，所述调压模块用于降低所述使能信号的电压；当所述第一控制信号为第二高电平时，降低后的使能信号的电压始终大于所述工作电压vcc，且与所述工作电压vcc的压差大于所述耐压nmos管的阈值电压。
11.优选地，所述可控电荷泵为倍压器结构或四阶dickson电荷泵。
12.优选地，所述反相模块包括第一pmos管和第一nmos管，所述第一pmos管的源极用于接收工作电压vcc，第一pmos管的栅极分别与所述耐压nmos管的源极和所述第一nmos管的栅极连接，第一pmos管的漏极与所述第一nmos管的漏极连接，第一nmos管的源极接地。
13.优选地，所述二输入与非门包括第二pmos管、第三pmos管、第二nmos管和第三nmos管；所述第二pmos管的栅极与使能信号生成模块的输出端连接，第二pmos管的源极用于接收fpga内部的工作电压vcc，第二pmos管的漏极与第二nmos管的漏极连接，第二nmos管的栅
极与第二pmos管的栅极连接，第二nmos管的源极与所述第三nmos管的漏极连接，第三nmos管的栅极与所述反相模块的输出端连接，第三nmos管的源极接地，所述第三pmos管的栅极与第三nmos管的栅极连接，第三pmos管的源极用于接收工作电压vcc，第三pmos管的漏极分别与第二nmos管的漏极和所述逻辑模块的输入端连接。
14.优选地，所述调压模块包括第四nmos管、第五nmos管、第六nmos管和第四pmos管，所述第四nmos管的漏极与所述可控电荷泵的输出端连接，第四nmos管的漏极还分别与第四nmos管的栅极和第四nmos管的源极连接，第四nmos管的源极还分别与第五nmos管的漏极和第五nmos管的栅极连接，第五nmos管的源极分别与第六nmos管的漏极和第六nmos管的栅极连接，第六nmos管的源极与第四pmos管的源极连接，第四pmos管的漏极接地，第四pmos管的栅极用于接收工作电压vcc。
15.优选地，所述四阶dickson电荷泵包括第七nmos管、第八nmos管、第九nmos管、第十nmos管、第十一nmos管、第一泵电容、第二泵电容c2、第三泵电容和第四泵电容；所述第七nmos管的源极用于接收fpga内部生成的第一控制信号，第七nmos管的源极还与第七nmos管的栅极连接，第七nmos管的漏极分别与所述第八nmos管的源极和所述第一泵电容的第一端连接，第一泵电容的第二端用于接收fpga内部生成的第一时钟信号，第八nmos管的源极还与第八nmos管的栅极连接，第八nmos管的漏极分别与所述第九nmos管的源极和所述第二泵电容的第一端连接，第二泵电容的第二端用于接收fpga内部生成的第二时钟信号，第九nmos管的源极还与第九nmos管的栅极连接，第九nmos管的漏极分别与第十nmos管的源极和第三泵电容的第一端连接，第三泵电容的第二端用于接收fpga内部生成的第一时钟信号，第十nmos管的源极还与第十nmos管的栅极连接，第十nmos管的漏极分别与第十一nmos管的源极和第四泵电容的第一端连接，第四泵电容的第二端用于接收fpga内部生成的第二时钟信号，第十一nmos管的源极还与第十一nmos管的栅极连接，第十一nmos管的漏极分别与耐压nmos管的栅极和二输入与非门的第二输入端连接，所述第一时钟信号与所述第二时钟信号互为反相信号。
16.本发明的第一方面带来的有益效果如下：（1）、通过反相模块和二输入与非门的设置，在使能信号为低电平时，逻辑模块的输入端保持高电平，实现上拉，保证了在反熔丝器件编程熔通时，逻辑模块的输入不浮空，避免了逻辑模块因为浮空不定态造成的静态电流的增加，提升了反熔丝fpga芯片的性能；（2）、通过第一nmos管至第三nmos管以及第一pmos管至第三pmos管的设置，此种多级mos结构，在保证逻辑模块输入不浮空的同时，经本发明实施例所实现的输入端电路将传输信号输入逻辑模块时，传输信号实现了整形，进一步地，也增加了传输信号的驱动能力；（3）、通过可控电荷泵对处于高电平状态的使能信号进行升压，使得处于高电平的使能信号的电压值大于工作电压vcc，fpga芯片内的各个逻辑模块通过电压值为工作电压vcc的高电平进行信号传输时，耐压nmos管的漏源电压小于栅源电压与阈值电压的差值，消除阈值电压压降对传输信号的影响，避免了传输信号的失真，进而提高了反熔丝fpga芯片的频率特性；（4）、除了耐压nmos管为高压管以外，输入端电路包含的其他mos管均为低压管，占用面积很小，主要面积由耐压nmos管决定，此外可控电荷泵虽然占用的版图面积大，然而通过对该可控电荷泵结构泵出电压的可控调节，即可满足反熔丝fpga芯片内部的各种供电电
压需求，因此反熔丝fpga版图设计后整体面积无明显增大，满足预设的版图面积要求；（5）、通过调压模块，对可控电荷泵泵送输出电压进行降压，避免了泵送输出电压大于实际设计需求电压；（6）、第四nmos管为预留的降压nmos管，在需要启用该降压nmos管时，在版图设计时断开第四nmos管的栅极与源极之间的连接，方便反熔丝fpga版图设计时的调试过程。
17.第二方面本发明的第二方面提供了一种fpga芯片，所述fpga芯片包括第一方面提供的一种高低压隔离结构的输入端电路，所述fpga芯片内部逻辑模块的输入端与所述输入端电路的输出端连接，fpga芯片内部反熔丝器件的正极板与所述输入端电路的输入端连接，所述反熔丝器件的正极板用于在fpga芯片反熔丝编程状态时接收fpga芯片内部生成的编程电压vpp，所述反熔丝器件的正极板还用于在fpga芯片工作状态时接收fpga内部生成的传输信号。
18.本发明的第二方面带来与第一方面相同的有益效果，再此不再赘述。
附图说明
19.图1为背景技术中提到的反熔丝器件与逻辑模块连接的一种典型结构图；图2为背景技术中提到的高低压隔离结构输入端电路的一种典型电路图；图3为实施例对应的高低压隔离结构的输入端电路的一种电路图；图4为实施例对应的可控电荷泵的一种电路图。
20.图中，1、反熔丝fpga芯片内部的逻辑模块；2、逻辑模块的输入端或输出端；3、反熔丝器件。
具体实施方式
21.下面将结合实施例，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
22.实施例一参阅图3-图4，本实施例提供了一种高低压隔离结构的输入端电路，应用于反熔丝fpga，所述输入端电路用于分别与fpga内部逻辑模块的输入端和反熔丝器件的正极板连接，反熔丝器件的正极板用于在fpga反熔丝编程状态时接收fpga内部生成的编程电压vpp，反熔丝器件的正极板还用于在fpga工作状态时接收fpga内部生成的传输信号。
23.如图3所示，输入端电路包括使能信号生成模块、高压开关管、反相模块和二输入与非门。
24.使能信号生成模块的输出端用于在fpga反熔丝编程状态时输出低电平的使能信号，以及在fpga工作状态时输出第一高电平的使能信号。
25.高压开关管用于在使能信号为低电平时，断开反熔丝器件的正极板与反相模块的输入端之间的连接，以及在使能信号为第一高电平时，接通反熔丝器件的正极板与反相模块的输入端之间连接。高压开关管优选为隔离型耐压nmos管m7，耐压nmos管m7的栅极用于
与使能信号生成模块的输出端连接，耐压nmos管m7的漏极用于与反熔丝器件的正极板连接，耐压nmos管m7的源极与反相模块的输入端连接。
26.反相模块的输出端与二输入与非门的第一输入端连接，二输入与非门的第二输入端用于接收使能信号。
27.二输入与非门的输出端用于与逻辑模块的输入端连接。
28.在普通实施例中，处于高电平时的传输信号的电压值一般等于fpga内部的工作电压vcc，因此本实施例中使能信号生成模块优选为电荷泵，具体包括可控电荷泵。可控电荷泵优选为倍压器结构或四阶dickson电荷泵，也可采用其他电荷泵结构。
29.图4中示出了一种可控电荷泵结构，该可控电荷泵结构为四阶dickson电荷泵。可控电荷泵的输入端用于接收fpga内部生成的第一控制信号enin，可控电荷泵的输出端分别与耐压nmos管m7的栅极和二输入与非门的第二输入端连接，可控电荷泵的时钟触发端用于接收fpga内部生成的时钟信号(第一时钟信号clk和第二时钟信号)。当第一控制信号为低电平时，可控电荷泵不工作，可控电荷泵输出的使能信号enout为零值。当第一控制信号为第二高电平时，可控电荷泵根据时钟信号对第二高电平进行升压，升压后得到电压值为第一高电平的使能信号enout，第二高电平的电压值等于fpga内部的工作电压vcc。
30.作为一种优选，可控电荷泵在四阶dickson电荷泵的基础上增加调压模块。调压模块的输入端和可控电荷泵的输出端连接，调压模块的输出端接地，调压模块用于降低使能信号的电压。当第一控制信号为第二高电平时，降低后的使能信号的电压始终大于工作电压vcc，且与工作电压vcc的压差大于耐压nmos管的阈值电压。本实施例中fpga内部的工作电压vcc为5v，处于高电平时的传输信号的电压值为5v且作用至耐压nmos管m7的漏极，若处于高电平的使能信号的电压值也为5v，在传输信号从耐压nmos管m7的漏极传输至其源极时，耐压nmos管m7处于饱和区，处于高电平的传输信号将会产生阈值电压损失，普通高压管的阈值电压在1v左右，因此最终输入到逻辑模块的传输信号的最高电压仅为4v，导致波形失真，通过四阶dickson电荷泵和调压模块，将高电平状态的使能信号的电压值控制在8v左右，由此消除了传输信号的阈值电压损失，避免了波形失真对fpga芯片的频率特性的影响。
31.进一步地，反相模块包括第一pmos管m1和第一nmos管m2，第一pmos管m1的源极用于接收工作电压vcc，第一pmos管m1的栅极分别与耐压nmos管m7的源极和第一nmos管m2的栅极连接，第一pmos管m1的漏极与第一nmos管m2的漏极连接，第一nmos管m2的源极接地。通过第一pmos管m1和第一nmos管m2组成反相器，对输入反相模块的传输信号进行反相。
32.进一步地，二输入与非门包括第二pmos管m3、第三pmos管m4、第二nmos管m5和第三nmos管m6；第二pmos管m3的栅极与使能信号生成模块的输出端连接，第二pmos管m3的源极用于接收工作电压vcc，第二pmos管m3的漏极与第二nmos管m5的漏极连接，第二nmos管m5的栅极与第二pmos管m3的栅极连接，第二nmos管m5的源极与第三nmos管m6的漏极连接，第三nmos管m6的栅极与反相模块的输出端连接，第三nmos管m6的源极接地，第三pmos管m4的栅极与第三nmos管m6的栅极连接，第三pmos管m4的源极用于接收工作电压vcc，第三pmos管m4的漏极分别与第二nmos管m5的漏极和逻辑模块的输入端连接。
33.进一步地，调压模块包括第四nmos管n1、第五nmos管n2、第六nmos管n3和第四pmos管p1，第四nmos管n1的漏极与可控电荷泵的输出端连接，第四nmos管n1的漏极还分别与第四nmos管n1的栅极和第四nmos管n1的源极连接，第四nmos管n1的源极还分别与第五nmos管
n2的漏极和第五nmos管n2的栅极连接，第五nmos管n2的源极分别与第六nmos管n3的漏极和第六nmos管n3的栅极连接，第六nmos管n3的源极与第四pmos管p1的源极连接，第四pmos管p1的漏极接地，第四pmos管p1的栅极用于接收工作电压vcc。
34.进一步地，四阶dickson电荷泵包括第七nmos管m8、第八nmos管m9、第九nmos管m10、第十nmos管m11、第十一nmos管m12、第一泵电容c1、第二泵电容c2、第三泵电容c3和第四泵电容c4；第七nmos管m8的源极用于接收fpga内部生成的第一控制信号，第七nmos管m8的源极还与第七nmos管m8的栅极连接，第七nmos管m8的漏极分别与第八nmos管m9的源极和第一泵电容c1的第一端连接，第一泵电容c1的第二端用于接收fpga内部生成的第一时钟信号clk，第八nmos管m9的源极还与第八nmos管m9的栅极连接，第八nmos管m9的漏极分别与第九nmos管m10的源极和第二泵电容c2的第一端连接，第二泵电容c2的第二端用于接收fpga内部生成的第二时钟信号，第九nmos管m10的源极还与第九nmos管m10的栅极连接，第九nmos管m10的漏极分别与第十nmos管m11的源极和第三泵电容c3的第一端连接，第三泵电容c3的第二端用于接收fpga内部生成的第一时钟信号clk，第十nmos管m11的源极还与第十nmos管m11的栅极连接，第十nmos管m11的漏极分别与第十一nmos管m12的源极和第四泵电容c4的第一端连接，第四泵电容c4的第二端用于接收fpga内部生成的第二时钟信号，第十一nmos管m12的源极还与第十一nmos管m12的栅极连接，第十一nmos管m12的漏极分别与耐压nmos管的栅极和二输入与非门的第二输入端连接，第一时钟信号clk与第二时钟信号互为反相信号。
35.本实施例的工作原理为：在fpga处于反熔丝编程熔通状态时,反熔丝器件的正极板接收fpga芯片内部产生的编程高压vpp，此时第一控制信号为低电平，使能信号enout为零值，耐压nmos管m7截止，编程高压vpp不能通过耐压nmos管m7，逻辑模块内的低压结构与编程高压vpp隔离，第二pmos管m3导通，逻辑模块的输入端电平被上拉，避免逻辑模块的输入端出现浮空状态；在fpga处于正常工作状态时，反熔丝器件的正极板接收传输信号，此时第一控制信号为第二高电平（5v），使能信号enout在8v左右，耐压nmos管m7导通，且消除了传输信号的阈值电压损失，传输信号经反相模块反相，反相后的信号经第三pmos管m4和第三nmos管m6组成的反相器进行再次反相，使得到达逻辑模块的输入端的传输信号逻辑值保持不变，同时，mos管构成的两次反相结构也增加了传输信号的扇出能力，且实现了传输信号的波形整形。
36.实施例二本实施例提供了一种fpga芯片，fpga芯片包括实施例一提供的一种高低压隔离结构的输入端电路，fpga芯片内部逻辑模块的输入端与输入端电路的输出端连接，fpga芯片内部反熔丝器件的正极板与输入端电路的输入端连接，其中反熔丝器件的正极板用于在fpga芯片反熔丝编程状态时接收fpga芯片内部生成的编程电压vpp，反熔丝器件的正极板还用于在fpga芯片工作状态时接收fpga内部生成的传输信号。
37.以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进
行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

技术特征：

1.一种高低压隔离结构的输入端电路，所述输入端电路用于分别与fpga内部逻辑模块的输入端和反熔丝器件的正极板连接，所述反熔丝器件的正极板用于在fpga反熔丝编程状态时接收fpga内部生成的编程电压vpp，所述反熔丝器件的正极板还用于在fpga工作状态时接收fpga内部生成的传输信号；其特征在于，所述输入端电路包括使能信号生成模块、高压开关管、反相模块和二输入与非门；所述使能信号生成模块的输出端用于在fpga反熔丝编程状态时输出低电平的使能信号，以及在fpga工作状态时输出第一高电平的使能信号；所述高压开关管用于在所述使能信号为低电平时，断开反熔丝器件的正极板与所述反相模块的输入端之间的连接，在使能信号为第一高电平时，接通反熔丝器件的正极板与所述反相模块的输入端之间连接；所述反相模块的输出端与所述二输入与非门的第一输入端连接，所述二输入与非门的第二输入端用于接收所述使能信号；所述二输入与非门的输出端用于与所述逻辑模块的输入端连接。2.根据权利要求1所述的一种高低压隔离结构的输入端电路，其特征在于，所述高压开关管为隔离型耐压nmos管，所述耐压nmos管的栅极用于与所述使能信号生成模块的输出端连接，耐压nmos管的漏极用于与反熔丝器件的正极板连接，耐压nmos管的源极与所述反相模块的输入端连接。3.根据权利要求2所述的一种高低压隔离结构的输入端电路，其特征在于，处于高电平时的所述传输信号的电压值等于fpga内部的工作电压vcc；所述使能信号生成模块包括可控电荷泵，所述可控电荷泵的输入端用于接收fpga内部生成的第一控制信号，所述可控电荷泵的输出端分别与耐压nmos管的栅极和二输入与非门的第二输入端连接，所述可控电荷泵的时钟触发端用于接收fpga内部生成的时钟信号；所述第一控制信号为低电平时，可控电荷泵不工作；所述第一控制信号为第二高电平时，可控电荷泵根据所述时钟信号对所述第二高电平进行升压，升压后得到电压值为所述第一高电平的使能信号，所述第二高电平的电压值等于fpga内部的工作电压vcc。4.根据权利要求3所述的一种高低压隔离结构的输入端电路，其特征在于，所述使能信号生成模块还包括调压模块，所述调压模块的输入端和所述可控电荷泵的输出端连接，调压模块的输出端接地，所述调压模块用于降低所述使能信号的电压；当所述第一控制信号为第二高电平时，降低后的使能信号的电压始终大于所述工作电压vcc，且与所述工作电压vcc的压差大于所述耐压nmos管的阈值电压。5.根据权利要求3所述的一种高低压隔离结构的输入端电路，其特征在于，所述可控电荷泵为倍压器结构或四阶dickson电荷泵。6.根据权利要求2所述的一种高低压隔离结构的输入端电路，其特征在于，所述反相模块包括第一pmos管和第一nmos管，所述第一pmos管的源极用于接收工作电压vcc，第一pmos管的栅极分别与所述耐压nmos管的源极和所述第一nmos管的栅极连接，第一pmos管的漏极与所述第一nmos管的漏极连接，第一nmos管的源极接地。7.根据权利要求1所述的一种高低压隔离结构的输入端电路，其特征在于，所述二输入与非门包括第二pmos管、第三pmos管、第二nmos管和第三nmos管；所述第二pmos管的栅极与使能信号生成模块的输出端连接，第二pmos管的源极用于接收fpga内部的工作电压vcc，第
二pmos管的漏极与第二nmos管的漏极连接，第二nmos管的栅极与第二pmos管的栅极连接，第二nmos管的源极与所述第三nmos管的漏极连接，第三nmos管的栅极与所述反相模块的输出端连接，第三nmos管的源极接地，所述第三pmos管的栅极与第三nmos管的栅极连接，第三pmos管的源极用于接收工作电压vcc，第三pmos管的漏极分别与第二nmos管的漏极和所述逻辑模块的输入端连接。8.根据权利要求4所述的一种高低压隔离结构的输入端电路，其特征在于，所述调压模块包括第四nmos管、第五nmos管、第六nmos管和第四pmos管，所述第四nmos管的漏极与所述可控电荷泵的输出端连接，第四nmos管的漏极还分别与第四nmos管的栅极和第四nmos管的源极连接，第四nmos管的源极还分别与第五nmos管的漏极和第五nmos管的栅极连接，第五nmos管的源极分别与第六nmos管的漏极和第六nmos管的栅极连接，第六nmos管的源极与第四pmos管的源极连接，第四pmos管的漏极接地，第四pmos管的栅极用于接收工作电压vcc。9.根据权利要求5所述的一种高低压隔离结构的输入端电路，其特征在于，所述四阶dickson电荷泵包括第七nmos管、第八nmos管、第九nmos管、第十nmos管、第十一nmos管、第一泵电容、第二泵电容、第三泵电容和第四泵电容；所述第七nmos管的源极用于接收fpga内部生成的第一控制信号，第七nmos管的源极还与第七nmos管的栅极连接，第七nmos管的漏极分别与所述第八nmos管的源极和所述第一泵电容的第一端连接，第一泵电容的第二端用于接收fpga内部生成的第一时钟信号，第八nmos管的源极还与第八nmos管的栅极连接，第八nmos管的漏极分别与所述第九nmos管的源极和所述第二泵电容的第一端连接，第二泵电容的第二端用于接收fpga内部生成的第二时钟信号，第九nmos管的源极还与第九nmos管的栅极连接，第九nmos管的漏极分别与第十nmos管的源极和第三泵电容的第一端连接，第三泵电容的第二端用于接收fpga内部生成的第一时钟信号，第十nmos管的源极还与第十nmos管的栅极连接，第十nmos管的漏极分别与第十一nmos管的源极和第四泵电容的第一端连接，第四泵电容的第二端用于接收fpga内部生成的第二时钟信号，第十一nmos管的源极还与第十一nmos管的栅极连接，第十一nmos管的漏极分别与耐压nmos管的栅极和二输入与非门的第二输入端连接，所述第一时钟信号与所述第二时钟信号互为反相信号。10.一种fpga芯片，其特征在于，所述fpga芯片包括权利要求1至9项任一项所述的一种高低压隔离结构的输入端电路，所述fpga芯片内部逻辑模块的输入端与所述输入端电路的输出端连接，fpga芯片内部反熔丝器件的正极板与所述输入端电路的输入端连接，所述反熔丝器件的正极板用于在fpga芯片反熔丝编程状态时接收fpga芯片内部生成的编程电压vpp，所述反熔丝器件的正极板还用于在fpga芯片工作状态时接收fpga内部生成的传输信号。

技术总结

本发明公开了一种高低压隔离结构的输入端电路以及FPGA芯片，所述输入端电路包括使能信号生成模块、高压开关管、反相模块和二输入与非门；使能信号生成模块的输出端用于在FPGA反熔丝编程状态时输出低电平的使能信号，以及在FPGA工作状态时输出第一高电平的使能信号；高压开关管用于在使能信号为低电平时，断开反熔丝器件的正极板与反相模块的输入端之间的连接，在使能信号为第一高电平时，接通反熔丝器件的正极板与反相模块的输入端之间连接；反相模块的输出端与二输入与非门的第一输入端连接，二输入与非门的第二输入端用于接收使能信号；二输入与非门的输出端用于与逻辑模块的输入端连接。输入端连接。输入端连接。