1.本技术涉及显示技术领域，尤其涉及一种垂直反相器及半导体器件。
背景技术：
2.将像素驱动电路、
栅极驱动电路、源极驱动电路、时序控制器等电路集成在玻璃基板上(system on glass，sog)，可以极大提高显示面板的集成度，降低对于集成电路芯片的依赖性，可以降低成本。实现sog需要提高现有显示面板中的薄膜晶体管的集成度，即在有限空间内部布置更多的薄膜晶体管，并且提高薄膜晶体管的性能。
3.综上
所述，现有显示面板存在薄膜晶体管的集成度不足的问题。故，有必要提供一种垂直反相器及显示面板来改善这一缺陷。
技术实现要素：
4.本技术实施例提供一种垂直反相器及半导体器件，可以提高现有显示面板中的薄膜晶体管的集成度，从而可以将像素驱动电路、栅极驱动电路、源极驱动电路、时序控制器等电路集成在玻璃基板上。
5.本技术实施例提供一种垂直反相器，包括：
6.绝缘衬底；
7.第一薄膜晶体管，设置于所述绝缘衬底上，所述第一薄膜晶体管包括第一有源层，所述第一有源层包括第一
沟道区和设置于所述第一沟道区相对两侧的n型掺杂区；
8.第二薄膜晶体管，设置于所述第一薄膜晶体管的背离所述绝缘衬底的一侧，所述第二薄膜晶体管包括第二有源层，所述第二有源层包括第二沟道区和设置于所述第二沟道区相对两侧的p型掺杂区，所述第二有源层中的一所述p型掺杂区电连接于所述第一有源层中对应的一所述n型掺杂区。
9.根据本技术一实施例，所述第一薄膜晶体管包括底层栅极，所述底层栅极设置于所述第一有源层与所述第二有源层之间，并且分别与所述第一沟道区和所述第二沟道区对位设置。
10.根据本技术一实施例，所述第二沟道区在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，小于所述底层栅极在相同方向上的长度。
11.根据本技术一实施例，所述第二薄膜晶体管包括顶层栅极，所述顶层栅极设置于所述第二有源层的背离所述第一有源层的一侧，所述顶层栅极与所述第二沟道区对位设置。
12.所述第二沟道区在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，小于所述顶层栅极在相同方向上的长度。
13.根据本技术一实施例，所述第二沟道区在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，小于所述第一沟道区在相同方向上的长度。
14.根据本技术一实施例，所述p型掺杂区在一侧所述p型掺杂区指向另一侧所述p型
掺杂区的方向上的长度，大于所述n型掺杂区在相同方向上的长度。
15.根据本技术一实施例，所述第二薄膜晶体管包括源极和漏极，所述源极和所述漏极的其中之一电连接于所述第二有源层中的一所述p型掺杂区和所述第一有源层中的一所述n型掺杂区。
16.根据本技术一实施例，所述垂直反相器包括第一
绝缘层，所述第一绝缘层设置于所述第一有源层与所述第二有源层之间；
17.其中，所述第一薄膜晶体管包括至少一辅助电极，所述辅助电极设置于所述第一绝缘层与所述第二有源层之间，所述辅助电极穿过所述第一绝缘层，与对应的所述n型掺杂区接触。
18.根据本技术一实施例，所述垂直反相器还包括：
19.第二绝缘层，设置于所述辅助电极与所述第二有源层之间；
20.第三绝缘层，设置于所述第二有源层的背离所述第二绝缘层的一侧，所述源极和所述漏极设置于所述第三绝缘层的背离所述第二绝缘层的一侧；
21.其中，所述源极和所述漏极的其中之一依次穿过所述第三绝缘层、所述p型掺杂区和所述第二绝缘层，分别与所述p型掺杂区和所述辅助电极接触。
22.根据本技术一实施例，所述垂直反相器还包括：
23.第二绝缘层，设置于所述辅助电极与所述第二有源层之间；
24.第三绝缘层，设置于所述第二有源层的背离所述第二绝缘层的一侧，所述源极和所述漏极设置于所述第三绝缘层的背离所述第二绝缘层的一侧；
25.其中，所述源极和所述漏极的其中之一的一部分穿过所述第三绝缘层，与所述p型掺杂区接触，所述源极和所述漏极的其中之一的另一部分依次穿过所述第三绝缘层和所述第二绝缘层，与所述辅助电极接触。
26.根据本技术一实施例，所述垂直反相器还包括：
27.第二绝缘层，设置于所述辅助电极与所述第二有源层之间；
28.第三绝缘层，设置于所述第二有源层的背离所述第二绝缘层的一侧，所述源极和所述漏极设置于所述第三绝缘层的背离所述第二绝缘层的一侧；
29.其中，所述源极和所述漏极的其中之一依次穿过所述第三绝缘层、所述p型掺杂区、所述第二绝缘层和所述第一绝缘层，分别与所述p型掺杂区和所述n型掺杂区接触。
30.根据本技术一实施例，所述第一薄膜晶体管包括底层栅极，所述底层栅极与所述辅助电极同层设置，并且与所述底层栅极的材料相同。
31.根据本技术一实施例，所述第二薄膜晶体管包括顶层栅极，所述顶层栅极与所述源极和所述漏极同层设置，并且与所述源极和所述漏极的材料相同。
32.根据本技术一实施例，所述底层栅极与所述顶层栅极的材料不同。
33.根据本技术一实施例，所述顶层栅极穿过与所述底层栅极之间的绝缘层，与所述底层栅极接触。
34.依据本技术上述实施例提供的垂直反相器，本技术实施例还提供一种半导体器件，所述半导体器件包括如上述实施例所提供的垂直反相器。
35.本技术实施例的有益效果：本技术实施例提供一种垂直反相器及半导体器件，所述半导体器件包括所述垂直反相器，所述垂直反相器包括绝缘衬底、第一薄膜晶体管和第
二薄膜晶体管，所述第一薄膜晶体管包括第一有源层，所述第一有源层包括第一沟道区和设置于所述第一沟道区相对两侧的n型掺杂区，所述第二薄膜晶体管设置于所述第一薄膜晶体管的背离所述绝缘衬底的一侧，所述第二薄膜晶体管包括第二有源层，所述第二有源层包括第二沟道区和设置于所述第二沟道区相对两侧的p型掺杂区，所述第二有源层中的一所述p型掺杂区电连接于所述第一有源层中对应的一所述n型掺杂区，通过将所述垂直反相器的第一薄膜晶体管和第二薄膜晶体管分层布置，在有限的空间内可以布置更多的薄膜晶体管，从而可以提高半导体器件内薄膜晶体管的集成度。
附图说明
36.为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
37.图1为本技术实施例提供的垂直反相器的等效电路图；
38.图2为本技术实施例提供的垂直反相器的平面结构示意图；
39.图3为本技术实施例提供的第一种垂直反相器沿a-a方向的截面示意图；
40.图4为本技术实施例提供的第一种垂直反相器沿b-b方向的截面示意图；
41.图5为本技术实施例提供的第二种垂直反相器沿a-a方向的截面示意图；
42.图6为本技术实施例提供的第三种垂直反相器沿a-a方向的截面示意图；
43.图7a至图7l为本技术实施例提供的垂直反相器的制作方法的流程结构示意图。
具体实施方式
44.以下各实施例的说明是参考附加的图示，用以例示本技术可用以实施的特定实施例。本技术所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本技术，而非用以限制本技术。在图中，结构相似的单元是用以相同标号表示。
[0045]
下面结合附图和具体实施例对本技术做进一步的说明。
[0046]
本技术实施例提供一种垂直反相器及半导体器件，可以提高现有半导体器件内的薄膜晶体管的集成度，从而可以将像素驱动电路、栅极驱动电路、源极驱动电路、时序控制器等电路集成在玻璃基板上。
[0047]
结合图1至图3所示，图1为本技术实施例提供的垂直反相器的等效电路图，图2为本技术实施例提供的垂直反相器的平面结构示意图，图3为本技术实施例提供的第一种垂直反相器沿a-a方向的截面示意图，所述垂直反相器包括绝缘衬底10、第一薄膜晶体管20和第二薄膜晶体管30。
[0048]
所述第一薄膜晶体管20为n型薄膜晶体管，所述第二薄膜晶体管30为p型薄膜晶体管，所述第一薄膜晶体管20和所述第二薄膜晶体管30的栅极接入同一控制端a，所述第二薄膜晶体管30的漏极接入电源电压vdd，所述第二薄膜晶体管30的源极和所述第一薄膜晶体管20的漏极均接入同一输出端y，所述第一薄膜晶体管20的源极接地。
[0049]
当控制端输入的控制信号为高电位时，所述第一薄膜晶体管20打开，所述第二薄
膜晶体管30关闭，输出端y通过所述第一薄膜晶体管20接地，输出信号为低电位。当控制端输入的控制信号为低电位时，所述第一薄膜晶体管20关闭，所述第二薄膜晶体管30打开，从所述第二薄膜晶体管30的漏极输入的电源电压信号vdd，经过所述第二薄膜晶体管30从所述输出端y输出，输出信号为高电位。
[0050]
在本技术实施例中，所述第一薄膜晶体管20设置于所述绝缘衬底10上，所述第二薄膜晶体管30设置于所述第一薄膜晶体管20的背离所述绝缘衬底10的一侧。
[0051]
需要说明的是，设置于所述绝缘衬底10上，可以指的是与所述绝缘衬底10直接接触，或者与所述绝缘衬底10间接接触。
[0052]
在本技术实施例中，所述绝缘衬底10为玻璃基板。在其他一些实施例中，所述绝缘衬底10的材料也可以是但不限于聚酰亚胺等柔性透明有机材料。
[0053]
在本技术实施例中，所述垂直反相器还包括遮光层11和缓冲层12，所述遮光层11设置于所述绝缘衬底10上，所述缓冲层12设置于所述绝缘衬底10上，并且覆盖所述遮光层11，所述第一薄膜晶体管20设置于所述缓冲层12的背离所述绝缘衬底10的一侧。
[0054]
所述第一薄膜晶体管20包括第一有源层21，所述第一有源层21设置于所述缓冲层12的背离所述绝缘衬底10的一侧。所述第一有源层21包括第一沟道区210和设置于所述第一沟道区210相对两侧的n型掺杂区211，所述n型掺杂区211临接于所述第一沟道区210。
[0055]
所述n型掺杂区211包括n型重掺杂区2110和n型轻掺杂区2111，所述n型轻掺杂区2111临接于所述第一沟道区210，所述n型重掺杂区2110临接于所述n型轻掺杂区2111的背离所述第一沟道区210的一侧，所述遮光层11与所述第一沟道区210以及位于所述第一沟道区210相对两侧的所述n型轻掺杂区2111对位设置。
[0056]
所述第二薄膜晶体管30包括第二有源层31，所述第二有源层31设置于所述第一有源层21的背离所述绝缘衬底10的一侧。所述第二有源层31包括第二沟道区310和设置于所述第二沟道区310相对两侧的p型掺杂区311，所述p型掺杂区311临接于所述第二沟道区310，所述第二有源层31中的一所述p型掺杂区311电性连接于所述第一有源层21中对应的一所述n型掺杂区211。
[0057]
在其中一个实施例中，所述第一有源层21和所述第二有源层31的材料均为多晶硅，所述n型掺杂区211中可以掺杂有磷或砷等杂质元素，所述p型掺杂区311中可以掺杂有硼或镓等杂质元素。
[0058]
在其中一个实施例中，所述第一有源层21所述第二有源层31的材料不仅限于上述实施例中的多晶硅，也可以是非晶硅(α-si)。
[0059]
在其中一个实施例中，所述垂直反相器为互补金属氧化物半导体(complementary metal oxide semiconductor,cmos)反相器，所述第一有源层21和所述第二有源层31的材料可以是金属氧化物半导体材料，所述金属氧化物半导体材料可以是但不限于铟镓锌氧化物(indium gallium zinc oxide,igzo)。
[0060]
进一步的，所述第一薄膜晶体管20包括底层栅极22，所述底层栅极22设置于所述第一有源层21与所述第二有源层31之间，并且分别与所述第一沟道区210和所述第二沟道区310对位设置。
[0061]
如图3所示，所述垂直反相器还包括第一绝缘层13和第二绝缘层14，所述第一绝缘层13也可以被称为第一栅极绝缘层，所述第二绝缘层14可以被称为第二栅极绝缘层。所述
第一绝缘层13可以设置于所述第一有源层21和所述第二有源层31之间。
[0062]
在其中一个实施例中，如图3所示，所述第一绝缘层13设置于所述缓冲层12的背离所述绝缘衬底10的一侧，并且覆盖所述第一有源层21，所述底层栅极22设置于所述第一有源层21的背离所述绝缘衬底10的一侧。
[0063]
所述第二绝缘层14设置于所述第一绝缘层13的背离所述绝缘衬底10的一侧，并且覆盖所述底层栅极22，所述第二有源层31设置于所述第二绝缘层14的背离所述第一绝缘层13的一侧。
[0064]
所述底层栅极22与所述第一有源层21的第一沟道区210对位设置，所述底层栅极22还与所述第二有源层31的第二沟道区310对位设置。所述第一薄膜晶体管20和所述第二薄膜晶体管30可以共用所述底层栅极22。
[0065]
进一步的，所述第二薄膜晶体管30包括顶层栅极32，所述顶层栅极32设置于所述第二有源层31的背离所述底层栅极22的一侧，所述顶层栅极32与所述第二沟道区310对位设置，并且电性连接于所述底层栅极22。
[0066]
如图3所示，所述垂直反相器还包括第三绝缘层15，所述第三绝缘层15可以被称为层间介质层。所述第三绝缘层15设置于所述第二有源层31的背离所述第一绝缘层13的一侧，并且覆盖所述第二有源层31，所述顶层栅极32设置于所述第三绝缘层15的背离所述第二绝缘层14的一侧。
[0067]
进一步的，所述顶层栅极32穿过与所述底层栅极22之间的绝缘层，与所述底层栅极22接触。
[0068]
如图4所示，图4为本技术实施例提供的第一种垂直反相器沿b-b方向的截面示意图，所述第三绝缘层15上设有贯穿所述第三绝缘层15和所述第二绝缘层14并且暴露出所述底层栅极22的栅极搭接孔150，所述栅极搭接孔150贯穿所述第三绝缘层15和所述第二绝缘层14，并且暴露出所述底层栅极22的背离所述绝缘衬底10的一侧表面，所述顶层栅极32延伸至所述栅极搭接孔的底部，并且与底层栅极22的背离所述绝缘衬底10的一侧表面接触。
[0069]
所述底层栅极22和所述顶层栅极32可以为所述第二薄膜晶体管30共用，因此可以将所述第二薄膜晶体管30视为双栅结构。
[0070]
需要说明的是，当所述第二薄膜晶体管30为单栅极结构时，由于所述第一薄膜晶体管20为n型薄膜晶体管，所述第一有源层21中的载流子为电子，所述第二薄膜晶体管30为p型薄膜晶体管，所述第二有源层31中的载流子为空穴，空穴迁移率一般低于电子迁移率，使得在相同条件下，所述第二薄膜晶体管30的开态电流低于所述第一薄膜晶体管20的开态电流。通过将所述第二薄膜晶体管30设置为双栅结构，可以提高所述第二薄膜晶体管30的开态电流，使其更加匹配相同制程下的所述第一薄膜晶体管20，从而可以提升所述垂直反相器的电学性能。
[0071]
进一步的，所述第二沟道区310在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，小于所述第一沟道区210在相同方向上的长度。
[0072]
如图3所示，设定由一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向为第一方向x，平行于所述b-b方向的方向为第二方向y，所述垂直反相器的厚度方向为第三方向z，所述第一沟道区210在所述第一方向x上的长度大于所述第二沟道区310在所述第一方向x上的长度。
[0073]
进一步的，所述p型掺杂区在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，大于所述n型掺杂区在相同方向上的长度。
[0074]
如图3所示，所述第二有源层31中的所述p型掺杂区311在所述第一方向x上的长度小于所述第一有源层21中的所述n型掺杂区211在所述第一方向x上的长度。
[0075]
进一步的，所述第二沟道区310在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，小于所述底层栅极22在相同方向上的长度。
[0076]
在其中一个实施例中，如图3所示，所述第二沟道区310在所述第一方向x上的长度小于所述底层栅极22在所述第一方向x上的长度，所述底层栅极22在所述绝缘衬底10上的正投影完全覆盖所述第二沟道区310在所述绝缘衬底10上的正投影。
[0077]
在其中一个实施例中，所述第一沟道区210在所述第一方向x上的长度可以与所述底层栅极22在所述第一方向x上的长度相等。
[0078]
需要说明的是，在对所述第一有源层21进行掺杂形成所述n型轻掺杂区2111时，可以利用所述底层栅极22对所述第一沟道区210进行遮挡，如此可以使得底层栅极22的长度与第一沟道区210的长度相等，并且可以保证第一沟道区210在所述底层栅极22可以控制的范围内。
[0079]
在对所述第二有源层31进行掺杂形成所述p型掺杂区311时，所述第二沟道区310上方没有金属膜层进行遮挡，由于对位精度问题，所述第二沟道区310可能会与底层栅极22偏离，从而不受所述底层栅极22的控制。通过减小所述第二沟道区310的长度，即使所述第二沟道区310与所述底层栅极22发生偏离，也可以保证所述第二沟道区310不会超出所述底层栅极22的控制范围，从而可以提高生产良率，并且保证所述垂直反相器的电学性能。
[0080]
进一步的，所述第二沟道区310在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，小于所述顶层栅极32在相同方向上的长度。
[0081]
在其中一个实施例中，如图3所示，所述第二沟道区310在所述第一方向x上的长度小于所述顶层栅极32在所述第一方向x上的长度，所述顶层栅极32在所述绝缘衬底10上的正投影完全覆盖所述第二沟道区310在所述绝缘衬底10上的正投影。即使所述第二沟道区310与所述顶层栅极32发生偏离，也可以保证第二沟道区310在所述顶层栅极32可以控制的范围，从而可以提高生产良率，并且保证所述垂直反相器的电学性能。
[0082]
在其中一个实施例中，所述顶层栅极32在所述第一方向x上的长度与所述底层栅极22在所述第一方向x上的长度以及所述第一沟道区210在所述第一方向x上的长度相等。
[0083]
进一步的，所述第二薄膜晶体管30包括源极33和漏极34，所述源极33分别与所述第二有源层31中的一所述p型掺杂区311和所述第一有源层21中的一所述n型掺杂区211电连接。
[0084]
进一步的，所述源极33至少穿过所述第三绝缘层15，并且与所述p型掺杂区接触。
[0085]
在其中一个实施例中，所述第一薄膜晶体管20包括至少一个辅助电极23，所述辅助电极23设置于所述第一绝缘层13的背离所述绝缘衬底10的一侧，并且穿过所述第一绝缘层13，与对应的所述n型掺杂区211接触。
[0086]
如图3所示，所述辅助电极23包括间隔设置的第一辅助电极231和第二辅助电极232，所述第一辅助电极231相当于所述第一薄膜晶体管20的源极，所述第二辅助电极232相当于所述第一薄膜晶体管20的漏极，所述第一绝缘层13上设有多个贯穿所述第一绝缘层
13，并且暴露出所述n型重掺杂区2110的辅助搭接孔130，所述第一辅助电极231通过一所述辅助搭接孔130与所述第一有源层21中对应的一所述n型重掺杂区2110接触，所述第二辅助电极232通过另一所述辅助搭接孔130与所述第一有源层21中对应的另一所述n型重掺杂区2110接触。
[0087]
所述第三绝缘层15上设有贯穿所述第三绝缘层15并且暴露出所述p型掺杂区311的第一源极搭接孔151和漏极搭接孔152，所述第三绝缘层15上还设有依次贯穿所述第三绝缘层15、所述第二绝缘层14，并且暴露出所述第二辅助电极232的背离所述绝缘衬底10的一侧表面的第二源极搭接孔153。
[0088]
所述漏极34通过所述漏极搭接孔152与对应的一所述p型掺杂区接触，所述源极33的一部分延伸至所述第一源极搭接孔151内，穿过所述第三绝缘层15，与对应的另一所述p型掺杂区接触，所述源极33的另一部分延伸至所述第二源极搭接孔153内，依次穿过所述第三绝缘层15和所述第二绝缘层14，并且与所述第二辅助电极232的背离所述绝缘衬底10的一侧表面接触，如此可以实现所述第二薄膜晶体管30的所述源极33与所述第一薄膜晶体管20的漏极连接。
[0089]
如图5所示，图5为本技术实施例提供的第二种垂直反相器沿a-a方向的截面示意图，其结构与图3和图4所示的第一种垂直反相器的结构大致相同，区别在于：所述源极33依次穿过所述第三绝缘层15、所述p型掺杂区311和所述第二绝缘层14，并且与所述第二辅助电极232接触。
[0090]
如图5所示，所述第三绝缘层15上设有贯穿所述第三绝缘层15并且暴露出所述第二有源层31中的一所述p型掺杂区311的漏极搭接孔152，所述漏极34通过所述漏极搭接孔152与对应的一所述p型掺杂区接触。
[0091]
所述第三绝缘层15上还设有第一源极搭接孔151，所述第一源极搭接孔151依次贯穿所述第三绝缘层15、所述p型掺杂区311和所述第二绝缘层14，所述第一源极搭接孔151的侧壁暴露出所述第二有源层31中的另一所述p型掺杂区311，同时还暴露出所述第二辅助电极232的背离所述绝缘衬底10的一侧表面。所述源极33延伸至所述第一源极搭接孔151内，然后依次穿过所述第三绝缘层15、所述p型掺杂区311和所述第二绝缘层14，并且分别与所述p型掺杂区311以及所述第二辅助电极232接触，如此同样也可以实现所述第二薄膜晶体管30的所述源极33与所述第一薄膜晶体管20的漏极连接。
[0092]
相较于图3所示的第一种垂直反相器，图5所示的第二种反相器无需另外形成所述第二源极搭接孔153，从而可以简化所述垂直反相器的结构。
[0093]
如图6所示，图6为本技术实施例提供的第三种垂直反相器沿a-a方向的截面示意图，其结构与图5所示的第二种垂直反相器的结构大致相同，区别在于：所述源极33依次穿过所述第三绝缘层15、所述p型掺杂区311、所述第二绝缘层14和所述第一绝缘层13，分别与所述p型掺杂区311和所述n型掺杂区211接触。
[0094]
如图6所示，所述第三绝缘层15上设有贯穿所述第三绝缘层15并且暴露出所述第二有源层31中的一所述p型掺杂区311的漏极搭接孔152，所述漏极34通过所述漏极搭接孔152与对应的一所述p型掺杂区接触。
[0095]
所述第一薄膜晶体管20仅包括所述第一辅助电极231，所述第一辅助电极231穿过所述第一绝缘层13，与所述第一有源层21中对应的一所述n型重掺杂区2110接触。
[0096]
所述第三绝缘层15上还设有第一源极搭接孔151，所述第一源极搭接孔151依次贯穿所述第三绝缘层15、所述p型掺杂区311、所述第二绝缘层14和所述第一绝缘层13，所述第一源极搭接孔151的侧壁暴露出所述第二有源层31中的另一所述p型掺杂区311，同时还暴露出所述n型重掺杂区2110的背离所述绝缘衬底10的一侧表面。所述源极33延伸至所述第一源极搭接孔151内，然后依次穿过所述第三绝缘层15、所述p型掺杂区311、所述第二绝缘层14以及所述第一绝缘层13，并且分别与所述p型掺杂区311以及所述第一有源层21中对应的另一所述n型重掺杂区2110接触，如此同样也可以实现所述第二薄膜晶体管30的所述源极33与所述第一薄膜晶体管20的漏极连接。
[0097]
进一步的，所述底层栅极22与所述辅助电极23同层设置，并且与所述辅助电极23的材料相同。
[0098]
如图3、图5或者图6所示，所述底层栅极22和所述辅助电极23均设置于所述第一绝缘层13的背离所述绝缘衬底10的一侧表面上。
[0099]
所述底层栅极22的材料可以是现有常规栅极金属层常用的材料。例如，所述底层栅极22和所述辅助电极23均可以是由钼制备形成的单层金属薄膜结构。
[0100]
在实际应用中，所述底层栅极22和所述辅助电极23不仅限于上述实施例中由金属钼形成的单层金属结构，也可以是由铝(al)形成的单层金属薄膜结构；或者，也可以是由mo与al材料相互叠加形成的两层及以上的复合金属膜层结构，例如mo/al/mo的三层复合金属结构；或者，也可以是由mo与w材料相互叠加形成的两层及以上的复合金属膜层结构，例如w/mo的双层复合金属结构。
[0101]
在实际制备过程中，所述底层栅极22可以与所述辅助电极23采用同一道金属成膜工艺制备形成。
[0102]
通过将所述第二薄膜晶体管30的双栅结构中的底层栅极22与所述第一薄膜晶体管20共用，并且将所述第一薄膜晶体管的源极和漏极与底层栅极22设置于同一层，利用底层栅极22的金属成膜工艺可以同步制备所述第一薄膜晶体管的20的源极和漏极(即辅助电极23)，从而可以简化所述垂直反相器的膜层结构，并且不用增加制程。
[0103]
进一步的，所述顶层栅极32与所述源极33和所述漏极34同层设置，并且与所述源极33和所述漏极34的材料相同。
[0104]
如图1所示，所述第二薄膜晶体管30的源极33和漏极34与所述顶层栅极32均设置于所述第三绝缘层15的背离所述绝缘衬底10的一侧表面上。
[0105]
所述顶层栅极32和所述源极33以及所述漏极34的材料可以包括但不限于铝(al)、钛(ti)、铜(cu)或者(mo)等金属材料中的任意一种，或者可以为上述任意两种及以上金属材料的组合。所述顶层栅极32和所述源极33以及所述漏极34均可以是单层金属结构，也可以是两层及以上的复合金属膜层结构。
[0106]
在其中一个实施例中，所述顶层栅极32的材料与所述底层栅极22的材料不同，所述底层栅极22的材料为现有常规的栅极金属层常用的材料，所述顶层栅极32的材料可以为现有常规的源漏电极金属层常用的材料。
[0107]
例如，所述源极33和所述漏极34以及所述顶层栅极32可以是由铝和钛叠加所形成的ti/al/ti三层复合金属结构。在其他一些实施例中，所述源极33和所述漏极34以及所述顶层栅极32也可以是由金属铜(cu)所形成的单层金属结构，或者是由钼和铝叠加所形成的
mo/al/mo三层复合金属结构。
[0108]
在实际制备过程中，所述顶层栅极32可以与所述源极33和所述漏极34采用同一道金属成膜工艺制备形成。
[0109]
通过将所述顶层栅极32与所述第二薄膜晶体管的源极33和漏极34设置于同一层，可以利用所述第二薄膜晶体管30的源极33和漏极34的金属成膜工艺，同步制备形成所述顶层栅极32，从而可以简化所述垂直反相器的膜层结构，并且不会增加制程。顶层栅极32与所述底层栅极22之间通过过孔连接，该过孔可以同所述源极33与所述第二辅助电极232或者所述n型重掺杂区2110接触所需的过孔同时制备，因此也不会增加制程。依据本技术上述实施例提供的垂直反相器，本技术实施例还提供一种垂直反相器的制作方法，用于制备形成如上述实施例所提供的垂直反相器。
[0110]
结合图7a至图7l所示，图7a至图7l为本技术实施例提供的垂直反相器的制作方法的流程结构示意图，所述垂直反相器的制备方法包括：
[0111]
步骤s10：在绝缘衬底10上遮光层11。
[0112]
如图7a所示，所述步骤s10可以包括：在所述绝缘衬底10上形成一层金属材料；对所述金属材料进行蚀刻，形成多个图案化的遮光层11。
[0113]
步骤s20：在所述绝缘衬底10上形成缓冲层12，在所述缓冲层上形成第一有源层21；
[0114]
如图7b所示，所述步骤s20具体可以包括：在所述缓冲层12上沉积一层半导体材料，对所述半导体材料依次进行结晶处理和蚀刻，形成多个第一有源层21。
[0115]
所述半导体材料可以是非晶硅(α-si)，通过对非晶硅进行结晶处理形成多晶硅，然后对该层多晶硅进行蚀刻，形成多个图案化的第一有源层21。
[0116]
步骤s30：对所述第一有源层21进行掺杂处理，形成位于两端的n型重掺杂区2110。
[0117]
如图7c所示，可以向所述第一有源层21的两端掺入磷或砷等杂质元素，使所述第一有源层21的两端形成n型重掺杂区2110，位于两端所述n型重掺杂区2110之间的部分为本征半导体。
[0118]
步骤s40：在所述第一有源层21上形成第一绝缘层13，对所述第一绝缘层13进行蚀刻，形成多个辅助搭接孔130。
[0119]
如图7d所示，所述辅助搭接孔130贯穿所述第一绝缘层13，并且暴露出所述第一有源层21两端的所述n型重掺杂区2110。
[0120]
步骤s50：在所述第一绝缘层13上形成底层栅极22和辅助电极23。
[0121]
如图7e所示，所述步骤s50具体可以包括：在所述第一绝缘层13上沉积金属材料，对所述金属材料进行蚀刻，形成所述底层栅极22和所述辅助电极23。
[0122]
所述底层栅极22与所述有源层21对位设置，所述辅助电极23通过所述辅助搭接孔130与所述n型重掺杂区2110接触。
[0123]
所述辅助电极23包括第一辅助电极231和第二辅助电极232，所述第一辅助电极231相当于第一薄膜晶体管的源极，所述第二辅助电极232相当于所述第一薄膜晶体管的漏极。
[0124]
所述步骤s50还可以包括：对所述第一有源层21进行轻掺杂处理，使所述第一有源层21中未被所述底层栅极22和所述辅助电极23遮挡的区域形成n型轻掺杂区2111以及位于
两个所述n型轻掺杂区2111之间的第一沟道区210。所述n型轻掺杂区2111的掺杂浓度低于所述n型重掺杂区2110的掺杂浓度，所述n型轻掺杂区2111与所述n型重掺杂区2110中可以掺杂相同的元素。
[0125]
步骤s60：在所述第一绝缘层13上形成第二绝缘层14，在所述第二绝缘层14上形成第二有源层31。
[0126]
如图7f所示，所述步骤s60可以包括：在所述第二绝缘层14上沉积一层半导体材料，对所述半导体材料依次进行结晶处理、蚀刻，形成多个第二有源层31。
[0127]
所述半导体材料可以是非晶硅(α-si)，通过对非晶硅进行结晶处理形成多晶硅，然后对该层多晶硅进行蚀刻，形成多个图案化的第二有源层31。
[0128]
步骤s70：对所述第二有源层31进行掺杂处理，形成p型掺杂区311和第二沟道区310。
[0129]
如图7g所示，所述p型掺杂区311位于所述第二沟道区310的相对两侧，并且与所述第二沟道区310临接。所述p型掺杂区311中可以掺杂有硼或镓等杂质元素。
[0130]
步骤s80：在所述第二有源层31上形成第三绝缘层15，对所述第三绝缘层15进行蚀刻，形成多个第一源极搭接孔151和漏极搭接孔152。
[0131]
如图7h所示，所述第一源极搭接孔151和所述漏极搭接孔152均贯穿所述第三绝缘层15，并且分别暴露出所述第二有源层31中的所述p型掺杂区311。
[0132]
步骤s90：对所述第三绝缘层15和所述第二绝缘层14进行蚀刻，形成多个第二源极搭接孔153和栅极搭接孔150。
[0133]
如图7i所示，图7i所示的是所述垂直反相器在a-a方向的截面，所述第二源极搭接孔153与所述第一源极搭接孔151间隔设置，并且贯穿所述第三绝缘层15和所述第二绝缘层14，并且暴露出所述辅助电极23的背离所述绝缘衬底10的一侧表面。
[0134]
如图7j所示，图7j所示的是所述垂直反相器在b-b方向的截面，所述栅极搭接孔150贯穿所述第三绝缘层15和所述第二绝缘层14，并且暴露出所述底层栅极22的背离所述绝缘衬底10的一侧表面。
[0135]
步骤s100：在所述第三绝缘层15上形成源极33、漏极34和顶层栅极32。
[0136]
所述步骤s100具体可以包括：在所述第三绝缘层15上沉积金属材料，对所述金属材料进行蚀刻，形成所述源极33、漏极34和顶层栅极32。
[0137]
如图7k所示，图7k所示的是所述垂直反相器在a-a方向的截面，所述漏极34经过所述漏极搭接孔152与对应的一个所述p型掺杂区311接触，所述源极33的一部分经过所述第一源极搭接孔151与对应的另一所述p型掺杂区311接触，所述源极33的另一部分经过所述第二源极搭接孔153与对应的所述辅助电极23接触。
[0138]
如图7l所示，图7l所示的是所述垂直反相器在b-b方向的截面，所述顶层栅极32经过所述栅极搭接孔150与所述底层栅极22的背离所述绝缘衬底10的一侧表面接触。
[0139]
需要说明的是，以上为本技术实施例所提供的垂直反相器的制作方法，若将该垂直反相器的制作方法应用于显示面板的制作过程中，可以在本技术实施例所提供的垂直反相器的制作方法的任意步骤插入所述显示面板的制作步骤，此处不做限制。
[0140]
还需要说明的是，本技术实施例提供的制作方法仅以图3和图4所示的第一种垂直反相器为例，其他实施例所提供的垂直反相器的制作方法可以参考上述实施例所提供的垂
直反相器的制作方法，此处不做赘述。
[0141]
依据本技术上述实施例提供的垂直反相器，本技术实施例还提供一种半导体器件，所述半导体器件可以包括如上述实施例所提供的垂直反相器。
[0142]
在其中一个实施例中，所述半导体器件可以是集成电路(integrated circuit,ic)，所述集成电路中可以集成有像素驱动电路、栅极驱动电路、源极驱动电路、时序控制器等电路，所述垂直反相器可以应用于上述至少一种驱动电路，如此可以在有限的空间内布置更多的薄膜晶体管，从而可以提高集成电路中薄膜晶体管的集成度和电路性能，从而可以实现显示面板的玻璃基板上的ic电路集成。
[0143]
在其中一个实施例中，所述半导体器件也可以是显示面板，所述垂直反相器可以应用于所述显示面板内的像素驱动电路、栅极驱动电路、源极驱动电路、时序控制器等电路，如此可以在有限空间内部布置更多的薄膜晶体管，从而可以提高所述显示面板中的薄膜晶体管的集成度。
[0144]
本技术实施例的有益效果：本技术实施例提供一种垂直反相器及半导体器件，所述半导体器件包括所述垂直反相器，所述垂直反相器包括绝缘衬底、第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管包括第一有源层，所述第一有源层包括第一沟道区和设置于所述第一沟道区相对两侧的n型掺杂区，所述第二薄膜晶体管设置于所述第一薄膜晶体管的背离所述绝缘衬底的一侧，所述第二薄膜晶体管包括第二有源层，所述第二有源层包括第二沟道区和设置于所述第二沟道区相对两侧的p型掺杂区，所述第二有源层中的一所述p型掺杂区电连接于所述第一有源层中对应的一所述n型掺杂区，通过将所述垂直反相器的第一薄膜晶体管和第二薄膜晶体管分层布置，在有限的空间内可以布置更多的薄膜晶体管，从而可以提高半导体器件内薄膜晶体管的集成度。
[0145]
综上所述，虽然本技术以优选实施例揭露如上，但上述优选实施例并非用以限制本技术，本领域的普通技术人员，在不脱离本技术的精神和范围内，均可作各种更动与润饰，因此本技术的保护范围以权利要求界定的范围为基准。
技术特征：
1.一种垂直反相器，其特征在于，包括：绝缘衬底；第一薄膜晶体管，设置于所述绝缘衬底上，所述第一薄膜晶体管包括第一有源层，所述第一有源层包括第一沟道区和设置于所述第一沟道区相对两侧的n型掺杂区；第二薄膜晶体管，设置于所述第一薄膜晶体管的背离所述绝缘衬底的一侧，所述第二薄膜晶体管包括第二有源层，所述第二有源层包括第二沟道区和设置于所述第二沟道区相对两侧的p型掺杂区，所述第二有源层中的一所述p型掺杂区电连接于所述第一有源层中对应的一所述n型掺杂区。2.如权利要求1所述的垂直反相器，其特征在于，所述第一薄膜晶体管包括底层栅极，所述底层栅极设置于所述第一有源层与所述第二有源层之间，并且分别与所述第一沟道区和所述第二沟道区对位设置。3.如权利要求2所述的垂直反相器，其特征在于，所述第二沟道区在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，小于所述底层栅极在相同方向上的长度。4.如权利要求1所述的垂直反相器，其特征在于，所述第二薄膜晶体管包括顶层栅极，所述顶层栅极设置于所述第二有源层的背离所述第一有源层的一侧，所述顶层栅极与所述第二沟道区对位设置。5.如权利要求4所述的垂直反相器，其特征在于，所述第二沟道区在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，小于所述顶层栅极在相同方向上的长度。6.如权利要求1所述的垂直反相器，其特征在于，所述第二沟道区在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，小于所述第一沟道区在相同方向上的长度。7.如权利要求1所述的垂直反相器，其特征在于，所述p型掺杂区在一侧所述p型掺杂区指向另一侧所述p型掺杂区的方向上的长度，大于所述n型掺杂区在相同方向上的长度。8.如权利要求1所述的垂直反相器，其特征在于，所述第二薄膜晶体管包括源极和漏极，所述源极和所述漏极的其中之一电连接于所述第二有源层中的一所述p型掺杂区和所述第一有源层中的一所述n型掺杂区。9.如权利要求8所述的垂直反相器，其特征在于，所述垂直反相器包括第一绝缘层，所述第一绝缘层设置于所述第一有源层与所述第二有源层之间；其中，所述第一薄膜晶体管包括至少一辅助电极，所述辅助电极设置于所述第一绝缘层与所述第二有源层之间，所述辅助电极穿过所述第一绝缘层，与对应的所述n型掺杂区接触。10.如权利要求9所述的垂直反相器，其特征在于，所述垂直反相器还包括：第二绝缘层，设置于所述辅助电极与所述第二有源层之间；第三绝缘层，设置于所述第二有源层的背离所述第二绝缘层的一侧，所述源极和所述漏极设置于所述第三绝缘层的背离所述第二绝缘层的一侧；其中，所述源极和所述漏极的其中之一依次穿过所述第三绝缘层、所述p型掺杂区和所述第二绝缘层，分别与所述p型掺杂区和所述辅助电极接触。11.如权利要求9所述的垂直反相器，其特征在于，所述垂直反相器还包括：第二绝缘层，设置于所述辅助电极与所述第二有源层之间；第三绝缘层，设置于所述第二有源层的背离所述第二绝缘层的一侧，所述源极和所述
漏极设置于所述第三绝缘层的背离所述第二绝缘层的一侧；其中，所述源极和所述漏极的其中之一的一部分穿过所述第三绝缘层，与所述p型掺杂区接触，所述源极和所述漏极的其中之一的另一部分依次穿过所述第三绝缘层和所述第二绝缘层，与所述辅助电极接触。12.如权利要求9所述的垂直反相器，其特征在于，所述垂直反相器还包括：第二绝缘层，设置于所述辅助电极与所述第二有源层之间；第三绝缘层，设置于所述第二有源层的背离所述第二绝缘层的一侧，所述源极和所述漏极设置于所述第三绝缘层的背离所述第二绝缘层的一侧；其中，所述源极和所述漏极的其中之一依次穿过所述第三绝缘层、所述p型掺杂区、所述第二绝缘层和所述第一绝缘层，分别与所述p型掺杂区和所述n型掺杂区接触。13.如权利要求9所述的垂直反相器，其特征在于，所述第一薄膜晶体管包括底层栅极，所述底层栅极与所述辅助电极同层设置，并且与所述底层栅极的材料相同。14.如权利要求13所述的垂直反相器，其特征在于，所述第二薄膜晶体管包括顶层栅极，所述顶层栅极与所述源极和所述漏极同层设置，并且与所述源极和所述漏极的材料相同。15.如权利要求14所述的垂直反相器，其特征在于，所述底层栅极与所述顶层栅极的材料不同。16.如权利要求15所述的垂直反相器，其特征在于，所述顶层栅极穿过与所述底层栅极之间的绝缘层，与所述底层栅极接触。17.一种半导体器件，其特征在于，所述半导体器件包括如权利要求1至16任一项所述的垂直反相器。
技术总结
本申请提供一种垂直反相器及半导体器件，该半导体器件包括垂直反相器，垂直反相器包括绝缘衬底、第一薄膜晶体管和第二薄膜晶体管，通过将第一薄膜晶体管和第二薄膜晶体管分层布置，在有限的空间内可以布置更多的薄膜晶体管，从而可以提高半导体器件内薄膜晶体管的集成度。成度。成度。
技术研发人员：
艾飞 宋德伟
受保护的技术使用者：
武汉华星光电技术有限公司
技术研发日：
2022.08.09
技术公布日：
2022/11/22
