图像传感器与光刻掩膜版的制作方法

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1.本实用新型涉及芯片技术领域，特别是涉及一种图像传感器及光刻掩膜版。

背景技术：

2.芯片的种类多种多样，例如处理器、图像传感器等，不管什么样的芯片，都会经过曝光多次显影处理。分辨率是cmos图像传感器(cis)的重要指标，高分辨率cis能够提供更多的细节，成像质量也更好。在航空航天、机器视觉、工业监控和医疗成像等领域，超大阵列cis均具有极其重要的应用价值。但是随着cmos图像传感器pixel(像素)数量不断增加，芯片的尺寸也越来越大，尤其是medium format(中画幅)等超大阵列sensor(传感器)，芯片横向和纵向尺寸能够达到几厘米甚至十几厘米，已经超过当前光刻设备中mask(掩膜版)的最大尺寸。
3.随着市场应用需求对面阵cmos图像传感器分辨率、满阱容量以及感光等性能要求的提高，面阵cmos图像传感器的尺寸越做越大，像素尺寸以及间距越做越小，但做小像素尺寸和像素间距会使得满阱容量和感光等性能下降，在很多应用场景下这是无法接受的。将cmos图像传感器的尺寸做大逐渐成为主流。大尺寸的面阵cmos图像传感器导致cmos图像传感器的横向及纵向尺寸相对过长，甚至超过当前光刻设备中光刻掩膜版的最大尺寸。由于光刻掩膜版尺寸的限制，面阵cmos图像传感器的尺寸也逐渐达到了上限，因此，如何制作大尺寸面阵cmos图像传感器成为现在的难题。
4.应该注意，上面对技术背景的介绍只是为了方便对本技术的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本技术的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

技术实现要素：

5.为了克服现有技术中存在的缺点和不足，本实用新型的目的在于提供一种面阵图像传感器、堆叠图像传感器与对应的光刻掩膜版，以解决现有技术中由于光刻掩膜版尺寸的限制，导致很难制作大尺寸面阵图像传感器等问题。
6.为实现上述目的及其他相关目的，本实用新型提供一种面阵图像传感器，所述面阵图像传感器包括：
7.第一芯片区，所述第一芯片区至少包括沿第一预设方向排布的第一子芯片区及与所述第一子芯片区不同的第二子芯片区；
8.第二芯片区，所述第二芯片区相对于所述第一芯片区沿第二预设方向排布，其中，所述第一预设方向与所述第二预设方向之间具有夹角，且所述第一芯片区与所述第二芯片区的电路排布相同。
9.可选地，所述面阵图像传感器还包括第三芯片区至第n芯片区，所述第一芯片区至所述第n芯片区沿所述第二预设方向排布，其中，n为大于或等于3的整数。
10.可选地，所述第一芯片区至所述第n芯片区的电路排布均相同。
11.可选地，所述第一子芯片区与所述第二子芯片区之间还包括至少一个中间芯片区。
12.可选地，所述第一子芯片区包括第一主体区及第一附属区，所述第二子芯片区包括第二主体区及第二附属区，所述第一子芯片区与所述第二子芯片区中对应的各区呈对称分布。
13.可选地，所述第一子芯片区包括第一列遮光像素区，所述第二子芯片区包括第二列遮光像素区，所述第一列遮光像素区及所述第二列遮光像素区位于所述第一芯片区两侧。
14.可选地，沿所述第二预设方向排布的各芯片区均设置有与所述第一芯片区对应的列遮光像素区。
15.可选地，所述第一子芯片区包括第一焊盘区，所述第二子芯片区包括第二焊盘区，所述第一焊盘区及所述第二焊盘区位于所述第一芯片区两侧。
16.可选地，沿第二预设方向排布的各芯片区均设置有与所述第一芯片区对应的焊盘区。
17.可选地，所述面阵图像传感器还包括芯片功能区，所述芯片功能区沿所述第二预设方向设置在各芯片区的至少一侧。
18.可选地，所述芯片功能区包括与所述第一芯片区的子芯片区对应的至少两个子芯片功能区。
19.可选地，所述子芯片功能区包括测试结构区及屏蔽环中的至少一种。
20.可选地，所述面阵图像传感器包括第一芯片及与所述第一芯片堆叠设置的第二芯片，其中，所述第一芯片区及所述第二芯片区设置在所述第一芯片中，且所述第二芯片上设置有与各芯片区对应的逻辑控制电路。
21.可选地，所述逻辑控制电路包括若干个与各子芯片区对应的子电路区，其中，所述子芯片区包括像素阵列，所述子电路区至少包括与对应的所述子芯片区中的所述像素阵列电性连接的像素控制电路及信号量化电路。
22.可选地，所述子电路区沿所述第一预设方向的宽度小于或等于对应的所述子芯片区的宽度。
23.可选地，所述第二芯片远离所述第一芯片的一侧设置有封装凸块。
24.可选地，堆叠的所述第一芯片与所述第二芯片之间通过混合键合的方式实现电性连接。
25.本实用新型还提供一种上述方案中任意一项所述的面阵图像传感器的制作方法，所述制作方法包括：
26.提供半导体基底；
27.提供第一掩膜版并以所述第一掩膜版为遮挡对所述半导体基底进行第一次曝光，所述第一次曝光的区域对应为所述第一芯片区；
28.其中，所述第一掩膜版包括与所述第一子芯片区对应的第一子掩膜版以及与所述第二子芯片区对应的第二子掩膜版；
29.提供第二掩膜版，并将所述半导体基底在所述第二预设方向上相对所述第一掩膜版移动第一预设距离；
30.基于所述第一预设距离并以所述第二掩膜版为遮挡对所述半导体基底进行第二次曝光，所述第二次曝光的区域对应为所述第二芯片区；
31.基于所述第一次曝光及所述第二次曝光完成对所述半导体基底中一个芯片区域的曝光，一个所述芯片区域包括所述第一芯片区及所述第二芯片区。
32.可选地，进行所述第二次曝光后还包括步骤：
33.连续提供至第n掩膜版，并对应连续将所述半导体基底在所述第二预设方向上相对第n-1掩膜版移动第n-1预设距离；其中，基于所述第n-1预设距离，并以所述第n掩膜版为遮挡对所述半导体基底进行第n次曝光，所述第n次曝光的区域对应为第n芯片区，其中，n为大于或等于3的整数；
34.基于所述第一次曝光至所述第n次曝光完成对所述半导体基底中一个芯片区域的曝光，一个所述芯片区域包括所述第一芯片区至所述第n芯片区。
35.可选地，所述第一掩膜版至所述第n掩膜版为同一掩膜版。
36.可选地，所述第一预设距离小于或等于所述第一掩膜版在所述第二预设方向上的长度；和/或，所述第二预设距离小于或等于所述第二掩膜版在所述第二预设方向上的长度；和/或，所述第n-1预设距离小于或等于所述第n-1掩膜版在所述第二预设方向上的长度。
37.可选地，所述制作方法还包括：
38.将所述半导体基底相对当前所述芯片区域移动预设间隔距离，并重复所述第一次曝光和所述第二次曝光的步骤，以完成另外一个芯片区域的曝光；重复进行上述步骤，直到完成对所述半导体基底中所有芯片区域的曝光。
39.可选地，所述半导体基底包括半导体衬底及形成在所述半导体衬底上的刻蚀掩膜层：
40.其中，以所述第一掩膜版为遮挡对所述刻蚀掩膜层进行所述第一次曝光；以所述第二掩膜版为遮挡对所述刻蚀掩膜层进行所述第二次曝光；且当存在所述第n掩膜版时，以所述第n掩膜版为遮挡对所述刻蚀掩膜层进行所述第n次曝光，其中，n为大于或等于3的整数。
41.可选地，在完成对所述半导体基底上所有所述芯片区域的曝光后，对所述刻蚀掩膜层进行显影处理，以检测相邻芯片区之间的拼接。
42.可选地，各掩膜版在所述第二预设方向上的两端分别设有第一对位标记图案以及与所述第一对位标记图案配合的第二位标记图案。
43.可选地，基于所述第一对位标记图案以及所述第二位标记图案在所述半导体基底上形成对应的第一对位标记和第二对位标记。
44.可选地，所述第一对位标记图案呈块状，所述第二位标记图案呈环状，所述第一位标记图案的外缘尺寸小于所述第二对位标记图案的内缘尺寸；或者，所述第一对位标记图案呈环状，所述第二位标记图案呈块状，所述第二位标记图案的外缘尺寸小于所述第一对位标记图案的内缘尺寸。
45.可选地，所述制作方法还包括：
46.基于对所述第一对比标记和所述第二对位标记的测量，对所述第一次曝光的位置和所述第二次曝光的位置进行检测。
47.可选地，各所述掩膜版还包括在所述第二预设方向上的两端分别设置的第三对位标记图案以及与所述第三对位标记图案配合的第四对位标记图案，且所述第一对位标记图案和所述第二对位标记图案的第一连线与所述第三对位标记图案和所述第四对位标记图案的第二连线之间相互平行且具有间距。
48.可选地，所述第一对位标记图案、所述第二位标记图案、所述第三对位标记图案、所述第四对位标记图案设于对应所述掩膜版的顶角处。
49.可选地，所述第一对位标记图案与所述第三对位标记图案之间的连线位于所述器件图形区外侧，且所述第二对位标记图案与所述第四对位标记图案之间的连线跨过所述器件图形区；或者，所述第一对位标记图案与所述第三对位标记图案之间的连线跨过所述器件图形区，且所述第二对位标记图案与所述第四对位标记图案之间的连线位于所述器件图形区外侧。
50.本实用新型还提供一种堆叠图像传感器的制作方法，所述制作方法包括：
51.采用如上述方案中任意一项所述的面阵图像传感器的制作方法制备得到第一芯片，所述第一芯片包括像素阵列区；
52.采用如上述方案中任意一项所述的面阵图像传感器的制作方法制备得到第二芯片，所述第二芯片包括与逻辑控制电路区；
53.将所述第一芯片及所述第二芯片堆叠设置并进行键合，以实现所述逻辑控制电路区与所述像素阵列区的电性连接。
54.本实用新型还提供一种光刻掩膜版，适于如上述方案中任意一项所述的面阵图像传感器的制备，所述光刻掩膜版作为第一掩膜版及第二掩膜版中的至少一者；且当连续存在至第n掩膜版时，所述光刻掩膜版作为所述第一掩膜版至所述第n掩膜版中的至少一者；其中，所述第一掩膜版包括与所述第一子芯片区对应的第一子掩膜版以及与所述第二子芯片区对应的第二子掩膜版，用于制备所述第一芯片区；所述第二掩膜版用于制备所述第二芯片区；所述第n掩膜版用于制备所述第n芯片区，n为大于或等于3的整数。另外，本实用新型提供的光刻掩膜版适于如上述方案中任意一项所述的面阵图像传感器的制作方法，其中，所述光刻掩膜版作为所述第一掩膜版及所述第二掩膜版中的至少一者；其中，当连续存在至所述第n掩膜版时，所述光刻掩膜版作为所述第一掩膜版至所述第n掩膜版中的至少一者。
55.可选地，所述光刻掩膜版包括器件图形区域以及对准图案区域，其中，当存在第一对位标记图案、第二对位标记图案、第三对位标记图案及第四对位标记图案中的至少一者时，各对位标记图案均位于所述对准图案区。
56.本实用新型的面阵图像传感器、堆叠图像传感器的制作方法以及对应的掩膜版包括如下有益效果：采用拼接工艺基于一套掩膜版(mask)拼接成完整的cis芯片，通过至少一次的平移及对应的曝光形成一个芯片区域的图案，从而通过在曝光时进行图案的拼接，可以将芯片做得更长；而且可以与现有的制作设备相兼容，且工艺简单，无需复杂的操作，也无需复杂的封装拼接技术，即可实现更大尺寸的面阵图像传感器的生产，且尺寸只会受到晶圆尺寸的限制，而不会受到掩膜版的限制。采用模块化的设计拼接方法，可以制造更大尺寸的面阵图像传感器且能够减小晶圆(wafer)面积的浪费。另外，对于模块化的设计，可以使用相同的模块区域(block)拼接成多种尺寸的传感器，有助于提升光刻掩膜版的利用率，
较少的掩膜版可以有效降低芯片成本。此外，重复利用的光刻掩膜版也可以快速投入生产制造，降低芯片生产周期。
附图说明
57.图1显示为本实用新型实施例一中面阵图像传感器的平面结构示意图；
58.图2显示为实施例二的制作方法中提供半导体基底的示意图；
59.图3显示为实施例二的制作方法中提供的第一掩膜版的结构示意图；
60.图4显示为实施例二的制作方法中进行第一次曝光的示意图；
61.图5显示为实施例二的制作方法中进行第二次曝光的示意图；
62.图6显示为实施例二的制作方法中曝光后显影得到的结构示意图；
63.图7显示为实施例二中得到的一种面阵图像传感器芯片的平面图；
64.图8显示为实施例二中提供的另一第一掩膜版的结构示意图；
65.图9显示为实施例二制作过程中一个晶圆对应多个芯片区域的示意图；
66.图10显示为本实用新型得到的另外一种面阵图像传感器芯片的示意图；
67.图11显示为得到的又一种面阵图像传感器芯片的示意图；
68.图12显示为本实用新型得到一种具有blc列的图像传感器芯片；
69.图13显示为本实用新型得到一种具有芯片功能区的图像传感器芯片；
70.图14显示为本实用新型得到一种堆叠面阵图像传感器芯片。
具体实施方式
71.以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
72.如在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
73.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本实用新型中使用的“介于
……
之间”包括两个端点值。
74.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
75.需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
76.为更进一步阐述本实用新型为达成预定实用新型目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本实用新型提出的面阵图像传感器的制作方法的具体实施方式、结构、特征及其功效，详细说明如下：
77.实施例一：
78.图1是本实用新型实施例一中面阵图像传感器的平面结构示意图。图2-7是本实用新型实施例一中面阵图像传感器的制作过程中各步骤得到的结构的示意图，其中，图3是本实用新型实施例一中所使用的一掩膜版的平面结构示意图。另外，图8是本实用新型实施例一中所提供的另外一掩膜版的平面结构示意图。
79.如图1所示，本实用新型实施例一提供一种面阵图像传感器10，其中，面阵图像传感器10包括第一芯片区10a，所述第一芯片区10a至少包括沿第一预设方向排布的第一子芯片区11及与所述第一子芯片区11不同的第二子芯片区12；其中，二者不同是指二者的电路设置存在不同，即，二者的电路设计不完全相同，该实施例中，二者是基于不同的掩膜版制备得到的。另外，各子芯片电路设置可以依据实际图像传感器中的电路需求进行设置。
80.另外，所述面阵图像传感器10还包括第二芯片区10b，所述第二芯片区10b相对于所述第一芯片区10a沿第二预设方向排布，其中，所述第一预设方向与所述第二预设方向之间具有夹角，且所述第一芯片区10a与所述第二芯片区10b的电路排布相同。在本实施例中，所述第一预设方向与所述第二预设方向为相互垂直的方向，可以是代表面阵图像传感器的行方向和列方向。当然，在其他实施例中，也可以是根据实际需求设定的其他夹角。
81.其中，所述第一芯片区10a与所述第二芯片区10b的电路排布相同，可以是二者的电路设计相同，二者可以通过平移拼接的方式基于相同的掩膜版制备得到。从而可以简化芯片的结构设计，cmos图像传感器(cis)在很大程度上是重复的单元，基于重复的像素阵列(pixel)和外围逻辑控制电路结构，可以对电路进行模块化设计(modular design)，为此可以采用拼接工艺(stitching technique)重复使用一套掩膜版(mask)拼接成完整的cis芯片制备。即，将pixel和外围读出电路分割成较小的重复单元块(block)，多次对同一套掩膜版进行曝光，形成若干个相同的重复单元块，最后可以将重复单元块以非常高的精度拼接成完整的单个cis芯片的制备。
82.作为示例，所述面阵图像传感器还包括第三芯片区至第n芯片区，所述第一芯片区至所述第n芯片区沿所述第二预设方向排布，其中，n为大于或等于3的整数。参见图7所示，图中示出了单个图像传感器芯片还包括第三芯片区10c的示意图，第一芯片区至第三芯片区沿第二预设方向依次排布。从而可以基于本实用新型设计通过简化的结构得到需要尺寸的面阵传感器芯片。在一示例中，第一子芯片区和第二子芯片区的尺寸均为30mm
×
15mm。另外，其他示例中，还可以通过本实用新型布置得到就可以制作45mmx30mm、60mmx45mm和60mmx60mm等不同尺寸的中画幅图像传感器。通过模块化的设计拼接方法能够突破mask尺寸限制，制作medium format等超大阵列sensor，另外较少的mask可以有效地降低芯片成本。
83.进一步示例中，所述第一芯片区至所述第n芯片区的电路排布均相同，也就是说，各个芯片区可以采用同一套掩膜版制备。继续参见图7的示例中，第一芯片区10a、第二芯片区10b及第三芯片区10c均采用同一套掩膜版制备，从而该示例的单个面阵图像传感器芯片中需要一套掩膜版可以制备得到。
84.另外，在其他实施例中，参见图10所示，还可以是单个面阵图像传感器芯片包括沿第二方向依次排布的第一芯片区10a、第二芯片区10b、第三芯片区10c以及第四芯片区10d。可以理解的，图像传感器10可以认为是一个芯片区域，即，单个面阵图像传感器芯片，一个半导体基底上可以具有上述多个芯片区域，也就是说，可以形成多个上述单个芯片。
85.作为示例，所述第一子芯片区11与所述第二子芯片区12之间还包括至少一个中间芯片区。参见图11所示，图中示出了所述第一子芯片区11与所述第二子芯片区12之间设置有一个中间芯片区13。其中，中间芯片区的电路设计可以依据实际需求设定，其对应的掩膜版可以与第一子掩膜版相同或不同，同样，也可以与第二子掩膜版相同或不同。可以理解的，该示例中，第一子芯片区11对应的第一子掩膜版、第二子芯片区12对应的第二子掩膜版以及中间芯片区13对应的掩膜版共同构成本实施例的第一掩膜版。其中，采用模块化的设计拼接方法，可以制造更大尺寸的面阵图像传感器且能够减小浪费的晶圆面积。另外对于模块化的设计，可以使用相同的模块拼接成多种尺寸的传感器，有助于提升掩膜版的利用率，较少的掩膜版可以有效降低芯片成本。重复利用的掩膜版也可以快速投入生产制造，降低芯片生产周期。
86.作为示例，参见图12所示，所述第一子芯片区11包括第一主体区11a及第一附属区11b，所述第二子芯片区12包括第二主体区12a及第二附属区12b，其中，在该示例中，第一附属区11b相对于第一主体区11a沿第一预设方向排布，第二附属区12b相对于第二主体区12a沿第一预设方向排布；其中，所述第一子芯片区11与所述第二子芯片区12中对应的各区呈对称分布，该示例中，第一主体区11a与第二主体区12a沿两子芯片区的拼接面对称分布，第一附属区12a与第二附属区12b沿两子芯片区的拼接面对称分布。从而有利于面阵图像传感器芯片各个功能区的模块化及布置并有利于布线。
87.在进一步示例中，继续参见图12所示，所述第一子芯片区11包括第一列遮光像素区401，所述第二子芯片区12包括第二列遮光像素区402，所述第一列遮光像素区401及所述第二列遮光像素402区位于所述第一芯片区10a两侧。其中，第一列遮光像素区401包括至少一列像素，第二列遮光像素区402包括至少一列像素。第一列遮光像素区401设置在第一子芯片区11的左侧，第二列遮光像素区402设置在第二子芯片区12的右侧，从而使得第一芯片区10a的两侧均设置blc(黑电平校正，black level correction)列。该示例中，可以认为是第一列遮光像素区401对应上述第一附属区11b，第二列遮光像素区402对应上述第一附属区12b，第一列遮光像素区401和第二列遮光像素区402呈对称分布，其余电路对应为上述的主体区，也呈对称分布。
88.进一步示例中，沿所述第二预设方向排布的各芯片区均设置有与所述第一芯片区对应的列遮光像素区。例如，如图12中所示的芯片中，第二芯片区10b也设置有与第一芯片区10a的第一列遮光像素区401对应的第三列遮光像素区403，以及与第二列遮光像素区402对应的第四列遮光像素区404。以使得整个面阵图像传感器芯片的两侧均设置有blc列，以有效改善暗电流。
89.作为示例，所述第一子芯片区11包括第一焊盘区(图中未示出)，所述第二子芯片区12包括第二焊盘区(图中未示出)，所述第一焊盘区及所述第二焊盘区位于所述第一芯片区两侧。其中，焊盘区可以设置在像素阵列及外围逻辑控制电路的外侧，以基于实际图像传感器需求进行各电路的电性引出，可以参考图中类似于列遮光像素区的对称布置方式。
90.作为示例，参见图13所示，所述面阵图像传感器还包括芯片功能区500，所述芯片功能区500沿所述第二预设方向设置在各芯片区的至少一侧。例如，图13中，芯片功能区500设置在了第一芯片区10a和第二芯片区10b的上侧，当然，在其他实施例中，还可以设置在各芯片区的下侧、左侧或右侧。
91.进一步示例中，继续参加图13所示，所述芯片功能区500包括与所述第一芯片区10a的子芯片区对应的至少两个子芯片功能区，如，芯片功能区500包括与第一子芯片区11对应的第一子芯片功能区500a以及与第二子芯片区12对应的第二子芯片功能区500b。进一步可选地，子芯片功能区与各芯片区的子芯片的位置对应，从而可以有利于功能区辅助功能实现。
92.在一示例中，所述子芯片功能区(如第一子芯片功能区500a)包括测试结构区(testkey)501及屏蔽环(seal ring)502中的至少一种。其中，测试结构可以用于检测晶圆加工过程中的工艺情况，屏蔽环可以防止水汽侵入，另外，还可以将屏蔽环接地，可以用于屏蔽芯片外的干扰。当然，在其他示例中，还可以在各芯片区的左右侧均设置有屏蔽环，进一步实现芯片保护。当然，在其他示例中，还可以在芯片功能区500制备其他需要的结构。
93.作为示例，参见图14所示，该示例中提供堆叠面阵图像传感器的设计，所述面阵图像传感器600包括第一芯片601及与所述第一芯片601堆叠设置的第二芯片602，其中，所述第一芯片区10a及所述第二芯片区10b设置在所述第一芯片601中，且所述第二芯片602中设置有与各芯片区(如第一芯片区10a、第二芯片区10b)对应的逻辑控制电路。其中，逻辑控制电路区与对应的芯片区电性连接，以实现与各芯片区之间的操作。
94.进一步示例中，所述逻辑控制电路包括若干个与各子芯片区对应的子电路区，例如，图14中所示的结构可以理解为一个子芯片区以及与之对应的子电路区，其中，所述子芯片区包括像素阵列，所示像素阵列包括若干个按行和列排布的像素单元601a，像素单元可以是单个感光元件和对应的像素电路构成，也可以是多个感光元件共享构成，依据实际设计；另外，所述子电路区至少包括与对应的所述子芯片区中的所述像素阵列电性连接的像素控制电路及信号量化电路，所述子电路区可以现有技术的图像传感器中外围逻辑控制电路中的任意电路。其中，在一示例中，如图14中所示，子电路区包括若干个与像素阵列中的列对应的信号量化电路602a，当然，其他电路可以依据实际图像传感器的工作需求设置，如图中的其他必要电路区所示。
95.作为示例，所述子电路区沿所述第一预设方向的宽度小于或等于对应的所述子芯片区的宽度(如pixel pitch)，从而有利于进行布线，实现芯片与电路的电连接，如，以便给columnadc控制电路和走线routing预留空间。
96.作为示例，所述第二芯片远离所述第一芯片的一侧设置有封装凸块bga(ball grid array)，从而可以基于该方式有效实现芯片的封装。
97.作为示例，堆叠的所述第一芯片与所述第二芯片之间通过混合键合(hb，hybrid bond)的方式实现电性连接。其中，可以采用现有任意的混合键合的方式实现二者的互连，可以实现stack芯片的芯片间互联，以基于混合键合技术实现相互堆叠的第一芯片和第二芯片之间的密集互连，有利于实现更小的外形尺寸，两个芯片之间能够实现更多的互连，进而可以提供更小、更简单的电路；此外，它们可以相互叠加，可以不必做扇入(fan-in)和扇出(fan-out)。
98.实施例二：
99.如图2-8所示，并参阅图1及图9-14，本实用新型实施例二提供的一种面阵图像传感器的制作方法，适用于实施例一种所描述的任意一种图像传感器的制备，其中，该方法中涉及结构等相关内容的描述可以参见实施例一，在此不再赘述。其中，所述面阵图像传感器的制作方法包括：
100.首先，如图2所示，提供半导体基底。具体地，在一示例中，半导体基底包括：半导体衬底100及形成在半导体衬底100上的刻蚀掩膜层200。当然，在其他实施例中，半导体基底还可以是适于后续步骤的本领域常用的任意基底结构，可以是器件制备过程中的中间结构叠层。
101.本实施例中，刻蚀掩膜层200可以为光刻胶，例如为负性光刻胶。当然，光刻胶也可以为正性光刻胶。半导体衬底100为晶圆。在其他实施例中，刻蚀掩膜层200也可以采用其他用于阻挡刻蚀的材料。
102.接着，如图3和图4所示，提供第一掩膜版300a，并以所述第一掩膜版300a为遮挡对所述半导体基底进行第一次曝光，所述第一次曝光的区域对应为所述第一芯片区10a(图2)。其中，第一掩膜版300a上具有透光区和非透光区，由透光区和非透光区共同形成曝光的图案，曝光后的图案与面阵图像传感器10上的电路图案相对应，具体图案以实际设定。
103.具体地，在一示例中，利用第一掩膜版300a和步进扫描式光刻机对刻蚀掩膜层200进行第一次曝光。如图4所示，第一次曝光后，刻蚀掩膜层200在第一芯片区10a对应位置形成与面阵图像传感器10中的部分电路相对应的图案，可以理解的，图案对刻蚀掩膜层200进行显影后可以显现出来。图中并非示意掩膜版的具体图形，其具体图形可以依据实际电路设计等进行布置。
104.其中，所述第一掩膜版300a包括与所述第一子芯片区11对应的第一子掩膜版301以及与所述第二子芯片区12对应的第二子掩膜版302。可以理解的，第一子掩膜版301和第二子掩膜版302共同构成一组掩膜版作为所述第一掩膜版300a，可以理解的，当第一芯片区10a还包括其他子芯片区时，该额外的子芯片区对应的掩膜版共同作为所述第一掩膜版300a。在一示例中，可以基于第一子掩膜版301和第二子掩膜版302分别制备对应的第一子芯片区11和第二子芯片区12，以得到第一芯片区10a，即，二者在不同的工艺步骤中制备得到，如，先制备完第一子芯片区11后再制备第二子芯片区12。当然，在其他示例中，也可以是采用其他现有的拼接工艺制备得到。
105.继续，如图3和图5所示，将半导体基底在第二预设方向上相对第一掩膜版300a移动第一预设距离。其中，第二预设方向与面阵图像传感器10需要进行拼接的一个方向相同。具体地，在一示例中，完成第一次曝光后，半导体基底由工作台承载步进第一预设距离至下一次曝光场位置。
106.进一步地，提供第二掩膜版300b，基于移动第一预设距离后，以第二掩膜版300b为遮挡对半导体基底进行第二次曝光，第二次曝光的区域对应为第一芯片区10b(图2)。可以理解的，图示的示例中，第一掩膜版300a与第二掩膜版300b采用相同的掩膜版制备，从而基于本实用新型设计，可以基于同一掩膜版实现两个芯片区的曝光，为了清楚展示该示例的构思，二者分别以标号300a和300b示出，实际二者采用了同一掩膜版。
107.具体地，利用第二掩膜版和步进扫描式光刻机对刻蚀掩膜层200进行第二次曝光，
第二次曝光后刻蚀掩膜层200在第一芯片区10a形成与面阵图像传感器10中的部分电路相对应的图案。可以理解地是，曝光区域的大小与对应掩膜版的大小相同，或者也可以略小于对应掩膜版的大小，从而保证刻蚀掩膜层200的其他区域不会被曝光而失效。
108.基于第一次曝光和第二次曝光完成对半导体基底中一个芯片区域(如对应图2中图像传感器10)的曝光，即基于两次曝光完成对所述半导体基底中一个芯片区域的曝光。一个芯片区域包括第一芯片区10a及第二芯片区10b。
109.本实施例中，芯片区域基于两次曝光拼接形成，即一个面阵图像传感器10的图案基于光刻拼接形成。每个芯片区域对应一个面阵图像传感器10芯片。在一示例中，如图7所示，每个芯片区(如第一芯片区10a、第二芯片区10b)对应有三个纵向排列的器件分布区块，基于二者拼接，可以实现第一芯片区10a的最下方的器件区域与第二芯片区10b的最上侧的器件的拼接，从而得到有效的器件，如精确拼接的像素阵列。当然，在其他实施例中，一个芯片区域也可以由三次及以上的曝光拼接形成，即一个芯片区域除了包括第一芯片区10a和第二芯片区10b以外，还可以包括第三芯片区10c等更多的区域，可以参考图7所示。当然，根据面阵图像传感器10的长度和宽度的不同，可以将面阵图像传感器10分为更多的芯片区，以通过更多次曝光拼接形成，使得面阵图像传感器10的尺寸不会受到掩膜版大小的限制；其中，可以形成的图像传感器的结构可参见图10及图11中的示例所示。
110.作为示例，参见图9所示，还包括在半导体基底上制备其他的芯片区域的步骤。即，一个半导体基底(如一片晶圆)上可以制备若干个面阵传感器芯片。在制备过程中，可以是：当一个芯片区域曝光完成后，将半导体基底在需求方向上相对对应的掩膜版移动预设间隔距离，如：当当前芯片区域曝光完成后，相对于最后一个设定区域或者预设区域形成时的掩膜版进行移动，至下一个芯片区域开始进行曝光，并重复上述描述的第一次曝光和第二次曝光等的步骤，以完成对另外至少一个芯片区域10的曝光。当然，在一示例中，还可以进行第三次及以上的曝光，以得到需要尺寸的面阵图像传感器。进一步，重复进行上述步骤，直到完成对半导体基底上所有芯片区域的曝光。
111.可以理解的是，每个半导体基底上设计有多个芯片区域(图9中具有7个芯片区域)，基于第一次曝光、第二次曝光等形成一个芯片区域，在一个芯片区域曝光完成后，需要将掩膜版移动至下一个需要曝光的芯片区域，并对至下一个芯片区域重复第一次曝光、第二次曝光等的步骤，以此类推，直到将整个半导体基底上的芯片区域曝光完成。
112.其中，需求方向是根据晶圆上设计的芯片区域的位置来设定。例如，可以是芯片区域
①
移至芯片区域
②
的方向，图中箭头m的方向；还可以是芯片区域
②
移至芯片区域
③
的方向；还可以是芯片区域
③
移至芯片区域
⑥
的方向，图中箭头n的方向，具体以实际设定。其中，该示例中，芯片区域
①
、芯片区域
②
、芯片区域
③
、芯片区域
④
、芯片区域
⑤
、芯片区域
⑥
、芯片区域
⑦
是根据从上至下、从左至右依次标序的，箭头m的方向与第一预设方向一致，箭头n的方向与第一预设方向之间具有夹角。一示例中，按照蛇形方式完成图像传感器中每个模块区域的拼接制备。当然，在其他示例中，还可以采用其他的拼接顺序进行，完成面阵传感器在横向和纵向的制备。
113.在一示例中，将半导体基底在第一预设方向上或者与第一预设方向垂直的方向上相对移动一个预设间隔距离以制备另外一片芯片，可以作为相邻的芯片之间的切割道，其中，每次移动的预设间隔距离可以实际设定。在一优选示例中，设置为相邻芯片在第一预设
方向与与其垂直的第二预设方向上相同，从而可以有利于工艺稳定性，简化工艺，提高良率。
114.本实施例中，第一掩膜版、第二掩膜版为同一掩膜版，即两次次曝光的图案相同，从而在每次曝光时不用更换不同图案的掩膜版，只需要平移半导体基底至下一次曝光区域即可。进一步地，可以对面阵图像传感器10的电路进行排布设计，使得第一芯片区10a和第二芯片区10b的电路图案相同，具体的掩膜版的图案依据实际设定。当然，在其他示例中，第一掩膜版、第二掩膜版也可以为不同掩膜版，即第一掩膜版和第二掩膜版上的图案不相同。
115.在一示例中，第一预设距离小于或等于第一掩膜版在第二预设方向上的长度，利于第一芯片区10a和第二芯片区10b的边缘相互对齐或部分重叠，可以有利于提高下一次曝光的图案与上一次曝光的图案的拼接效果，可以有利于适用第一芯片区10a和第二芯片区10b之间的电路需要导电连接的面阵图像传感器10。当然，在其他实施例中，第一预设距离可以大于第一掩膜版在第二预设方向上的长度，从而可以基于控制实现相邻曝光区域之间的距离需求。例如，第一芯片区10a和第二芯片区10b之间的电路不需要导电连接时。另外，进一步地，可以控制第一芯片区10a和第二芯片区10b之间的间距，以利于控制在第一预设方向上相邻两个像素之间的间距相同。
116.当然，类似的，第二预设距离以及后续可能存在的至第n预设距离均可以进行上述设计，即，第n预设距离小于或等于第n-1预设掩膜版在第二预设方向上的长度，相当于小于或等于前一预设掩膜版的长度。
117.本实施例中，参见图3所示，各掩膜版在第二预设方向上的两端分别设有第一对位标记图案310以及与第一对位标记图案310配合的第二位标记图案320，第一对位标记图案310和第二位标记图案320例如为ovl box，其中，各掩膜版可以包括第一掩膜版至第n掩膜版。通过掩膜版为遮挡对半导体基底进行曝光时，半导体基底上会形成与第一对位标记图案310对应的第一对位标记311以及与第二位标记图案320对应的的第二对位标记321。
118.其中，参见图6所示，在完成对半导体基底上所有芯片区域10的曝光后，对刻蚀掩膜层200进行显影处理。本实施例中，刻蚀掩膜层200采用负性光刻胶，所以在对刻蚀掩膜层200进行显影处理后，在未被光照区域的负性光刻胶保留，而被光照区域的负性光刻胶去除。在形成图案化的刻蚀掩膜层200后，再对半导体衬底100进行下一步工艺处理，如干蚀刻、湿蚀刻、氧化等。
119.具体示例中，半导体基底的刻蚀掩膜层200上会形成与第一对位标记图案310对应的第一对位标记311以及与第二位标记图案320对应的第二对位标记321，第一对位标记311和第二对位标记321用于后续检测曝光位置的参考，即检测第一对位标记311和第二对位标记321的位置关系，即可确定曝光位置，从而可以基于相互配合的对标标记实现理想的拼接。其中，本领域技术人员可以理解的是，此处的配合可以理解为器件制备过程中邻接的位置的配合。例如，第一掩膜版下侧具有第二对位标记图案，第二掩膜版的上侧具有第一对位标记图案，从而可以基于第二掩膜版的上侧具有第一对位标记图案与第一掩膜版下侧具有第二对位标记图案在半导体基底上形成对应的对位标记，再基于对位标记之间的配合进行测量以检测拼接。
120.进一步地，该制作方法还包括：基于对第一对位标记311和第二对位标记321的测量，以对第一次曝光的位置和第二次曝光的位置进行检测。具体示例中，对刻蚀掩膜层200
进行曝光时，第一芯片区10a和第二芯片区10b内均会形成第一对位标记311和第二对位标记321，曝光完成后，对刻蚀掩膜层200进行显影处理，使得所有的第一对位标记311和第二对位标记321显现出来，然后将显影后的半导体基底转移至ovl量测机台进行量测。
121.在一示例中，在完成对所述半导体基底上所有所述芯片区域的曝光后，对所述刻蚀掩膜层进行显影处理。即，整个晶圆曝光完毕后，将会对该晶圆进行显影，显影之后，晶圆将被转移至ovl量测机台进行量测。进一步示例中，还可以同时进行其他现有技术中涉及的对准标记的测量。
122.作为示例，在第二预设方向上，第一对位标记图案310呈块状，第二位标记图案320呈环状，第一位标记图案310的外缘尺寸小于第二对位标记图案320的内缘尺寸。当然，在其他实施例中，也可以是第一对位标记图案310呈环状，第二位标记图案320呈块状，第二位标记图案320的外缘尺寸小于第一对位标记图案310的内缘尺寸。通过将第一对位标记图案310和第二位标记图案320其中之一设置呈块状，其中另一设置呈环状，从而便于后续对曝光拼接是否成功的检测。至于是第一对位标记图案310呈环状，还是的第二位标记图案320呈环状，需要根据采用光刻胶的正负性来进行选择。当然，在其他实施例中，第一对位标记图案310和第二位标记图案320也可以为其他的图案，只要后续能够检测出实际的曝光位置即可。
123.在一示例中，半导体基底在第二预设方向上相对第一掩膜版移动的第一预设距离等于掩膜版上第一对位标记图案310和第二位标记图案320的中心点之间的间距。从而在两次曝光后，第一芯片区10a内的第二对位标记与第二芯片区10b内的第一对位标记的中心点相互对齐，从而便于量测。
124.具体的，可以是如果第一次曝光和第二次曝光的测量位置与预设曝光位置相同，则表示两次曝光的拼接成功。进一步可选示例中，如果拼接成功则直接进行后续工艺步骤，如果测量显示拼接不成功，则可以去除光刻掩膜层(如光刻胶层)，重新进行曝光，当检测拼接成功后再进行后续的刻蚀步骤，从而可以无需浪费多余步骤，可以基于光刻胶层实现拼接的检测。当然，在其他示例中，也可以对位标记制作在切割道对应的位置，基于该位置的对位标记进行检测，位于切割道的标记不影响器件的制备。
125.在一示例中，如果图7中的a1等于第一对位标记图案310和第二位标记图案320的宽度差的一半，b1等于第一对位标记图案310和第二位标记图案320的长度差的一半，则两次曝光的拼接成功。当然，可依据对位标记的设计形成拼接成功的标准。图9中c1表示两个芯片区域10之间两个对位标记的间隙。图7中a1和b1的测量可以用于检测一个芯片内的拼接是否成功；图9中的c1可以表示相邻两个芯片之间的区域，如可以是切割道区域，后续在此处进行切割获得对应的芯片。在一示例中，可以不对c1的场景测量。
126.另外，光刻掩膜层200还可以基于正性光刻胶实现，即，基于正性光刻胶进行拼接检测的制备过程及得到的标记图案。例如，第一对位标记图案310呈块状，第二位标记图案320呈环状，所述第二位标记图案的外缘尺寸小于所述第一对位标记图案的内缘尺寸。可以基于上述类似方式进行。
127.作为示例，与第一对位标记图案和第二对位标记图案类似，各掩膜版上还设置有第三对位标记图案和第四对位标记图案，即，各掩膜版在第二预设方向上的两端分别设有第三对位标记图案以及与第三对位标记图案配合的第四对位标记图案，进一步以利于拼接
效果的提高。进一步，在工艺过程中对应得到第三对位标记和第四对位标记，以利于拼接的检测。
128.具体的，在一示例中，如图3所示，每个掩膜版(如第一掩膜版300a)还包括在第二预设方向上的两端分别设有第三对位标记图案330以及与第三对位标记图案330配合的第四对位标记图案340，且第一对位标记图案310和第二对位标记图案320的第一连线与第三对位标记图案330和第四对位标记图案340的第二连线之间平行且具有间距。例如，第一对位标记图案310和第二对位标记图案320位于掩膜版的左侧，第三对位标记图案330和第四对位标记图案340的右侧。优选地，第一对位标记图案310和第三对位标记图案330的图案相同，只是在掩膜版上的位置不同；第二对位标记图案320和第四对位标记图案340的图案相同，只是在掩膜版上的位置不同。通过在掩膜版的左右侧边缘均设置对位标记图案，从而便于后续对实际曝光位置的检测。当然，其他示例中，也可以进行其他图案及位置的标记的设计。
129.进一步地，第一对位标记图案310、第二位标记图案320、第三对位标记图案330、第四对位标记图案340设于对应掩膜版的顶角处，如可以对应位于芯片切割道区域，当对晶圆进行切割时，可以将半导体衬底100上的对位标记切割掉，使得线性图像传感器10的边缘没有对位标记。
130.其中，在拼接不同的模块(block)时，需要保证拼接线处的电路是平滑过渡的。但是模块边缘结构复杂，一般的方法很难实现器件、导线和孔的完美拼接，而cis对像素(pixel)结构的变化十分敏感，在不同模块拼接线处容易出现不均匀的图像，影响一致性。基于本实施例的设计利于有效拼接。
131.作为示例，本实用新型的面阵图像传感器的制作方法还包括提供功能掩膜版的步骤，基于功能掩膜版对所述半导体基底进行曝光以在半导体基底中形成功能区域，其中，功能区域位于各芯片区的一侧，在一示例中，可以参见图13所示，例如，功能掩膜版可以用于制备testkey(测试结构)和seal ring(保护环)。其中，testkey可以用于检测wafer加工过程中的工艺情况，seal ring可以防止水汽侵入，另外将seal ring接地可以屏蔽芯片外的干扰。另外，芯片功能区的结构可以参见在实施例一中的描述，在此不再赘述。
132.作为示例，进行第二次曝光后还包括步骤：将半导体基底在第二预设方向上相对第一掩膜版移动第二预设距离；再基于第二掩膜版进行曝光后，进一步，连续提供至第n掩膜版，并对应连续将所述半导体基底在所述第二预设方向上相对第n-1掩膜版移动第n-1预设距离；其中，基于所述第n-1预设距离，并以所述第n掩膜版为遮挡对所述半导体基底进行第n次曝光，所述第n次曝光的区域对应为第n芯片区，其中，n为大于或等于3的整数；也就是说，该步骤中，在第二预设方形上进行了至少三次曝光拼接，基于所述第一次曝光至所述第n次曝光完成对所述半导体基底中一个芯片区域的曝光，一个所述芯片区域包括所述第一芯片区至所述第n芯片区，从而得到需要的沿第二预设方向的尺寸的传感器。
133.进一步地，第一掩膜版至第n掩膜版均为同一掩膜版。本实施例中，如图7所示，第一掩膜版、第二掩膜版以及第三掩膜版均为同一掩膜版，各掩膜版上的图案相同，从而得到若干个相同的器件模块。
134.优选地，半导体基底在第二预设方向上移动的第一预设距离至第n预设距离均相同，且均小于或等于掩膜版在第二预设方向上的长度，即保证一个芯片区域10中相邻区域
的边缘相互对齐或部分重叠，从而使得下一次曝光的图案与上一次曝光的图案进行拼接。
135.本领域的技术人员应当理解的是，本实施例的其余结构以及工作原理均与实施例一相同，这里不再赘述。
136.实施例三：
137.本实施例还提供一种堆叠图像传感器的制备方法，其中，该制备方法中包括步骤：采用如上述实施例中任意一项所述的面阵图像传感器的制作方法制备得到第一芯片，所述第一芯片包括像素阵列区；采用如上述实施例中任意一项所述的面阵图像传感器的制作方法制备得到第二芯片，所述第二芯片包括逻辑控制电路区；将所述第一芯片及所述第二芯片堆叠设置并进行键合，以实现所述逻辑控制电路区与所述像素阵列区的电性连接。其中，第一芯片及第二芯片的制备过程可以参见实施例一和实施例二的描述，在此不再赘述。
138.具体的，该实施例中，可以将像素阵列和读出电路设计成stack(堆叠)结构，分为第一芯片(pixel array die)601和第二芯片(asic die)602，然后通过键合(如hb，hybridbond)603连接。其中，在一示例中，pixel array die主要包括m
×
n的pixel阵列；asic die包括columnadc(列量化电路)以及其他必要的电路，columnadc用于量化pixel输出的vrst(复位)信号和vsig(图像)信号，完成a/d转换(模数转换)。另外，需要说明的，上述各个像素阵列区及读出电路区中各个具体电路的设计可以采用现有设计。
139.在一示例中，通过混合键合(hb)的方式实现所述第一芯片与所述第二芯片之间的电性连接，其中，hb连接可以在相互堆叠的芯片之间提供更多更紧密的互连，有助于减小芯片外形尺寸。在一示例中，所述第二芯片远离所述第一芯片的一侧中的至少一者设置有封装凸块(bga，ball grid array)，即，芯片pad(焊盘)可以放置于背面，有利于进行bga封装。
140.实施例四：
141.如图3和图8所示，本技术还提供一种光刻掩膜版(简称掩膜版)，适于如上述实施例中任意一项所述的面阵图像传感器的制备，所述光刻掩膜版作为第一掩膜版及第二掩膜版中的至少一者；且当连续存在至第n掩膜版时，所述光刻掩膜版作为所述第一掩膜版至所述第n掩膜版中的至少一者；其中，所述第一掩膜版包括与所述第一子芯片区对应的第一子掩膜版以及与所述第二子芯片区对应的第二子掩膜版，用于制备所述第一芯片区；所述第二掩膜版用于制备所述第二芯片区；所述第n掩膜版用于制备所述第n芯片区，n为大于或等于3的整数。另外，本实施例的光刻掩膜版适于如上所述的面阵图像传感器的制作方法，光刻掩膜版作为第一掩膜版至第n掩膜版中的至少一者。图3是本实用新型实施例一中掩膜版的平面结构示意图。图8是本实用新型另一实施例中掩膜版的平面结构示意图。另外，本技术还提供一种光刻掩膜版，适于如上所述的堆叠图像传感器的制作方法。其中，掩膜版的结构可以参见实施例一、实施例二及实施例三的描述，在此不再赘述。
142.具体的，光刻掩膜版包括器件图形区域以及对准图案区域，器件图形区域对应于面阵图像传感器10上的电路图案，对准图案区域用于设置对位标记图案。在一示例中，对准图案区域位于器件图形区域的四周，如图3所示；另一示例中，对准图案区域位于器件图形区域的三侧，如图8所示。其中，当存在第一对位标记图案310、第二对位标记图案320、第三对位标记图案330及第四对位标记图案340中的至少一者时，各对位标记图案均位于对准图案区。优选地，对准图案区域位于器件图形区域的左右两侧，从而便于光刻掩膜版上下平行以拼接面阵图像传感器10上的电路图案。
143.进一步地，如图8所示，第一对位标记图案610与第三对位标记图案630之间的连线位于器件图形区外侧，第二对位标记图案620与第四对位标记图案640之间的连线跨过器件图形区，进一步，第二对位标记图案620与第四对位标记图案640的最下侧外缘与器件图形区的最下侧外缘对齐。从而便于将器件图形区域的下侧与光刻掩膜版的下边缘对齐。当然，在其他实施例中，也可以是第一对位标记图案610与第三对位标记图案630之间的连线跨过器件图形区，第二对位标记图案620与第四对位标记图案640之间的连线位于器件图形区外侧，进一步，第一对位标记图案610与第三对位标记图案630的最上侧外缘与器件图形区的最上侧外缘对齐。
144.在本文中，所涉及的上、下、左、右、前、后等方位词是以附图中的结构位于图中的位置以及结构相互之间的位置来定义的，只是为了表达技术方案的清楚及方便。应当理解，所述方位词的使用不应限制本技术请求保护的范围。还应当理解，本文中使用的术语“第一”和“第二”等，仅用于名称上的区分，并不用于限制数量和顺序。
145.以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型做任何形式上的限定，虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型，任何熟悉本专业的技术人员，在不脱离本实用新型技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰，为等同变化的等效实施例，但凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的保护范围之内。

技术特征：

1.一种面阵图像传感器，其特征在于，所述面阵图像传感器包括：第一芯片区，所述第一芯片区至少包括沿第一预设方向排布的第一子芯片区及与所述第一子芯片区不同的第二子芯片区；第二芯片区，所述第二芯片区相对于所述第一芯片区沿第二预设方向排布，其中，所述第一预设方向与所述第二预设方向之间具有夹角，且所述第一芯片区与所述第二芯片区的电路排布相同。2.根据权利要求1所述的面阵图像传感器，其特征在于，所述面阵图像传感器还包括第三芯片区至第n芯片区，所述第一芯片区至所述第n芯片区沿所述第二预设方向排布，其中，n为大于或等于3的整数。3.根据权利要求2所述的面阵图像传感器，其特征在于，所述第一芯片区至所述第n芯片区的电路排布均相同。4.根据权利要求1所述的面阵图像传感器，其特征在于，所述第一子芯片区与所述第二子芯片区之间还包括至少一个中间芯片区。5.根据权利要求1所述的面阵图像传感器，其特征在于，所述第一子芯片区包括邻接的第一主体区及第一附属区，所述第二子芯片区包括邻接的第二主体区及第二附属区，其中，所述第一子芯片区与所述第二子芯片区中对应的各区呈对称分布。6.根据权利要求1所述的面阵图像传感器，其特征在于，所述第一子芯片区包括第一列遮光像素区，所述第二子芯片区包括第二列遮光像素区，所述第一列遮光像素区及所述第二列遮光像素区分布于所述第一芯片区两侧；和/或，所述第一子芯片区包括第一焊盘区，所述第二子芯片区包括第二焊盘区，所述第一焊盘区及所述第二焊盘区分布于所述第一芯片区两侧。7.根据权利要求6所述的面阵图像传感器，其特征在于，沿第二预设方向排布的各芯片区均设置有与所述第一芯片区对应的列遮光像素区；和/或，沿第二预设方向排布的各芯片区均设置有与所述第一芯片区对应的焊盘区。8.根据权利要求1所述的面阵图像传感器，其特征在于，所述面阵图像传感器还包括芯片功能区，所述芯片功能区沿所述第二预设方向设置在各芯片区的至少一侧。9.根据权利要求8所述的面阵图像传感器，其特征在于，所述芯片功能区包括与所述第一芯片区的子芯片区对应的至少两个子芯片功能区。10.根据权利要求9所述的面阵图像传感器，其特征在于，所述子芯片功能区包括测试结构区及屏蔽环中的至少一种。11.根据权利要求1-10中任意一项所述的面阵图像传感器，其特征在于，所述面阵图像传感器包括第一芯片及与所述第一芯片堆叠设置的第二芯片，其中，所述第一芯片区及所述第二芯片区设置在所述第一芯片中，且所述第二芯片中设置有与各芯片区对应的逻辑控制电路。12.根据权利要求11所述的面阵图像传感器，其特征在于，所述逻辑控制电路包括若干个与各子芯片区对应的子电路区，其中，所述子芯片区包括像素阵列区，所述子电路区至少包括与对应的所述子芯片区中的所述像素阵列区中像素单元电性连接的像素控制电路及信号量化电路。13.根据权利要求12所述的面阵图像传感器，其特征在于，所述子电路区沿所述第一预
设方向的宽度小于或等于对应的所述子芯片区的宽度。14.根据权利要求11所述的面阵图像传感器，其特征在于，所述第二芯片远离所述第一芯片的一侧设置有封装凸块；和/或，堆叠的所述第一芯片与所述第二芯片之间通过混合键合的方式实现电性连接。15.一种光刻掩膜版，适于如权利要求1-14中任意一项所述的面阵图像传感器的制备，其特征在于，所述光刻掩膜版作为第一掩膜版及第二掩膜版中的至少一者；且当所述面阵图像传感器还包括第三芯片区至第n芯片区时，对应连续存在至第n掩膜版时，所述光刻掩膜版作为所述第一掩膜版至所述第n掩膜版中的至少一者；其中，所述第一掩膜版包括与所述第一子芯片区对应的第一子掩膜版以及与所述第二子芯片区对应的第二子掩膜版，用于制备所述第一芯片区；所述第二掩膜版用于制备所述第二芯片区；所述第n掩膜版用于制备所述第n芯片区，n为大于或等于3的整数。16.根据权利要求15所述的光刻掩膜版，其特征在于，所述光刻掩膜版包括器件图形区域以及与所述器件图形区域相邻的对准图案区域，其中，当存在第一对位标记图案、第二对位标记图案、第三对位标记图案及第四对位标记图案中的至少一者时，各对位标记图案均位于所述对准图案区。

技术总结

本实用新型提供一种图像传感器与光刻掩膜版，其中，图像传感器包括：第一芯片区，所述第一芯片区至少包括沿第一预设方向排布的第一子芯片区及与所述第一子芯片区不同的第二子芯片区；第二芯片区，所述第二芯片区相对于所述第一芯片区沿第二预设方向排布，其中，所述第一预设方向与所述第二预设方向之间具有夹角，且所述第一芯片区与所述第二芯片区的电路排布相同。本实用新型将一个面阵图像传感器芯片区域进行布置，并通过至少一次平移以及对应的至少两次曝光形成一个芯片区域的图案，可以在曝光时进行图案的拼接，可以将芯片做得更长且不会受到掩膜版的限制。长且不会受到掩膜版的限制。长且不会受到掩膜版的限制。