1.本发明涉及数字存储技术，特别涉及一种无须多重计算的全新数字内存储(in-memory)处理器：永久性数字感知器装置。
背景技术：
2.如图1所示的现代化范纽曼型计算架构(von neumann computing architecture)中，中央处理单元(cpu)10根据来自主
存储器11的指令及数据，执行逻辑运算。cpu 10包含一主存储器11、一算术与逻辑单元(arithmetic and logic unit)12、一输出/输入装置13及一程序控制单元14。在计算进程(computation process)之前，由该程序控制单元14设定cpu 10指向存储在主存储器11中起始(initial)指令的起始位址码。之后，根据由程序控制单元14中与时脉同步(clock-synchronized)的位址指针(address pointer)所存取的主存储器11的循序指令，以算术与逻辑单元12处理该些数字数据。一般而言，cpu 10的数字逻辑运算进程是同步执行的且由一组预先写好并存储于存储器的循序指令所驱动。
3.数字计算所消耗的功率可利用数学式表示为p～f
×c×vdd2
，其中f表示时脉频率、c表示主动(active)电路总电容值(capacitance)以及v
dd
表示数字电路的正供电
电压。因此，跑一个运算程序所需的能量正比于完成该组指令的时脉步骤(clock steps)的数目。各指令步骤包含从主存储器11撷取(fetch)指令与数据、于该算术与逻辑单元12中执行微操作(micro-operation)、以及将结果数据回存主存储器11或输出至该输出输入装置13。完成一组指令所需的总计算能量正比于存储器存取的频率以及充电/放电汇流排线(bus lines)与主动电路(暂存器(register)、逻辑栅(logic gate)及多工器(multiplexer))的总电容。要完成该运算处理步骤的存储器存取频率越高，数字处理器就必需消耗越多能量及时间。
4.在生物的神经系统(biologic nerve system)中，由连接至该神经系统的多个感知器官场接收如光、声音、触摸、味觉、嗅觉等等的外在刺激(stimuli)。神经
信号以电气脉波(electrical pulse)的型式和感受体(receptor)场内产生的神经传导素(neural transmitter)(分子(molecules))的形式传送，以触发该神经系统中的神经网路的下一个连接层之活化(activation)。通过该神经系统的神经网路硬件的多重阶层，由该连接层产生的神经信号场持续向前处理。根据其神经形态(neuromorphic)架构及来自前一层的神经信号的接收场(receptive field)，各神经网路层平行处理并撷取信息。不同于目前的范纽曼型计算架构是藉由事先写好的指令重复数字数据的多个逻辑计算，信息处理的神经信号利用其神经形态架构，在层与层间以单步骤前馈(feed-forward)方式传播。因此，就信息处理效率及能量消耗而言，生物神经系统的神经网路阶层的平行处理与撷取数据方式优于目前计算系统中利用多个循序的逻辑计算的处理与撷取数据方式。
5.因此，现有技术中，若数字处理器要完成一运算处理步骤的存储器存取频率越高，其消耗的能量和时间也就越多。
技术实现要素：
6.为了解决现有技术中存在的问题，本发明提供一种永久性数字感知器装置，包括：
7.一第一只读(rom)存储器阵列，具有m行
×
n列个第一存储器元件，用以平行地比较一个n位输入符号以及m个n位内容符号，其中
所述m个n位内容符号硬布线于所述m行的第一存储器元件之中，其中各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其硬布线的n位内容符号；
8.一检测电路，根据m个指示信号，分别施加m个切换信号至一第二只读存储器阵列的m条字线；以及
9.所述第二只读存储器阵列，具有m行
×
q列个第二存储器元件，其中m个q位回应符号分别硬布线于所述m行的第二存储器元件之中；
10.其中当一行的第二存储器元件接收到一启动的切换信号时，所述行的第二存储器元件被导通以输出其硬布线的q位回应符号当作一个q位输出符号；
11.其中m，n及q是大于零的整数。
12.在一实施例中，当所有的切换信号都失效(de-activated)时，所述第二只读存储器阵列不会输出任何q位回应符号。
13.在一实施例中，所述检测电路根据一第一控制信号以及所述m个指示信号，启动所述m个切换信号中的一个或零个切换信号以及启动一匹配信号，其中所述第一控制信号被启动以启动所述永久性数字感知器装置，以及其中当所述n位输入符号匹配所述m个n位内容符号之一且所述第一控制信号被启动时，所述匹配信号被启动。
14.在一实施例中，所述检测电路包括m个感测元件，各感测元件包括：
15.一匹配检测器，用来接收所述第一控制信号及一对应指示信号，以产生一感测信号；以及
16.一正反器单元，用以回应所述第一控制信号以存储所述感测信号以及启动一对应切换信号。
17.在一实施例中，各匹配检测器包括：
18.一第一pmos装置，连接在一数字电压轨以及一第一连接节点之间，其中，所述数字电压轨具有一数字电压以及所述第一连接节点接收一对应指示信号，其中所述第一pmos装置的栅极接收所述第一控制信号；
19.一第二pmos装置，连接在所述数字电压轨以及一第二连接节点之间，其中所述第二pmos装置的栅极连接所述第一连接节点；
20.一反相器，连接在所述第一连接节点及所述正反器单元之间，用以将所述对应指示信号反相为所述感测信号；以及
21.一电容器，连接在所述第一连接节点及一接地节点之间；
22.其中所有匹配检测器的第二连接节点相连接以产生所述匹配信号。
23.在一实施例中，所述永久性数字感知器装置还包括：
24.一输入缓冲器及驱动单元，连接于所述第一只读存储器阵列的n个互补搜寻线对以及一输入汇流排之间，用以根据所述第一控制信号，暂存并驱动所述n位输入信号至所述n个互补搜寻线对；
25.其中，所述输入汇流排用来接收所述n位输入符号。
26.在一实施例中，所述永久性数字感知器装置还包括：
27.一输出缓冲器及驱动单元，位于所述第二只读存储器阵列的q条位线以及一输出汇流排之间，用以暂存所述q位输出符号以及驱动所述q位输出符号至所述输出汇流排，其中所述输出缓冲器及驱动单元是否电气连接至所述第二只读存储器阵列的q条位线取决于所述第一控制信号，其中所述输出缓冲器及驱动单元是否电气连接至所述输出汇流排取决于所述匹配信号，以及其中所述输出汇流排用来传送所述q位输出符号。
28.在一实施例中，所述第一只读存储器阵列包括：
29.m条匹配线，各匹配线产生一对应指示信号且是由一对应行中多个第一存储器元件的切换晶体管相串联所组成；
30.n个互补搜寻线对，接收所述n位输入符号，各互补搜寻线对连接至一列的多个第一存储器元件；
31.m个第一电压轨对，沿着所述m条匹配线延伸，其中各第一电压轨对的一电压轨是一数字电压轨且各第一电压轨对的另一电压轨是一接地电压轨；以及
32.一共源极线，用以将所述m条匹配线的同侧端点连接起来至一预设的电压端。
33.所述永久性数字感知器装置，各第一存储器元件包括：
34.一第一nmos装置，所述第一nmos元件的栅极连接至一对应第一电压轨对的一电压轨；
35.一第二nmos装置，所述第二nmos元件的栅极连接至所述对应第一电压轨对的另一电压轨；以及
36.所述切换晶体管，其中所述第一nmos装置的第一端以及所述第二nmos装置的第一端相连接至所述切换晶体管的栅极，所述第一nmos装置的第二端连接至一对应互补搜寻线对的一第一搜寻线，而所述第二nmos装置的第二端连接至所述对应互补搜寻线对的一第二搜寻线。
37.在一实施例中，根据所述m个n位内容符号以及所述m个q位回应符号，所述n位输入符号能独立自主地产生所述q位输出符号。
38.在一实施例中，所述第二只读存储器阵列包括：
39.q条位线，用以输出所述q位输出符号，各位线连接至位于同一列的所述第二存储器元件；
40.q个第二电压轨对，沿着所述m条位线延伸，其中各第二电压轨对的一电压轨是一数字电压轨且各第二电压轨对的另一电压轨是一接地电压轨；以及
41.所述m条字线，各字线连接至位于同一行的所述第二存储器元件的栅极。
42.在一实施例中，各第二存储器元件是一mos装置，以及其中所述mos装置的栅极连接至一对应字线，所述mos装置的第一端连接至一对应位线，所述mos装置的第二端连接至一对应第二电压轨对的所述数字电压轨及所述接地电压轨的其一。
43.本发明还提供一种操作一永久性数字感知器装置的方法，所述永久性数字感知器装置包括一第一只读存储器阵列以及一第二只读存储器阵列，所述方法包括：
44.平行地比较一个n位输入符号以及m个n位内容符号，所述m个n位内容符号硬布线于具有m行n列个第一存储器元件的第一只读存储器阵列之中，以使各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其硬布线的n位内容符号；
45.根据m个指示信号，分别施加m个切换信号至一个具有m行q列个第二存储器元件的第二只读存储器阵列的m条字线，其中m个q位回应符号硬布线于所述m行的第二存储器元件之中；
46.当一行的第二存储器元件接收到一启动的切换信号时，导通所述行的第二存储器元件以输出其硬布线的q位回应符号当作一个q位输出符号；以及
47.当一行的第二存储器元件接收到一失效的(de-activated)切换信号时，关闭所述行的第二存储器元件；其中m，n及q是大于零的整数。
48.在一实施例中，所述方法还包括：
49.当所有的切换信号都失效时，所述第二只读存储器阵列不会输出任何q位回应符号。
50.在一实施例中，所述方法还包括：
51.在所述平行地比较步骤之前，启动一第一控制信号以启动所述永久性数字感知器装置。
52.在一实施例中，所述分别施加步骤还包括：
53.根据所述m个指示信号及所述第一控制信号，分别产生m个感测信号及启动一匹配信号；
54.根据所述第一控制信号，分别存储所述m个感测信号；以及
55.根据所述m个感测信号，启动所述m个切换信号中的一个或零个切换信号；
56.其中，当所述n位输入符号匹配所述m个n位内容符号之一且所述第一控制信号被启动时，所述匹配信号被启动。
57.在一实施例中，所述方法还包括：
58.在所述导通步骤之后，根据所述第一控制信号，暂存所述q位输出符号；以及
59.根据所述匹配信号，驱动所述q位输出符号至一输出汇流排。
60.在一实施例中，所述方法还包括：
61.在所述平行地比较步骤之前，暂存所述n位输入符号；以及
62.根据所述第一控制信号，驱动所述n位输入符号至所述第一只读存储器阵列的n个互补搜寻线对。
63.在一实施例中，根据所述m个n位内容符号以及所述m个q位回应符号，所述n位输入符号能独立自主地产生所述q位输出符号。
64.本发明提供的数字内存储处理器根据存储于一内容存储器的数字内容数据的数据库，处理输入数字信息，并据以输出存储于一回应存储器的数字回应数据。特别地，因为固线式或硬布线存储器(hardwired memory)存储的简易性，本发明将只读存储器式的存储器阵列应用于该数字内存储处理器的内容存储器及回应存储器，以降低集成电路制造时的硅成本。
附图说明
65.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以
根据这些附图获得其他的附图。
66.图1显示一典型cpu的公知范纽曼型计算架构。
67.图2显示本发明永久性数字感知器装置(pdp)的方块图。
68.图3根据本发明一实施例，显示一个n位*m行的串联crom阵列的示意图。
69.图4a至图4d根据本发明一实施例，显示图3crom单元的位-搜寻-匹配的四种情况。
70.图5根据本发明一实施例，显示一匹配检测单元的示意图。
71.图6根据本发明一实施例，显示一个q位*m行的rrom阵列的示意图。
72.图7根据本发明一实施例，显示该pdp的匹配逻辑单元的示意图。
73.图8根据本发明一实施例，显示该pdp的n位输入缓冲器及驱动单元的示意图。
74.图9根据本发明一实施例，显示该pdp的q位输出缓冲器及驱动单元的示意图。
75.附图标号：
76.10：cpu
77.11：主存储器
78.12：算术与逻辑单元
79.13：输出/输入装置
80.14：程序控制单元
81.20：n位输入汇流排线
82.21、55、71、511、521、522、711、712：节点
83.22：q位输出汇流排线
84.51：匹配检测器
85.52：正反器
86.200：永久性数字感知器装置
87.300：串联的crom阵列
88.301：2n位线
89.302：匹配线
90.303、304：漏极电极
91.305：输出共同电极
92.306：匹配线左侧末节点
93.307：匹配线右侧末端点
94.310：crom单元
95.311：金属接点
96.500n位sram写入驱动单元
97.501：字线
98.601：“q位”位线
99.610：rrom单元
100.611：源极
101.612：栅极
102.613：漏极
103.615：金属接点
perceptron，pdp)。该pdp是硬布线的内存储数字处理器，无法再被重新规划，类似于生物固线式大脑的直觉功能，无法经由训练和学习改造(重新规划)其神经形态架构。
119.为完成永久性数字感知器的上述功能，申请人利用下列元件来组成图2的永久性数字感知器装置(pdp)200：一个n位*m行的串联的内容只读存储器(content read only memory，crom)阵列300、一个q位*m行的回应只读存储器(response read only memory，rrom)阵列600、一个n位输入缓冲器及驱动(buffer&driver)单元800、一个q位输出缓冲器及驱动单元900、一匹配逻辑单元700及一匹配检测单元500。其中，该n位输入缓冲器及驱动单元800用来输入n位数字信息，该匹配检测单元500用来选择该rrom阵列600的m条字线，而该q位输出缓冲器及驱动单元900用来从该rrom阵列600输出q位数字信息。该pdp 200连接至n位输入汇流排线20以接收输入的数字数据信号，以及连接至q位输出汇流排线22以传送输出的数字数据信号。施加一个具高电压v
dd
的使能信号enb至一节点21会启动该pdp 200。
120.如图2所示，当节点21上具高电压v
dd
的使能信号enb启动该pdp 200时，该n位输入缓冲器及驱动单元800通过搜寻线301，将输入数字数据串的电压信号传送至crom阵列300，以搜寻该输入数字数据串是否匹配该crom阵列300所存储的任一行(row)的数字数据串。当该输入数字数据串匹配该crom阵列300中的一行数字数据串时，连接至该crom阵列300的对应匹配线的对应匹配检测器(于该匹配检测单元500中)产生一匹配电压信号，以在该q位*m行rrom阵列600的m条字线中，选择对应的字线wrj。藉由该被选择的字线，将存储于该q位*m行rrom阵列600的对应行的q位回应码的电压信号，通过“q位”位线601，传送至该q位输出缓冲器及驱动单元900。其中m，n及q是大于零的整数。
121.为消除不相关内容输入而产生的错误回应，若且当且仅当(if and only if)该n位输入数据匹配该crom阵列300存储的任一行内容数据，则该q位输出缓冲器及驱动单元900会连接至外部输出汇流排线22。参考图2，来自该匹配检测单元500且施加于该节点55的具高电压v
dd
(代表匹配)的匹配信号mh，被传送至匹配逻辑单元700。在节点21上具高电压v
dd
的使能信号enb启动该pdp 200之后，当该pdp 200产生具高电压v
dd
的匹配信号mh(代表匹配)时，该匹配逻辑单元700会在节点71上输出具高电压v
dd
的oe信号以连接该q位输出缓冲器及驱动单元900及该外部输出汇流排线22。
122.图3为根据本发明一实施例，显示一个n位*m行的crom阵列300的示意图。各crom单元310包含一n型金属氧化半导体场效晶体管(n-type metal oxide semiconductor field effect transistor，nmosfet)的互补装置对(complementary device pair)n1及n2以及一切换nmosfet装置n3。一列(column)的crom单元310中，该些nmosfet互补装置对n1及n2的漏极电极(drain electrode)303及304相互连接，以形成垂直方向的搜寻线sli及其互补搜寻线其中i＝0～(n-1)列。于各crom单元310中，该nmosfet互补装置对n1及n2的输出共同电极305连接至切换nmosfet装置n3的栅极。各行串联的n个切换nmosfet装置n3形成该crom阵列30的一匹配线mlj，其中j＝0～(m-1)行。各匹配线mlj的左侧末节点306连接在一起至接地电压v
ss
，而各匹配线mlj的右侧末节点307通过匹配线302，分别连接至该匹配检测单元500的对应匹配检测器j，j＝0～(m-1)，如图2所示。
123.各行crom单元310的数字电压源线v
dd
及v
ss
水平地配置，以便连接至各crom单元310的nmosfet互补装置对n1及n2的栅极。各crom单元310的nmosfet互补装置对n1及n2的栅极，分别利用二个金属接点(contact)311(右上及左下)连接至该些电压源线(v
dd
及v
ss
)以
存储数据“1”，以及分别利用二个金属接点311(右下及左上)连接至该些电压源线(v
dd
及v
ss
)以存储数据“0”，如同图3crom阵列300的该些crom单元310。其中，m个n位内容数据存储于/硬布线于crom阵列300的m行的crom单元310中。
124.图4a至图4d为根据本发明一实施例，显示图3crom单元的位-搜寻-匹配的四种情况。具体而言，图4a显示“搜寻数据0及存储数据0”的情况，代表数据匹配及该切换nmosfet装置n3被导通(turned on)；图4b显示“搜寻数据0及存储数据1”的情况，代表数据不匹配及该切换nmosfet装置n3被关闭(turned off)；图4c显示“搜寻数据1及存储数据0”的情况，代表数据不匹配及该切换nmosfet装置n3被关闭；图4d显示“搜寻数据1及存储数据1”的情况，代表数据匹配及该切换nmosfet装置n3被导通。
125.为输入搜寻数据1及输入搜寻数据0，分别施加电压信号(v
dd
及v
ss
)及(v
ss
及v
dd
)至搜寻线sli及其互补搜寻线当来自n位输入缓冲器及驱动单元800的电压信号被施加至2n条搜寻线301以搜寻一行的存储数字数据并有一行匹配时，会导通该些crom单元310的匹配行的n个切换nmosfet装置n3，以连接整条“已匹配”的匹配线至左侧末节点306的接地电压电位。因为在该些“未匹配”的crom单元310中，任何被关闭(off)的切换nmosfet装置n3都会切断匹配线右侧末端点307及左侧末节点306的共同接地电压电位之间的电气连接，故“未匹配”的匹配线右侧末端点307的电压电位维持浮接(floating)。该些匹配线302的右侧末端点307还连接至图5匹配检测单元500的对应匹配检测器51。施加该些匹配线302的右侧末端点307的电压电位(接地及浮接)，以触发该些匹配检测器51中的匹配状态数据。
126.在图5中，该匹配检测单元500包含m个匹配检测器51及m个正反器52。该些匹配检测器51用来感测连接至该些匹配线302的节点511上的电压偏压，而该些正反器52用来存储该些匹配线302上的匹配状态数据。各匹配检测器51包含一高电压源pmosfet装置p1、一匹配的pmosfet装置p2、一反相器(inverter)im以及一充电电容器cm。当节点21上一个具高电压信号v
dd
的enb信号启动一匹配检测器51时，其对应高电压源pmosfet装置p1被关闭(off)以将连接至对应匹配线的电容器节点511与高电压源轨(rail)v
dd
断接。因为连接至匹配检测器51的该已匹配的匹配线会快速放电至接地电压，电容器节点511的电压电位会下降到低于反相器im的临界电压，以将输出节点521翻转到高电压状态v
dd
。由于未匹配的匹配线的v
dd
电压电容节点511及浮接的右侧末节点307之间的电荷分享效应，使得对应反相器im的栅极上的高电压电位高于节点511上反相器im翻转的临界电压，故对应反相器im的节点521上的电压电位维持在接地电压v
ss
。之后，将反相器im的输出电压信号存储于该些匹配状态正反器52。同时，若该crom阵列300有一行的内容数据与输入数据相匹配，连接至高电压源v
dd
的该些pmosfet装置p2之一会将节点55上的电压充电。
127.之后，施加匹配检测器51的“已匹配”的匹配状态正反器的输出节点522上的高电压信号v
dd
，以启动(activate)该q列
×
m行的rrom阵列600中的对应字线，进而输出存储于/硬布线于该rrom阵列600中对应行的回应q位码的电压信号。另一方面，未匹配的匹配状态正反器52的输出节点522上的低电压信号v
ss
，使该q位
×
m行的rrom阵列600中的“未匹配”字线失效(de-activate)。
128.图6为根据本发明一实施例，显示q位
×
m行的rrom阵列600的示意图。各rrom单元610包含一nmosfet装置n4。第j行nmosfet装置n4的栅极612相连以形成字线wrj，其中j＝0～(m-1)。数字电压源线v
dd
及v
ss
垂直地配置，以便连接至各列rrom单元610的nmosfet装置
n4的源极(source)611。第k列nmosfet装置n4的漏极613相连以形成位线blk，其中k＝0～(q-1)。各rrom单元610的nmosfet装置n4的源极611通过金属接点615，连接至垂直的电源线v
dd
以存储数字数据1或垂直的接地线v
ss
以存储数字数据0。m个q位回应数据存储于/硬布线于rrom阵列600的m行rrom单元610中。由于输入的n位数字数据串匹配该crom阵列300的一行存储的数字数据串，来自对应的匹配检测器的一高电压信号v
dd
会启动对应的字线wrj。被启动的字线wrj的对应行上的nmosfet装置n4被导通以将其存储的数字数据电压信号传送至“q位”位线601，如图6所示。之后，q位输出缓冲器及驱动单元900将该“q位”位线601上rrom阵列600对应行的电压信号读出，如图2所示。
129.图7为匹配逻辑单元700的示意图。当节点21还未被具有电压v
ss
的enb信号启动(即节点21具一接地电压)时，pmosfet 710和nmosfet 720都被接通，导致输出节点711具有电压电位v
dd
，致使半闩锁器(half latch)740的输出节点71具有电压电位v
ss
。当节点21被具有电压v
dd
的enb信号启动以关闭pmosfet 710和nmosfet 720时，只有在节点55上的匹配信号mh具有电压v
dd
时，nmosfet 730才会被导通以将节点711的电压电位拉低至接地电压，致使半闩锁器740的输出节点71具有v
dd
电压电位。因此，图2中只有在节点55上的匹配信号mh具有电压vdd时，半闩锁器740的节点71上具v
dd
电压的oe信号才能连接该q位输出缓冲器及驱动单元900与该q位输出汇流排线22。换言之，若该n位输入数据与该crom阵列300内其中一行的n位内容数据相匹配，来自该些匹配检测器之一的具有电压v
dd
的匹配信号mh致使该匹配逻辑单元700在节点71上输出具有高电压v
dd
的oe信号至该q位输出缓冲器及驱动单元900，以连接该q位输出缓冲器及驱动单元900与该q位输出汇流排线22。否则，在“不匹配”内容存储器阵列，即该crom阵列300中没有任何一行匹配该n位输入数据的情况下，该q位输出缓冲器及驱动单元900不会连接至该q位输出汇流排线22，以避免该q位输出汇流排线22被无关处理事件所占用。
130.图8为n位输入缓冲器及驱动单元800的示意图。该n位输入缓冲器及驱动单元800包含n个数据正反器820以及2n个二阶段反相器驱动器830。该些数据正反器820用来存储n位输入数据，而该些二阶段反相器驱动器830用来驱动电压信号至搜寻线301。当节点21被施加一具有电压v
dd
的enb信号以启动pdp 200时，该些数据正反器820接收来自n位输入汇流排线20的n位输入数据，且该些二阶段反相器驱动器830驱动施加的电压信号至与该crom阵列300连接的搜寻线sli及其中i＝0～(n-1)。
131.该q位输出缓冲器及驱动单元900包含q个输出数据正反器911以及q个驱动器912。该q个输出数据正反器911用以存储来自“q位”位线601的q位电压信号，而该q个驱动器912用以驱动该q位电压信号至输出汇流排线22。当该匹配检测单元500导通该rrom阵列的该些字线501之一时，若节点21上的enb信号具有高电压v
dd
，即传送该rrom阵列的对应行在该“q位”位线601上的q位电压信号至该q个输出数据正反器911，如图9所示。来自匹配逻辑单元700且在节点71上具有电压v
dd
的oe信号，使能(enable)该q个驱动器912与该输出汇流排线22之间的连接。之后，传送该pdp的回应数据的q位输出电压信号qk至该q位输出汇流排线22以当作多个处理器单元的其余节点的输入，其中，k＝0～(q-1)。
132.以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。以上提供的较佳实施例是为了有效说明本发明的要旨及其最佳模式可实施应用，藉以让本领域技术人员了解本发明的各
实施例及各种变更，以适应于特定使用或实施目的。本发明的范围由权利要求及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，“本发明”等类似的用语，并未限缩权利要求的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被权利要求的范围及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此本技术的主题(subject matter)，并非用来诠释或限制请求项的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入权利要求所定义的本发明的范围。再者，本说明书中的所有元件及构件(component)都没有献给大众的意图，无论权利要求是否列举这些元件及构件。
技术特征：
1.一种永久性数字感知器装置，其特征在于，包括：一第一只读存储器阵列，具有m行
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n列个第一存储器元件，用以平行地比较一个n位输入符号以及m个n位内容符号，其中所述m个n位内容符号硬布线于所述m行的第一存储器元件之中，其中各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其硬布线的n位内容符号；一检测电路，根据m个指示信号，分别施加m个切换信号至一第二只读存储器阵列的m条字线；以及所述第二只读存储器阵列，具有m行
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q列个第二存储器元件，其中m个q位回应符号分别硬布线于所述m行的第二存储器元件之中；其中当一行的第二存储器元件接收到一启动的切换信号时，所述行的第二存储器元件被导通以输出其硬布线的q位回应符号当作一个q位输出符号；其中m，n及q是大于零的整数。2.根据权利要求1所述的永久性数字感知器装置，其特征在于，当所有的切换信号都失效时，所述第二只读存储器阵列不会输出任何q位回应符号。3.根据权利要求1所述的永久性数字感知器装置，其特征在于，所述检测电路根据一第一控制信号以及所述m个指示信号，启动所述m个切换信号中的一个或零个切换信号以及启动一匹配信号，其中所述第一控制信号被启动以启动所述永久性数字感知器装置，以及其中当所述n位输入符号匹配所述m个n位内容符号之一且所述第一控制信号被启动时，所述匹配信号被启动。4.根据权利要求3所述的永久性数字感知器装置，其特征在于，所述检测电路包含m个感测元件，各感测元件包括：一匹配检测器，用来接收所述第一控制信号及一对应指示信号，以产生一感测信号；以及一正反器单元，用以回应所述第一控制信号以存储所述感测信号以及启动一对应切换信号。5.根据权利要求4所述的永久性数字感知器装置，其特征在于，各匹配检测器包括：一第一pmos装置，连接在一数字电压轨以及一第一连接节点之间，其中，所述数字电压轨具有一数字电压以及所述第一连接节点接收一对应指示信号，其中所述第一pmos装置的栅极接收所述第一控制信号；一第二pmos装置，连接在所述数字电压轨以及一第二连接节点之间，其中所述第二pmos装置的栅极连接所述第一连接节点；一反相器，连接在所述第一连接节点及所述正反器单元之间，用以将所述对应指示信号反相为所述感测信号；以及一电容器，连接在所述第一连接节点及一接地节点之间；其中所有匹配检测器的第二连接节点相连接以产生所述匹配信号。6.根据权利要求3所述的永久性数字感知器装置，其特征在于，还包括：一输入缓冲器及驱动单元，连接于所述第一只读存储器阵列的n个互补搜寻线对以及一输入汇流排之间，用以根据所述第一控制信号，暂存并驱动所述n位输入信号至所述n个互补搜寻线对；
其中，所述输入汇流排用来接收所述n位输入符号。7.根据权利要求3所述的永久性数字感知器装置，其特征在于，还包括：一输出缓冲器及驱动单元，位于所述第二只读存储器阵列的q条位线以及一输出汇流排之间，用以暂存所述q位输出符号以及驱动所述q位输出符号至所述输出汇流排，其中所述输出缓冲器及驱动单元是否电气连接至所述第二只读存储器阵列的q条位线取决于所述第一控制信号，其中所述输出缓冲器及驱动单元是否电气连接至所述输出汇流排取决于所述匹配信号，以及其中所述输出汇流排用来传送所述q位输出符号。8.根据权利要求1所述的永久性数字感知器装置，其特征在于，所述第一只读存储器阵列包括：m条匹配线，各匹配线产生一对应指示信号且是由一对应行中多个第一存储器元件的切换晶体管相串联所组成；n个互补搜寻线对，接收所述n位输入符号，各互补搜寻线对连接至一列的多个第一存储器元件；m个第一电压轨对，沿着所述m条匹配线延伸，其中各第一电压轨对的一电压轨是一数字电压轨且各第一电压轨对的另一电压轨是一接地电压轨；以及一共源极线，用以将所述m条匹配线的同侧端点连接起来至一预设的电压端。9.根据权利要求8所述的永久性数字感知器装置，其特征在于，各第一存储器元件包括：一第一nmos装置，所述第一nmos元件的栅极连接至一对应第一电压轨对的一电压轨；一第二nmos装置，所述第二nmos元件的栅极连接至所述对应第一电压轨对的另一电压轨；以及所述切换晶体管，其中所述第一nmos装置的第一端以及所述第二nmos装置的第一端相连接至所述切换晶体管的栅极，所述第一nmos装置的第二端连接至一对应互补搜寻线对的一第一搜寻线，而所述第二nmos装置的第二端连接至所述对应互补搜寻线对的一第二搜寻线。10.根据权利要求1所述的永久性数字感知器装置，其特征在于，根据所述m个n位内容符号以及所述m个q位回应符号，所述n位输入符号能独立自主地产生所述q位输出符号。11.根据权利要求1所述的永久性数字感知器装置，其特征在于，所述第二只读存储器阵列包括：q条位线，用以输出所述q位输出符号，各位线连接至位于同一列的所述第二存储器元件；q个第二电压轨对，沿着所述m条位线延伸，其中各第二电压轨对的一电压轨是一数字电压轨且各第二电压轨对的另一电压轨是一接地电压轨；以及所述m条字线，各字线连接至位于同一行的所述第二存储器元件的栅极。12.根据权利要求11所述的永久性数字感知器装置，其特征在于，各第二存储器元件是一mos装置，以及其中所述mos装置的栅极连接至一对应字线，所述mos装置的第一端连接至一对应位线，所述mos装置的第二端连接至一对应第二电压轨对的所述数字电压轨及所述接地电压轨的其一。13.一种操作一永久性数字感知器装置的方法，其特征在于，所述永久性数字感知器装
置包括一第一只读存储器阵列以及一第二只读存储器阵列，所述方法包括：平行地比较一个n位输入符号以及m个n位内容符号，所述m个n位内容符号硬布线于具有m行n列个第一存储器元件的第一只读存储器阵列之中，以使各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其硬布线的n位内容符号；根据m个指示信号，分别施加m个切换信号至一个具有m行q列个第二存储器元件的第二只读存储器阵列的m条字线，其中m个q位回应符号硬布线于所述m行的第二存储器元件之中；当一行的第二存储器元件接收到一启动的切换信号时，导通所述行的第二存储器元件以输出其硬布线的q位回应符号当作一个q位输出符号；以及当一行的第二存储器元件接收到一失效的(de-activated)切换信号时，关闭所述行的第二存储器元件；其中m，n及q是大于零的整数。14.根据权利要求13所述的方法，其特征在于，还包括：当所有的切换信号都失效时，所述第二只读存储器阵列不会输出任何q位回应符号。15.根据权利要求13所述的方法，其特征在于，还包括：在所述平行地比较的步骤之前，启动一第一控制信号以启动所述永久性数字感知器装置。16.根据权利要求15所述的方法，其特征在于，所述分别施加的步骤还包括：根据所述m个指示信号及所述第一控制信号，分别产生m个感测信号及启动一匹配信号；根据所述第一控制信号，分别存储所述m个感测信号；以及根据所述m个感测信号，启动所述m个切换信号中的一个或零个切换信号；其中，当所述n位输入符号匹配所述m个n位内容符号之一且所述第一控制信号被启动时，所述匹配信号被启动。17.根据权利要求16所述的方法，其特征在于，还包括：在所述导通所述行的第二存储器的步骤之后，根据所述第一控制信号，暂存所述q位输出符号；以及根据所述匹配信号，驱动所述q位输出符号至一输出汇流排。18.根据权利要求15所述的方法，其特征在于，还包括：在所述平行地比较步骤之前，暂存所述n位输入符号；以及根据所述第一控制信号，驱动所述n位输入符号至所述第一只读存储器阵列的n个互补搜寻线对。19.根据权利要求13所述的方法，其特征在于，根据所述m个n位内容符号以及所述m个q位回应符号，所述n位输入符号能独立自主地产生所述q位输出符号。
技术总结
本发明提供一种永久性数字感知器装置及其操作方法，包括：一第一只读(ROM)存储器阵列，具有m行
技术研发人员：
王立中
受保护的技术使用者：
芯立嘉集成电路(杭州)有限公司
技术研发日：
2021.04.01
技术公布日：
2022/10/10
