一种存储器的擦除方法、存储器及存储系统与流程

阅读：评论：0

1.本发明涉及存储器技术领域，尤其涉及一种存储器的擦除方法、存储器及存储系统。

背景技术：

2.半导体存储器可以是易失性存储器或非易失性存储器。当存储的数据在断电的情况下消失时，半导体存储器是易失性的。易失性存储器的示例可以包括静态随机存取存储器(sram，static random access memory)或者动态随机存取存储器(dram，dynamic random access memory)。当存储的数据在断电的情况下被保留时，半导体存储器是非易失性的，诸如闪存存储器、相变存储器(pram)等。在非易失性存储器中，3d nand快闪存储器被广泛用作高容量存储介质。目前，存储器的一些擦除方面的问题仍需优化。

技术实现要素：

3.有鉴于此，本发明提供一种存储器的擦除方法、存储器及存储系统，通过对存储器的擦除控制管的预编程，增大擦除控制管的阈值电压，以补偿存储器的多次擦除对擦除控制管的阈值电压的影响，以此保证擦除效率。
4.为达到上述目的，本发明的技术方案是这样实现的：
5.第一方面，本发明实施例提供一种存储器的擦除方法，所述擦除方法包括：
6.对所述存储器的存储单元串进行预编程操作，其中，所述预编程操作包括：对所述存储单元串的第一擦除控制管提供第一编程电压，和/或，对所述存储单元串的第二擦除控制管提供所述第一编程电压；
7.在所述预编程操作之后，对所述存储单元串的存储单元进行擦除操作；
8.其中，所述存储单元串包括依次串联在位线与源极线之间的上选择管、存储单元以及下选择管；所述第一擦除控制管为所述上选择管中与所述位线相邻的上选择管；所述第二擦除控制管为所述下选择管中与所述源极线相邻的下选择管。
9.第二方面，本发明实施例提供一种存储器，包括：
10.存储单元阵列，包括存储单元串；所述存储单元串包括依次串联在位线与源极线之间的上选择管、存储单元以及下选择管；
11.以及耦接在所述存储单元阵列且被配置为对所述存储单元阵列控制的外围电路；其中，
12.所述外围电路被配置为：对所述存储器的存储单元串进行预编程操作，其中，所述预编程操作包括：对所述存储单元串的第一擦除控制管提供第一编程电压，和/或，对所述存储单元串的第二擦除控制管提供所述第一编程电压；
13.在所述预编程操作之后，对所述存储单元进行擦除操作；
14.其中，所述第一擦除控制管为所述上选择管中与所述位线相邻的上选择管；所述第二擦除控制管为所述下选择管中与所述源极线相邻的下选择管。
15.第三方面，本发明实施例还提供一种存储系统，包括：
16.一个或多个前述任一项所述的存储器；
17.以及耦合到所述存储器且被配置为控制所述存储器的存储器控制器。
18.本发明实施例提供一种存储器的擦除方法、存储器及存储系统。其中，所述擦除方法包括：对所述存储器的存储单元串进行预编程操作，其中，所述预编程操作包括：对所述存储单元串的第一擦除控制管提供第一编程电压，和/或，对所述存储单元串的第二擦除控制管提供所述第一编程电压；在所述预编程操作之后，对所述存储单元串的存储单元进行擦除操作；其中，所述存储单元串包括依次串联在位线与源极线之间的上选择管、存储单元以及下选择管；所述第一擦除控制管为所述上选择管中与所述位线相邻的上选择管；所述第二擦除控制管为所述下选择管中与所述源极线相邻的下选择管。本发明实施例提供的擦除方法，通过在对选定存储单元串执行擦除操作之前，对擦除控制管执行预编程操作，以增大擦除控制管的阈值电压，进而补偿多次对选定存储单元串擦除后使擦除控制管的阈值电压向下偏移的影响。
附图说明
19.并入本文并且形成说明书的一部分的附图示出了本发明的方面，并且与描述一起进一步用于解释本发明的原理并且使相关领域的技术人员能够制成和使用本发明。
20.图1示出了根据本发明的一些方面的具有存储器的示例性系统的块图；
21.图2a示出了根据本发明的一些方面的具有存储器的示例性存储器卡的示图；
22.图2b示出了根据本发明的一些方面的具有存储器的示例性固态驱动器(ssd)的示图；
23.图3示出了根据本发明的一些方面的包括外围电路的示例性存储器的示意图；
24.图4示出了根据本发明的一些方面的包括nand存储器串的示例性存储单元阵列的截面的侧视图；
25.图5示出了根据本发明的一些方面的包括存储单元阵列和外围电路的示例性存储器的块图；
26.图6示出了根据本发明的一些方面的包括存储单元阵列和外围电路的示例性存储器的详细块图；
27.图7示出了在源极侧使用digl擦除方式存在问题的示意图；
28.图8示出了由于发生图7所示的空穴遂穿，存储单元串的擦除控制管的阈值电压偏移的示意图；
29.图9示出了本发明实施例提供的一种存储器的擦除方法的流程示意图；
30.图10示出本发明实施例提供的擦除方法的各元件施加电压的示意图。
具体实施方式
31.尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本发明的范围的情况下，可以使用其他构造和布置。此外，显然本发明也可以用于各种其他应用。如本发明中描述的功能和结构特征可以彼此组合、调整和修改，以及以未在附图中具体描绘的方式组合、调整和修改，使得这些组合、调整和修改在本发明的范围
内。
32.一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以代替地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
33.一些存储器(例如，nand闪存(flash)存储器)可以在块级执行擦除操作，即同时擦除同一选定存储块中的所有存储单元。在擦除操作期间，与选定存储块在同一存储面中的那些未选定存储块(将不被擦除)可以具有擦除抑制，因为未选定存储块中的每个字线(未选定字线)浮置，其可以通过沟道升压电势耦合。目前，随着3d nand flash不断的发展，存储容量(或存储密度)的需求日益增加，通过不断增加层数获取存储容量(或存储密度)的提升，这对工艺深孔刻蚀的挑战也越来也大。为了缓减刻蚀压力，将传统的hvpw衬底擦除方案改为栅极诱导漏极泄漏(digl，gate induced drain leakage)擦除方式。然而，在使用digl对存储器擦除时，由于上/下选择管对应的沟道会产生带间遂穿(b2bt或者btbt，band to band tunneling)效应，产生电子-空穴对，其中，空穴是具有一定能量与几率遂穿至上/下选择管(产生gidl的gate)的电荷捕获层，中和其中的电子，因此，经过多次编程擦除循环操作后，上/下选择管的阈值电压会向下偏移。这样导致建立的擦除电场会减弱，进而降低b2bt效应，从而降低擦除效率。
34.为了解决上述问题，本发明引入了一种解决方案，其中，可以在擦除操作之前，对存储单元串上选择管中的擦除控制管和/或下选择管中擦除控制管进行编程，以改善多次编程擦除循环造成的上/下选择管的阈值电压的向下偏移。进一步地，本发明实施例还对存储单元串中的存储单元也进行一次编程，其中，对上选择管中的擦除控制管和/或下选择管中擦除控制管的编程电压小于对存储单元的编程电压，以此避免对上选择管中的擦除控制管和/或下选择管中擦除控制管的过编程(overpgm)以及避免存储单元串中存储单元处于未全部编程时出现浅擦除问题(shallow erase issue)。
35.图1示出了根据本发明的一些方面的具有存储器的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr，virtual reality)设备、增强现实(ar，argument reality)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储系统102，存储系统102具有一个或多个存储器104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(cpu，central processing unit)或者片上系统(soc，system of chip)(例如，应用处理器(ap，application processor))。主机108可以被配置为将数据发送到存储器104或从存储器104接收数据。
36.存储器104可以是本发明中公开的任何存储器。如下文详细公开的，存储器104(例如，nand闪存存储器(例如，三维(3d)nand闪存存储器))可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
37.根据一些实施方式，存储器控制器106耦合到存储器104和主机108，并且被配置为控制存储器104。存储器控制器106可以管理存储在存储器104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(sd，secure digital)卡、紧凑型闪存(cf，compact flash)卡、通用串行总线(usb，universal serial bus)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境(ssd，solid state drive)或嵌入式多媒体卡(emmc，embedded muti media card)中操作，ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储单元阵列。存储器控制器106可以被配置为控制存储器104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器104读取的或者被写入到存储器104的数据的纠错码(ecc，error correction code)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连(pci，peripheral component interconnection)协议、pci高速(pci-e，pci express)协议、高级技术附件(ata，advanced technology attachment)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi，enhanced small disk interface)协议、集成驱动电子设备(ide，integrated drive electronics)协议、firewire协议等。
38.存储器控制器106和一个或多个存储器104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。也就是说，存储系统102可以实施并且封装到不同类型的终端电子产品中。在如图2a中所示的一个示例中，存储器控制器106和单个存储器104可以集成到存储器卡202中。存储器卡202可以包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2b中所示的另一示例中，存储器控制器106和多个存储器104可以集成到ssd 206中。ssd 206还可以包括将ssd 206与主机(例如，图1中的主机108)耦合的ssd连接器208。在一些实施方式中，ssd 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
39.图3示出了根据本发明的一些方面的包括外围电路的示例性存储器104的示意电路图。存储器104可以包括存储单元阵列301和耦合到存储单元阵列301的外围电路302。存储单元阵列301可以是nand闪存存储单元阵列，其中，存储单元306以nand存储单元串308的阵列的形式提供，每个nand存储单元串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个nand存储单元串308包括串联耦合并且垂直地堆叠的多个存储单元306。每个存储单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。换句话说，存储单元306包含浮栅电荷捕获
层或电荷撷取(ct，charge trap)电荷捕获层。为了方便描述，下面，认为存储单元306包含ct电荷捕获层的条件下给出以下描述，但本发明构思不限于此。
40.在一些实施方式中，每个存储单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(slc)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元306是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(mlc)。例如，mlc可以每单元存储两位，每单元存储三位(又被称为三级单元(tlc))，或者每单元存储四位(又被称为四级单元(qlc))。每个mlc可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个mlc存储两位数据，则mlc可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
41.如图3中所示，每个nand存储单元串308可以包括在其源极端处的源极选择栅极(ssg)310和在其漏极端处的漏极选择栅极(dsg)312，其中，所述ssg310对应的晶体管为上选择管；所述dsg 312对应的晶体管为下选择管。ssg 310和dsg 312可以被配置为在读取和编程操作期间激活选定的nand存储单元串308(阵列的列)。在一些实施方式中，同一块304中的nand存储单元串308的源极通过同一源极线(sl)314(例如，公共sl)耦合。换句话说，根据一些实施方式，同一块304中的所有nand存储单元串308具有阵列公共源极(acs)。根据一些实施方式，每个nand存储单元串308的dsg 312耦合到相应的位线316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个nand存储单元串308被配置为通过经由一个或多个dsg线313将选择电压(例如，高于具有dsg 312的晶体管的阈值电压)或取消选择电压(例如，0v)施加到相应的dsg 312和/或通过经由一个或多个ssg线315将选择电压(例如，高于具有ssg 310的晶体管的阈值电压)或取消选择电压(例如，0v)施加到相应的ssg 310而被选择或被取消选择。需要说明的是，图3所示仅是示例性的说明存储单元阵列的结构，实际上，每个nand存储单元串308包含至少一个上选择管和至少一个下选择管，在这些上选择管和下选择管中，可以细分为擦除控制管和选中(取消)控制管，其中，擦除控制管，顾名思义，是控制擦除的晶体管；选中(取消)控制管也即前述描述的选中存储单元串或取消选中的存储单元串。在结构上，靠近位线的上选择管可以称之为第一擦除控制管；靠近源极线的下选择管可以称之为第二擦除控制管。在一些实施例中，这些上选择管和下选择管也可以不进行区分，共同承担擦除控制及选中存储单元串或取消选中的存储单元串。为了便于描述，下面，将这些上选择管和下选择管区分为擦除控制管和选中(取消)控制管，但本发明构思不限于此。
42.如图3中所示，nand存储单元串308可以被组织为多个块304，多个块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储单元306同时被擦除。为了擦除选定存储块304a中的存储单元306，可以用擦除电压(vers)(例如，高正电压(例如，20v或更高))偏置耦合到选定存储块304以及与选定存储块304在同一存储面(plane)中的未选定存储块304的源极线314。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻nand存储单元串308的存储单元306可以通过字线318耦合，字线318选择存储单元306的哪一行受读取和编程操作的影响。
在一些实施方式中，每个字线318耦合到存储单元306的页320，页320是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个块304中由字线318耦合的nand存储单元串308的数量相关。每个字线318可以包括在相应页320中的每个存储单元306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
43.图4示出了根据本发明的一些方面的包括nand存储单元串308的示例性存储单元阵列301的截面的侧视图。如图4中所示，nand存储单元串308可以在衬底401上方垂直地延伸穿过存储器堆叠层402。衬底401可以包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或者任何其他合适的材料。
44.存储器堆叠层402可以包括交替的栅极导电层403和栅极到栅极电介质层404。存储器堆叠层402中的栅极导电层403和栅极到栅极电介质层404的对的数量可以确定存储单元阵列301中的存储单元306的数量。栅极导电层403可以包括导电材料，导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层403包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层403包括掺杂多晶硅层。每个栅极导电层403可以包括围绕存储单元306的控制栅极，并且可以在存储器堆叠层402的顶部处横向地延伸作为dsg线313、在存储器堆叠层402的底部处横向地延伸作为ssg线315、或者在dsg线313与ssg线315之间横向地延伸作为字线318。
45.如图4中所示，nand存储单元串308包括垂直地延伸穿过存储器堆叠层402的沟道结构405。在一些实施方式中，沟道结构405包括填充有(一种或多种)半导体材料和(一种或多种)电介质材料的沟道孔。在一些实施方式中，半导体沟道包括硅，例如，多晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构405可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道0、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ono)的复合层。
46.返回参考图3，外围电路302可以通过位线316、字线318、源极线314、ssg线315和dsg线313耦合到存储单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、ssg线315和dsg线313将电压信号和/或电流信号施加到每个目标存储单元306以及从每个目标存储单元306感测电压信号和/或电流信号来促进存储单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(mos)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。
47.页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从存储单元阵列301读取数据以及向存储单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储单元阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储单元306中。在又一示例中，页缓冲器/感
测放大器504还可以感测来自位线316的表示存储在存储单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制，并且通过施加从电压发生器510生成的位线电压来选择一个或多个nand存储单元串308。
48.行解码器/字线驱动器508可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储单元阵列301的块304并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并且驱动ssg线315和dsg线313。如下文详细描述的，行解码器/字线驱动器508被配置为对耦合到(一个或多个)选定字线318的存储单元306执行擦除操作。电压发生器510可以被配置为由控制逻辑单元512控制，并且生成要被供应到存储单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
49.控制逻辑单元512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(op码)和命令地址。接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元512，以及缓冲从控制逻辑单元512接收的状态信息并且将其中继到主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据i/o接口和数据缓冲器，以缓冲数据并且将其中继到存储单元阵列301或从存储单元阵列301中继或缓冲数据。
50.图6示出了根据本发明的一些方面的包括存储单元阵列301以及外围电路504、506、508和510的示例性存储器104的详细块图。如图6中所示并且如上文所述，存储器104可以包括存储单元阵列301，存储单元阵列301包括分别耦合到多个字线318的多个存储单元行306。在擦除操作中，根据块级擦除方案，存储单元阵列301的每个块304可以是选定存储块304a或未选定存储块304b。为了便于描述，块级擦除方案在本发明中被用作用于描述擦除操作的示例。然而，应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适的数量的块或块的任何合适的分数的级执行擦除操作。还应当理解，擦除操作中的选定存储块304a和/或未选定存储块304b的数量不受限制，尽管图6示出了一个选定存储块304a和一个未选定存储块304b。在一些实施方式中，对于在每个存储面(plane)上执行的擦除操作，块304中的一个是选定存储块304a，并且所有剩余块304是未选定存储块304b。为了便于描述，选定存储块304a中的或者与选定存储块304a相关联的每个部件可以具有以字母“a”结束的其附图标记(例如，选定字线318a)，并且未选定存储块304b中的或者与未选定存储块304b相关联的每个部件可以具有以字母“b”结束的其附图标记(例如，未选定字线318b)。
51.如图6中所示并且如上文所述，存储单元阵列301可以包括多个nand存储单元串308(包括选定存储块304a中的选定nand存储单元串308a和未选定存储块304b中的未选定nand存储单元串308b)。根据一些实施方式，每个nand存储单元串308在漏极端处耦合到相应的位线316。例如，选定nand存储单元串308a和未选定nand存储单元串308b的漏极可以耦合到同一位线316，即，共享同一位线316。也就是说，可以将相同的位线电压施加到耦合到
同一位线316的选定nand存储单元串308a的漏极和未选定nand存储单元串308b的漏极。同一选定存储块304a中的选定nand存储单元串308a的源极可以耦合到公共选定源极线314a，并且同一未选定存储块304b中的未选定nand存储单元串308b的源极可以耦合到公共未选定源极线314b。在一些实施方式中，同一存储面中的源极线314可以耦合到一起，以在擦除操作期间接收相同的源极电压(例如，vers)。例如，可以将相同的擦除电压(vers)施加到同一存储面中的选定存储块304a或者未选定存储块304b中的每个nand存储单元串308的源极。
52.图6还示出了用于执行擦除操作的各种外围电路，各种外围电路包括耦合到每个位线316的页缓冲器/感测放大器504和列解码器/位线驱动器506、耦合到每个字线318的行解码器/字线驱动器508以及耦合到页缓冲器/感测放大器504、列解码器/位线驱动器506和行解码器/字线驱动器508的电压发生器510。电压发生器510可以被配置为将各种电压信号提供到页缓冲器/感测放大器504、列解码器/位线驱动器506和行解码器/字线驱动器508，各种电压用于如下文详细描述的擦除操作中。应当理解，尽管图6中未示出，但是控制逻辑单元512可以耦合到电压发生器510、页缓冲器/感测放大器504、列解码器/位线驱动器506和行解码器/字线驱动器508中的每一个，并且被配置为例如通过发送控制信号和接收状态信号来在擦除操作期间控制其操作，如下文详细描述的。
53.在擦除操作中，页缓冲器/感测放大器504和/或列解码器/位线驱动器506可以将位线电压(漏极电压)施加到每个位线316(即，每个nand存储单元串308的漏极)。在一些实施方式中，页缓冲器/感测放大器504和/或列解码器/位线驱动器506可以被配置为在擦除阶段使每个位线316浮置，并且在擦除操作的擦除验证阶段从施加0v电压切换至使每个位线316浮置。同样图6中未示出，同一存储面中的每个源极线314可以耦合到行解码器/字线驱动器508(或者任何其他合适的外围电路302)，并且在擦除操作的擦除阶段中接收相同的擦除电压(vers)，例如，高正偏置电压脉冲(例如，20v或更高)。
54.如图6中所示，行解码器/字线驱动器508可以包括字线驱动器602、解码器604和分别耦合到字线318的多个驱动晶体管606。驱动晶体管606可以包括分别耦合到选定字线318a的选定驱动晶体管606a以及分别耦合到未选定字线318b的未选定驱动晶体管606b。行解码器/字线驱动器508还可以包括多个本地字线608(lwl)，多个本地字线608包括分别耦合到选定驱动晶体管606a的选定本地字线608a以及分别耦合到未选定驱动晶体管606b的未选定本地字线608b。在一些实施方式中，字线驱动器602包括通过选定本地字线608a耦合到选定驱动晶体管606a的选定字线驱动器602a以及通过未选定本地字线608b耦合到未选定驱动晶体管606b的未选定字线驱动器602b；类似地，解码器604包括耦合到选定驱动晶体管606a的选定解码器604a和耦合到未选定驱动晶体管606b的未选定解码器604b。应当理解，在一些示例中，单个字线驱动器602和/或单个解码器604可以耦合到所有驱动晶体管606。
55.每个驱动晶体管606(有时称为串驱动器)可以是p型晶体管或n型晶体管，例如，pmos或nmos。在一些实施方式中，每个选定驱动晶体管606a包括耦合到选定解码器604a的栅极、耦合到相应的选定本地字线608a的源极/漏极以及耦合到相应的选定字线318a的另一源极/漏极。类似地，在一些实施方式中，每个未选定驱动晶体管606b包括耦合到未选定解码器604b的栅极、耦合到相应的未选定本地字线608b的源极/漏极以及耦合到相应的未
选定字线318b的另一源极/漏极。在擦除操作中，选定解码器604a可以被配置为例如通过施加大于选定驱动晶体管606a的阈值电压的电压信号来使每个选定驱动晶体管606a导通，并且选定字线驱动器602a可以被配置为将0v电压施加到每个选定本地字线608a，使得在擦除操作的擦除阶段和擦除验证阶段两者中，由每个选定驱动晶体管606a将0v电压施加到相应的选定字线318a。也就是说，在擦除操作中，可以将0v电压施加到每个选定存储单元306a的控制栅极。换句话说，解码器604可以通过使耦合到耦合到块304的每个字线318的驱动晶体管导通606以将0v电压施加到该块304中的每个存储单元306的控制栅极而将该块304选择为选定存储块304a。相反，在擦除操作中，未选定解码器604b可以被配置为例如通过施加小于未选定驱动晶体管606b的阈值电压的电压信号来使每个未选定驱动晶体管606b截止，使得在擦除操作的擦除阶段和擦除验证阶段两者中，每个未选定驱动晶体管606b使相应的未选定字线318b浮置。也就是说，每个未选定存储单元306b的控制栅极在擦除操作中处于浮置状态。换句话说，解码器604可以通过使耦合到耦合到块305的每个字线318的驱动晶体管606截止以使该块304中的每个存储单元306浮置而将该块304取消选择为取消选定存储块304b。
56.图6示出了在擦除操作中存储单元阵列与外围电路之间的具体操作关系。该图6仅是从电路结构上描述了擦除操作如何执行。从实现原理上，如前述描述，存储器的擦除具有两种方式：一种为hvpw衬底擦除方式；另一种为gidl擦除方式。具体的，hvpw衬底擦除方式具体是将p阱基板偏置到高电压，以产生p阱的空穴；在下选择管导通的情况下，将产生的空穴传输至沟道，再从沟道进入存储单元的电荷捕获层，与其中的电子中和，从而实现对存储单元的擦除。
57.而gidl擦除方式具体是将源极线(sl)连接n型掺杂的多晶材料(poly)，通过sl的电位和第二擦除控制管栅端的电位的电势差(或位线(bl)的电位和第一擦除控制管栅端的电位的电势差)产生带间(btb，band to band)遂穿(tunneling)的电子空穴对，其中的空穴进入沟道，再进入存储单元的电荷捕获层，与其中的电子中和，从而实现对存储单元的擦除。
58.对于gidl擦除方式，如图7所示，在使用gidl擦除方式进行擦除时，下选择管(产生gidl的控制管(gate)，也即第二擦除控制管)被偏置低电压，n型掺杂的多晶材料(poly)通过源极线被偏置高电压(也就是hvnw)，二者之间的高电势差，产生带间遂穿的电子空穴对，空穴进入沟道，而空穴是具有一定能量与几率隧穿至第二擦除控制管的电荷撷取(trap layer)捕获层(该层的电子数决定者第二擦除控制管的阈值电压)，那么，经过多次编程擦除循环操作，第二擦除控制管的阈值电压(vt)会向下偏移(shift down)，如图8所示，导致sl侧n型掺杂的多晶材料的电位和第二擦除控制管栅端的电位的电势差会减小(也即建立的强电场会减弱)，降低b2bt gidl效应，进而降低擦除效率。应该说明的是，图7仅是采用源极侧实现gidl擦除来说明利用gidl擦除方式存在问题的示例。在位线侧以及位线和源极侧实现时也存在相同的问题。还需说明的是，图8表示第二擦除控制管的阈值电压分布受擦除操作影响的偏移情况，其中，横坐标表示第二擦除控制管的阈值电压；纵坐标表示第二擦除控制管的个数。应该理解的是，阈值电压向下偏移从图8直观来看，第二擦除控制管的阈值电压分布向左移动了。第一擦除控制管的阈值电压的偏移情况与第二擦除控制管的阈值电压偏移情况类似，可以按照前述描述进行理解，不再赘述。
59.为了解决上述问题，本发明实施例提供一种存储器的擦除方法，如图9所示，其示出本发明实施例提供的一种存储器的擦除方法的流程示意图。
60.具体地，所述擦除方法可以包括：
61.s901：对所述存储器的存储单元串进行预编程操作，其中，所述预编程操作包括：对所述存储单元串的第一擦除控制管提供第一编程电压，和/或，对所述存储单元串的第二擦除控制管提供所述第一编程电压；
62.其中，所述存储单元串包括依次串联在位线与源极线之间的上选择管、存储单元以及下选择管；所述第一擦除控制管为所述上选择管中与所述位线相邻的上选择管；所述第二擦除控制管为所述下选择管中与所述源极线相邻的下选择管。
63.需要说明的是，本发明实施例中所提出的存储器仅示出与本发明实施例所描述擦除方法相关的结构，其他结构可以如前述图1至6图中的结构，也可以是其他类型的存储器。所说的第一存储单元串为所述多个存储单元串中的任一串，也就是，本发明实施例采用第一存储单元串仅是为了方便描述，不用于限定。
64.由前述描述，本发明实施例提供的擦除方法是在对存储单元串包含的存储单元进行擦除之前，先对存储单元串进行预编程，也就是，先对存储单元串中的第一擦除控制管和/或第二擦除控制管提供第一编程电压，以使第一擦除控制管和/或第二擦除控制管进行编程，以增大上述一个或两个控制管的阈值电压，以此方式，补偿存储单元串经过多次编程擦除后第一擦除控制管和/或第二擦除控制管向下偏移的阈值电压。
65.在一些实施例中，所述第一编程电压大于临界阈值；所述临界阈值为使所述第一擦除控制管的阈值电压和所述第二擦除控制管的阈值电压增大所需的最低电压值。
66.需要说明的是，本发明实施例对第一擦除控制管和/或第二擦除控制管提供所述第一编程电压的目的是为了增大第一擦除控制管和/或第二擦除控制管的阈值电压，以补偿经过多次擦除操作的阈值电压下降，因此，所述第一编程电压需要大于临界阈值。该所述临界阈值为使所述第一擦除控制管的阈值电压和所述第二擦除控制管的阈值电压增大所需的最低电压值。这里，在使所述第一擦除控制管的阈值电压增大所需的最低电压与使所述第二擦除控制管的阈值电压增大所需最低电压不同，所述临界阈值选择其中大一些的那个最低电压。
67.在一些实施例中，所述存储器包括：与所述上选择管耦接的第一选择线和/或与所述下选择管耦接的第二选择线，其中，所述第一编程电压经由与所述第一擦除控制管耦接的第一选择线向所述第一擦除控制管提供；和/或，所述第一编程电压经由与所述第二擦除控制管耦接的所述第二选择线向所述第二擦除控制管提供。
68.需要说明的是，这里所述的第一选择线是存储单元阵列中dsg线313的一个；第二选择线为存储单元阵列中ssg线315的一个。
69.在一些实施例中，在对所述存储器的存储单元串进行预编程操作之前，所述擦除方法还包括：
70.确定所述第一擦除控制管的阈值电压的第一偏移量；
71.判断所述第一偏移量是否超过第一阈值；
72.在所述第一偏移量超过所述第一阈值时，对所述存储单元串的第一擦除控制管提供第一编程电压；
73.和/或，在对所述存储器的存储单元串进行预编程操作之前，所述擦除方法还包括：
74.确定所述第二擦除控制管的阈值电压的第二偏移量；
75.判断所述第二偏移量是否超过第二阈值；
76.在所述第二偏移量超过所述第二阈值时，对所述存储单元串的第二擦除控制管提供所述第一编程电压。
77.需要说明的是，实际上，第一擦除控制管和/或第二擦除控制管的阈值电压的向下偏移量是逐步累积的，也就是，每一次擦除操作，第一擦除控制管和/或第二擦除控制管的阈值电压就可能会向下偏移一点。应该知道的是，在向下偏移的量未达到一定阈值时，擦除效率可能不受影响，也可能影响不大，为了节省擦除时间，这种情况下，可能不需要对第一擦除控制管和/或第二擦除控制管进行额外的处理，因此，在对存储单元串执行擦除前，是否需要对第一擦除控制管和/或第二擦除控制管进编程，可以先根据上述方式进行判断。
78.这里，所述第一偏移量可以是指当前存储器中与后述第一选择线耦接的所有第一擦除控制管的阈值电压的平均值与第一参考阈值电压的差值的绝对值；其中，第一参考阈值电压可以为存储的经过大量实验获得的正常情况下与后述第一选择线耦接的所有第一擦除控制管的阈值电压的平均值。所述第二偏移量可以是指当前存储器中与后述第二选择线耦接的所有第二擦除控制管的阈值电压的平均值与第二参数阈值电压的差值的绝对值；其中，所述第二参考阈值电压可以为存储的经过大量实验获得的正常情况下与后述第二选择线耦接的所有第二擦除控制管的阈值电压的平均值。
79.这里的第一阈值和第二阈值可以由设计人员进行设定，可以为任何合理的值，在此不用特别限制。
80.在实际操作过程中，还存在另一种可选的实施例，在对所述存储器的存储单元串进行预编程操作之前，所述擦除方法还包括：
81.判断所述存储单元串执行所述擦除操作的次数是否大于等于第三阈值；
82.在判定所述存储单元串执行所述擦除操作的次数大于等于所述第三阈值时，对所述存储单元串进行预编程操作。
83.需要说明的是，所述第三阈值可以是技术人员根据以往的经验进行设置。这里描述的也就是，通过存储单元串执行的擦除次数确定是否执行所述预编程操作，具体地，在判定所述存储单元串执行所述擦除操作的次数大于等于所述第三阈值时，对所述存储单元串进行预编程操作；在判定所述存储单元串执行所述擦除操作的次数小于所述第三阈值时，对所述存储单元串直接执行所述擦除操作。
84.在一些实施例中，所述预编程操作还包括：
85.对所述存储单元提供第二编程电压；所述第一编程电压小于所述第二编程电压。
86.需要说明的是，为了保证对存储单元的擦除效率，在本发明实施例提供的技术方案中，在预编程操作中，还包括：对存储单元串包含的存储单元提供第二编程电压，也就是，在擦除操作之前，也进行一次编程操作，并且，用于存储单元的第二编程电压大于用于第一擦除控制管和/第二擦除控制管的第一编程电压，以此防止对第一擦除控制管和/第二擦除控制管的过度编程，以及防止对未被完全编程的存储单元串包含的存储单元执行擦除操作时出现浅擦除问题。所述浅擦除问题可以是指在对一个存储块(block)进行擦除操作时，如
果该block只有一部分存储单元被写入过数据，其余存储单元被为使用时，那么向该block写入新数据之后，用户进行读取操作时数据位翻转的概率会增大，也即数据出错概率会增大，这种现象称之为浅擦除效应。本发明实施例为了防止这种现象出现，在擦除之前，对存储单元进行一次编程，使得每一个存储单元均被编程，以此降低数据出错的概率。
87.在一些实施例中，所述第二编程电压在预设范围内。
88.需要说明的是，前述描述了所述第二编程电压大于所述第一编程电压，又由于对于存储单元编程的其他限制等原因，所述第二编程电压也不能是无限的值，因此，所述第二编程电压在预设范围内。比如，所述第二编程电压可以在12伏特(v)至16v之间。
89.在一些实施例中，所述第一编程电压和所述第二编程电压通过同一电压源提供。
90.需要说明的是，所述第一编程电压和所述第二编程电压也可以采用不同电压源提供。也就是采用两个相互独立的两个电压源，一个电压源为第一擦除控制管和/或第二擦除控制管提供第一编程电压；另一个电压源为存储单元提供第二编程电压。
91.在采用相同电压源提供第一编程电压和第二编程电压时，所述擦除方法还包括：
92.通过控制所述电压源提供的所述第一编程电压的斜坡脉冲宽度，以控制所述第一编程电压的大小。
93.需要说明的是，这里是通过控制所述第一编程电压的斜坡脉冲宽度(ramp pulse width)单独控制，从而控制所述第一编程电压的大小，进而使所述第一编程电压小于所述第二编程电压。其中，所述第一编程电压的斜坡脉冲宽度越宽，则所述第一编程电压越小于所述第二编程电压。
94.s902：在所述预编程操作之后，对所述存储单元串的存储单元进行擦除操作。
95.需要说明的是，这里是为了技术方案的完整性，因此，这一步仅为了说明在预编程操作之后，可以对存储单元串的存储单元进行擦除操作了。但在实际操过程中，一般以存储块为单元进行擦除，因此，在一些实施例中，所述存储器包括存储块；所述存储块包含多个所述存储单元串；所述擦除方法还包括：
96.对所述存储块执行所述擦除操作前，对所述多个所述存储单元串中每一个存储单元串执行预编程操作。
97.也就是，对存储块中的每一个存储单元串均进行预编程之后，整体对存储块进行擦除操作。
98.在一些实施例中，对存储块进行擦除操作，可以包括：
99.将擦除电压施加到所述存储块的共源极线，将擦除控制电压施加到所述存储块包含的每一个存储单元串的所述第二擦除控制管，和/或，将所述擦除电压施加到所述存储块包含的每一个存储单元串连接的位线，将所述擦除控制电压施加到所述每一个存储单元串的所述第一擦除控制管；其中，所述擦除控制电压小于所述擦除电压、大于接地电压。
100.为了理解本发明，参见如图10所示，其示出一种基于本发明的技术方案描述的擦除方法的各电压的施加关系示意图。需要说明的是，图10所示的存储器包含一个上选择管，该上选择管也即是第一擦除控制管；存储器还包含两个下选择管：下选择管0和下选择管1，所述下选择管0也即是本发明实施例中的第二擦除控制管。
101.在图10所示的擦除过程中，其包括：预编程阶段和擦除操作阶段，其中，在预编程操作阶段，第一擦除控制管和第二擦除控制管均被提供第一编程电压，进而编程；并且与存
储单元耦接的字线上均被施加第二编程电压vpgm2，进行一次编程。在擦除操作阶段，bl和hvnw基板(通过源极线施加)上均施加擦除电压；第一擦除控制管和第二擦除控制管均被施加擦除控制电压；下选择管1浮置，不施加任何电压，其上会出现因hvnw基板上施加的擦除电压耦合上来的耦合电压；与存储单元耦接的字线被施加低电压(比如，0v)，以此进行对存储单元的擦除操作。
102.本发明实施例提供的擦除方法，通过可以在擦除操作之前，对存储单元串上选择管中的擦除控制管和/或下选择管中擦除控制管进行编程，以改善多次编程擦除循环造成的上/下选择管的阈值电压的向下偏移。进一步地，本发明实施例还对存储单元串中的存储单元也进行一次编程，其中，对上选择管中的擦除控制管和/或下选择管中擦除控制管的编程电压小于对存储单元的编程电压，以此避免对上选择管中的擦除控制管和/或下选择管中擦除控制管的过编程(overpgm)以及避免存储单元串中存储单元处于未全部编程时出现浅擦除问题(shallow erase issue)。
103.基于相同的发明构思，本发明实施例还提供一种存储器，存储单元阵列，包括存储单元串；所述存储单元串包括依次串联在位线与源极线之间的上选择管、存储单元以及下选择管；
104.以及耦接在所述存储单元阵列且被配置为对所述存储单元阵列控制的外围电路；其中，
105.所述外围电路被配置为：对所述存储器的存储单元串进行预编程操作，其中，所述预编程操作包括：对所述存储单元串的第一擦除控制管提供第一编程电压，和/或，对所述存储单元串的第二擦除控制管提供所述第一编程电压；
106.在所述预编程操作之后，对所述存储单元进行擦除操作；
107.其中，所述第一擦除控制管为所述上选择管中与所述位线相邻的上选择管；所述第二擦除控制管为所述下选择管中与所述源极线相邻的下选择管。
108.在一些实施例中，所述外围电路还被配置为：对所述存储单元提供第二编程电压；所述第一编程电压小于所述第二编程电压。
109.在一些实施例中，所述存储器还包括：与所述上选择管耦接的第一选择线和/或与所述下选择管耦接的第二选择线，其中，所述第一编程电压经由与所述第一擦除控制管耦接的第一选择线向所述第一擦除控制管提供；和/或，所述第一编程电压经由与所述第二擦除控制管耦接的所述第二选择线向所述第二擦除控制管提供。
110.在一些实施例中，，所述存储单元阵列包括存储块；所述存储块包含多个所述存储单元串；所述外围电路还被配置为：对所述存储块执行所述擦除操作前，对所述多个所述存储单元串中每一个存储单元串执行预编程操作。
111.在一些实施例中，所述存储单元阵列为三维闪存阵列。
112.在一些实施例中，所述一个或多个存储单元包含浮栅电荷捕获层或电荷撷取ct(charge trap)电荷捕获层。
113.需要说明的是，该存储器与前述的对存储器的擦除方法属于同一发明构思，该存储器中出现的名词在前述的编程方法中均以详细解释，在此同样适用，不再一一赘述。应该理解的是，这里仅描述的与本发明技术最相关的存储器的结构，其他结构可以如前述图1至图6所示的结构，也可以是其他存储器的结构。
114.基于相同的发明构思，本发明实施例还提供一种存储系统，所述存储系统包括：一个或多个前述任一项所述的存储器；
115.以及耦合到所述存储器且被配置为控制所述存储器的存储器控制器。
116.在一些实施例中，所述存储系统是固态硬盘ssd或存储卡。
117.需要说明的是，该存储系统包含前述的存储器，因此，二者具有相同的技术特征，该存储系统中出现的名词在前述的存储器中均以详细解释，在此同样适用，不再一一赘述。应该理解的是，这里仅描述的与本发明技术最相关的存储系统的结构，其他结构可以如前述图1至图6所示的结构，也可以是其他存储系统的结构。
118.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

技术特征：

1.一种存储器的擦除方法，其特征在于，所述擦除方法包括：对所述存储器的存储单元串进行预编程操作，其中，所述预编程操作包括：对所述存储单元串的第一擦除控制管提供第一编程电压，和/或，对所述存储单元串的第二擦除控制管提供所述第一编程电压；在所述预编程操作之后，对所述存储单元串的存储单元进行擦除操作；其中，所述存储单元串包括依次串联在位线与源极线之间的上选择管、存储单元以及下选择管；所述第一擦除控制管为所述上选择管中与所述位线相邻的上选择管；所述第二擦除控制管为所述下选择管中与所述源极线相邻的下选择管。2.根据权利要求1所述的擦除方法，其特征在于，所述预编程操作还包括：对所述存储单元提供第二编程电压；所述第一编程电压小于所述第二编程电压。3.根据权利要求1所述的擦除方法，其特征在于，在对所述存储器的存储单元串进行预编程操作之前，所述擦除方法还包括：确定所述第一擦除控制管的阈值电压的第一偏移量；判断所述第一偏移量是否超过第一阈值；在所述第一偏移量超过所述第一阈值时，对所述存储单元串的第一擦除控制管提供第一编程电压；和/或，在对所述存储器的存储单元串进行预编程操作之前，所述擦除方法还包括：确定所述第二擦除控制管的阈值电压的第二偏移量；判断所述第二偏移量是否超过第二阈值；在所述第二偏移量超过所述第二阈值时，对所述存储单元串的第二擦除控制管提供所述第一编程电压。4.根据权利要求1所述的擦除方法，其特征在于，在对所述存储器的存储单元串进行预编程操作之前，所述擦除方法还包括：判断所述存储单元串执行所述擦除操作的次数是否大于等于第三阈值；在判定所述存储单元串执行所述擦除操作的次数大于等于所述第三阈值时，对所述存储单元串进行预编程操作。5.根据权利要求2所述的擦除方法，其特征在于，所述第一编程电压和所述第二编程电压通过同一电压源提供。6.根据权利要求5所述的擦除方法，其特征在于，所述擦除方法还包括：通过控制所述电压源提供的所述第一编程电压的斜坡脉冲宽度，以控制所述第一编程电压的大小。7.根据权利要求1所述的擦除方法，其特征在于，所述第一编程电压大于临界阈值；所述临界阈值为使所述第一擦除控制管的阈值电压和所述第二擦除控制管的阈值电压增大所需的最低电压值。8.根据权利要求1所述的擦除方法，其特征在于，所述存储器包括：与所述上选择管耦接的第一选择线和/或与所述下选择管耦接的第二选择线，其中，所述第一编程电压经由与所述第一擦除控制管耦接的第一选择线向所述第一擦除控制管提供；和/或，所述第一编程电压经由与所述第二擦除控制管耦接的所述第二选择线向所述第二擦除控制管提供。9.根据权利要求1所述的擦除方法，其特征在于，所述存储器包括存储块；所述存储块
包含多个所述存储单元串；所述擦除方法还包括：对所述存储块执行所述擦除操作前，对所述多个所述存储单元串中每一个存储单元串执行预编程操作。10.一种存储器，其特征在于，包括：存储单元阵列，包括存储单元串；所述存储单元串包括依次串联在位线与源极线之间的上选择管、存储单元以及下选择管；以及耦接在所述存储单元阵列且被配置为对所述存储单元阵列控制的外围电路；其中，所述外围电路被配置为：对所述存储器的存储单元串进行预编程操作，其中，所述预编程操作包括：对所述存储单元串的第一擦除控制管提供第一编程电压，和/或，对所述存储单元串的第二擦除控制管提供所述第一编程电压；在所述预编程操作之后，对所述存储单元进行擦除操作；其中，所述第一擦除控制管为所述上选择管中与所述位线相邻的上选择管；所述第二擦除控制管为所述下选择管中与所述源极线相邻的下选择管。11.根据权利要求10所述的存储器，其特征在于，所述外围电路还被配置为：对所述存储单元提供第二编程电压；所述第一编程电压小于所述第二编程电压。12.根据权利要求10所述的存储器，其特征在于，所述存储器还包括：与所述上选择管耦接的第一选择线和/或与所述下选择管耦接的第二选择线，其中，所述第一编程电压经由与所述第一擦除控制管耦接的第一选择线向所述第一擦除控制管提供；和/或，所述第一编程电压经由与所述第二擦除控制管耦接的所述第二选择线向所述第二擦除控制管提供。13.根据权利要求10所述的存储器，其特征在于，所述存储单元阵列包括存储块；所述存储块包含多个所述存储单元串；所述外围电路还被配置为：对所述存储块执行所述擦除操作前，对所述多个所述存储单元串中每一个存储单元串执行预编程操作。14.根据权利要求10所述的存储器，其特征在于，所述存储单元包含浮栅电荷捕获层或电荷撷取ct电荷捕获层。15.一种存储系统，其特征在于，包括：一个或多个权利要求10至14任一项所述的存储器；以及耦合到所述存储器且被配置为控制所述存储器的存储器控制器。16.根据权利要求15所述的存储系统，其特征在于，所述存储系统是固态硬盘ssd或存储卡。

技术总结

本发明公开一种对存储器的擦除方法、存储器及存储系统。其中，所述擦除方法包括：对所述存储器的存储单元串进行预编程操作，其中，所述预编程操作包括：对所述存储单元串的第一擦除控制管提供第一编程电压，和/或，对所述存储单元串的第二擦除控制管提供所述第一编程电压；在所述预编程操作之后，对所述存储单元串的存储单元进行擦除操作；其中，所述存储单元串包括依次串联在位线与源极线之间的上选择管、存储单元以及下选择管；所述第一擦除控制管为所述上选择管中与所述位线相邻的上选择管；所述第二擦除控制管为所述下选择管中与所述源极线相邻的下选择管。述源极线相邻的下选择管。述源极线相邻的下选择管。