SRAM存储器及其写入子电路、读出子电路以及控制方法与流程

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sram存储器及其写入子电路、读出子电路以及控制方法
技术领域
1.本发明涉及半导体技术领域，尤其涉及一种sram存储器及其写入子电路、读出子电路以及控制方法。

背景技术：

2.静态随机存储器(static random access memory，sram)是一种具有静止存取功能的存储器件，不需要刷新电路即能保存其内部存储的数据，具有高速度、较低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等各类电子设备中。随着各类电子设备正在向轻薄化、低功耗的方向发展，位于电子设备内部的各种电路结构也需要向面积小、功耗小的方向发展，才能更好的适配未来的各类电子设备。

技术实现要素：

3.本发明的实施例提供一种sram存储器、sram存储器的读写电路、sram存储器的写入子电路、sram存储器的读出子电路、sram存储器的控制方法、处理电路芯片及电子设备，结构简单、面积小、功耗低，能够最大程度的节约电子设备内部的空间和降低电子设备的功耗，最终降低电子设备的生产成本。
4.为达到上述目的，本发明的实施例采用如下技术方案：
5.一方面，本发明提供一种sram存储器的写入子电路，包括：输入信号端、选择信号端、第一使能信号端、第一输出信号端和第二输出信号端；被配置为在所述选择信号端和所述第一使能信号端的控制下，将所述输入信号端提供的输入信号从所述第一输出信号端输出，将反相后的所述输入信号从所述第二输出信号端输出。
6.在一些实施例中，sram存储器的写入子电路还包括：第一电源电压信号端、第一二极管、第二二极管，所述第一二极管和所述第二二极管被配置为在所述第一电源电压信号端的控制下稳定所述输入信号向所述第一输出信号端和所述第二输出信号端传输。
7.在一些实施例中，sram存储器的写入子电路还包括：复位信号端；还被配置为在所述复位信号端和所述第一电源电压信号端的控制下，对所述第一输出信号端和所述第二输出信号端复位。
8.在一些实施例中，sram存储器的写入子电路还包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和反相器。
9.所述第一晶体管的栅极与所述第一使能信号端相耦接，第一极与所述输入信号端相耦接，第二极与所述第三晶体管的第一极相耦接；
10.所述第二晶体管的栅极与所述第一使能信号端相耦接，第一极与所述反相器的输出端相耦接，第二极与所述第四晶体管的第一极相耦接。
11.所述第三晶体管的栅极与所述选择信号端相耦接，第二极与所述第一输出信号端相耦接。
12.所述第四晶体管的栅极与所述选择信号端相耦接，第二极与所述第二输出信号端相耦接。
13.所述反相器的输入端与所述输入信号端相耦接。
14.在一些实施例中，在所述写入子电路包括第一电源电压信号端、第一二极管和第二二极管的情况下，所述第一二极管的输入端与所述第一晶体管的第二极相耦接，输出端与所述第一电源电压信号端相耦接；所述第二二极管的输入端与所述第二晶体管的第二极相耦接，输出端与所述第一电源电压信号端相耦接。
15.在一些实施例中，所述写入子电路包括第五晶体管和第六晶体管。
16.所述第五晶体管的栅极与所述复位信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第一输出信号端相耦接。
17.所述第六晶体管的栅极与所述复位信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第二输出信号端相耦接。
18.另一方面，本发明提供一种sram存储器的读出子电路，包括：第一电源电压信号端、第二电源电压信号端、第二使能信号端、第二栅极驱动信号端、第三栅极驱动信号端、第三输出信号端和第四输出信号端；被配置为在所述第一电源电压信号端和所述第二使能信号端的控制下将所述第三输出信号端和所述第四输出信号端的电位拉高至所述第一电源电压信号端所提供的第一电源电压信号，以及在所述第二栅极驱动信号端、所述第三栅极驱动信号端、所述第二使能信号端和所述第二电源电压信号端的控制下从所述第三输出信号端和所述第四输出信号端输出不同电位的信号。
19.在一些实施例中，sram存储器的读出子电路还包括：数据锁存单元，所述数据锁存单元被配置为锁存所述第三输出信号端和所述第四输出信号端输出的信号。
20.在一些实施例中，sram存储器的读出子电路还包括：第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管。
21.所述第十三晶体管的栅极与所述第二栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第四输出信号端相耦接。
22.所述第十四晶体管的栅极与所述第三栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第三输出信号端相耦接。
23.所述第十五晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第四输出信号端相耦接。
24.所述第十六晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第三输出信号端相耦接。
25.所述第十七晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第二电源电压信号端相耦接。
26.又一方面，提供一种sram存储器，包括：写入子电路、存储子电路和读出子电路。
27.写入子电路具有第一节点和第二节点，与输入信号端、选择信号端、第一使能信号端、第一输出信号端和第二输出信号端相耦接，被配置为在所述选择信号端和所述第一使能信号端的控制下，将所述输入信号端提供的输入信号从所述第一输出信号端输出，将反相后的所述输入信号从所述第二输出信号端输出；其中所述输入信号通过所述第一节点传输至所述第一输出信号端，反相后的输入信号通过所述第二节点传输至所述第二输出信号
端。
28.存储子电路与所述第一输出信号端、所述第二输出信号端、第一电源电压信号端、第二电源电压信号端和第一栅极驱动信号端相耦接，被配置为在所述第一电源电压信号端、所述第二电源电压信号端和所述第一栅极驱动信号端的控制下，存储所述第一输出信号端提供的第一输出信号和所述第二输出信号端提供的第二输出信号。
29.读出子电路与所述第一电源电压信号端、所述第二电源电压信号端、第二使能信号端、第二栅极驱动信号端、第三栅极驱动信号端、第三输出信号端和第四输出信号端相耦接，被配置为在所述第一电源电压信号端和所述第二使能信号端的控制下将所述第三输出信号端和所述第四输出信号端的电位拉高至所述第一电源电压信号端所提供的第一电源电压信号，以及在所述第二栅极驱动信号端、所述第三栅极驱动信号端、所述第二使能信号端和所述第二电源电压信号端的控制下从所述第三输出信号端和所述第四输出信号端输出不同电位的信号，其中所述第二栅极驱动信号端提供的第二栅极驱动信号由所述存储子电路存储的所述第一输出信号产生，所述第三栅极驱动信号端提供的第三栅极驱动信号由所述存储子电路存储的所述第二输出信号产生。
30.在一些实施例中，所述第二栅极驱动信号端与所述第一节点相耦接，所述第三栅极驱动信号端与所述第二节点相耦接。
31.在一些实施例中，所述写入子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和反相器。
32.所述第一晶体管的栅极与所述第一使能信号端相耦接，第一极与所述输入信号端相耦接，第二极与所述第一节点相耦接。
33.所述第二晶体管的栅极与所述第一使能信号端相耦接，第一极与所述反相器的输出端相耦接，第二极与所述第二节点相耦接。
34.所述第三晶体管的栅极与所述选择信号端相耦接，第一极与所述第一节点相耦接，第二极与所述第一输出信号端相耦接。
35.所述第四晶体管的栅极与所述选择信号端相耦接，第一极与所述第二节点相耦接，第二极与所述第二输出信号端相耦接。
36.所述反相器的输入端与所述输入信号端相耦接。
37.在此基础上，在一些实施例中，所述存储子电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管。
38.所述第七晶体管的栅极与第一控制节点相耦接，第一极与所述第二电源电压信号端相耦接，第二极与第二控制节点相耦接。
39.所述第八晶体管的栅极与所述第一控制节点相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第二控制节点相耦接。
40.所述第九晶体管的栅极与所述第二控制节点相耦接，第一极与所述第二电源电压信号端相耦接，第二极与所述第一控制节点相耦接。
41.所述第十晶体管的栅极与所述第二控制节点相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第一控制节点相耦接。
42.所述第十一晶体管的栅极与所述第一栅极驱动信号端相耦接，第一极与所述第二输出信号端相耦接，第二极与所述第二控制节点相耦接。
43.所述第十二晶体管的栅极与所述第一栅极驱动信号端相耦接，第一极与所述第一输出信号端相耦接，第二极与所述第一控制节点相耦接。
44.在此基础上，在一些实施例中，所述读出子电路包括：第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管。
45.所述第十三晶体管的栅极与所述第二栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第四输出信号端相耦接。
46.所述第十四晶体管的栅极与所述第三栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第三输出信号端相耦接。
47.所述第十五晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第四输出信号端相耦接。
48.所述第十六晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第三输出信号端相耦接。
49.所述第十七晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第二电源电压信号端相耦接。
50.在另一些实施例中，所述写入子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和反相器。
51.所述第一晶体管的栅极与所述第一使能信号端相耦接，第一极与所述输入信号端相耦接，第二极与所述第一节点相耦接。
52.所述第二晶体管的栅极与所述第一使能信号端相耦接，第一极与所述反相器的输出端相耦接，第二极与所述第二节点相耦接。
53.所述第三晶体管的栅极与所述选择信号端相耦接，第一极与所述第一节点相耦接，第二极与所述第一输出信号端相耦接。
54.所述第四晶体管的栅极与所述选择信号端相耦接，第一极与所述第二节点相耦接，第二极与所述第二输出信号端相耦接。
55.所述反相器的输入端与所述输入信号端相耦接。
56.所述存储子电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管。
57.所述第七晶体管的栅极与第一控制节点相耦接，第一极与所述第二电源电压信号端相耦接，第二极与第二控制节点相耦接。
58.所述第八晶体管的栅极与所述第一控制节点相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第二控制节点相耦接。
59.所述第九晶体管的栅极与所述第二控制节点相耦接，第一极与所述第二电源电压信号端相耦接，第二极与所述第一控制节点相耦接。
60.所述第十晶体管的栅极与所述第二控制节点相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第一控制节点相耦接。
61.所述第十一晶体管的栅极与所述第一栅极驱动信号端相耦接，第一极与所述第二输出信号端相耦接，第二极与所述第二控制节点相耦接。
62.所述第十二晶体管的栅极与所述第一栅极驱动信号端相耦接，第一极与所述第一输出信号端相耦接，第二极与所述第一控制节点相耦接。
63.所述读出子电路包括：第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管。
64.所述第十三晶体管的栅极与所述第二栅极驱动信号端相耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第四输出信号端相耦接。
65.所述第十四晶体管的栅极与所述第三栅极驱动信号端相耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第三输出信号端相耦接。
66.所述第十五晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第四输出信号端相耦接。
67.所述第十六晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第三输出信号端相耦接。
68.所述第十七晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第二电源电压信号端相耦接。
69.第十八晶体管的栅极与选择信号端相耦接，第一极与所述第一输出信号端相耦接，第二极与所述第二栅极驱动信号端相耦接。
70.第十九晶体管的栅极与选择信号端相耦接，第一极与所述第二输出信号端相耦接，第二极与所述第三栅极驱动信号端相耦接。
71.又一方面，本发明提供一种sram存储器的读写电路，包括写入子电路和读出子电路。
72.所述写入子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一二极管、第二二极管、反相器、输入信号端、第一使能信号端、选择信号端、第一电源电压信号端、复位信号端、第一输出信号端和第二输出信号端。
73.所述第一晶体管的栅极与所述第一使能信号端相耦接，第一极与所述输入信号端相耦接，第二极与第一节点相耦接。
74.所述第二晶体管的栅极与所述第一使能信号端相耦接，第一极与所述反相器的输出端相耦接，第二极与第二节点相耦接。
75.所述第三晶体管的栅极与所述选择信号端相耦接，第一极与所述第一节点相耦接，第二极与所述第一输出信号端相耦接。
76.所述第四晶体管的栅极与所述选择信号端相耦接，第一极与所述第二节点相耦接，第二极与所述第二输出信号端相耦接。
77.所述第五晶体管的栅极与所述复位信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第一输出信号端相耦接。
78.所述第六晶体管的栅极与所述复位信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第二输出信号端相耦接。
79.所述第一二极管的输入端与所述第一节点相耦接，输出端与所述第一电源电压信号端相耦接；所述第二二极管的输入端与所述第二节点相耦接，输出端与所述第一电源电压信号端相耦接。
80.所述反相器的输入端与所述输入信号端相耦接。
81.所述读出子电路包括:第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第二使能信号端、第二栅极驱动信号端、第三栅极驱动信号端、第一电源
电压信号端、第二电源电压信号端、第三输出信号端、第四输出信号端。
82.所述第十三晶体管的栅极与所述第二栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第四输出信号端相耦接。
83.所述第十四晶体管的栅极与所述第三栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第三输出信号端相耦接。
84.所述第十五晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第四输出信号端相耦接。
85.所述第十六晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第三输出信号端相耦接。
86.所述第十七晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第二电源电压信号端相耦接。
87.所述第二栅极驱动信号端与所述第一节点相耦接，所述第三栅极驱动信号端与所述第二节点相耦接。
88.又一方面，本发明还提供一种处理电路芯片，包括如上所述的sram存储器和至少一个处理电路；所述sram存储器用于存储所述至少一个处理电路运行时所需的数据。
89.又一方面，本发明还提供一种电子设备，包括如上所述的处理电路芯片和电源，所述电源用于向所述处理电路芯片提供电源。
90.再一方面，本发明还提供一种sram存储器的控制方法，包括：
91.所述写入子电路在选择信号端和第一使能信号端的控制下，将输入信号端提供的输入信号从第一输出信号端输出，将反相后的所述输入信号从第二输出信号端输出。
92.所述存储子电路在第一电源电压信号端、第二电源电压信号端和第一栅极驱动信号端的控制下，存储所述第一输出信号端提供的第一输出信号和所述第二输出信号端提供的第二输出信号。
93.所述读出子电路在所述第一电源电压信号端和第二使能信号端的控制下将第三输出信号端和第四输出信号端的电位拉高至所述第一电源电压信号端所提供的第一电源电压信号，以及在第二栅极驱动信号端、第三栅极驱动信号端、所述第二使能信号端和所述第二电源电压信号端的控制下从所述第三输出信号端和所述第四输出信号端输出不同电位的信号，其中所述第二栅极驱动信号端提供的第二栅极驱动信号由所述存储子电路存储的所述第一输出信号产生，所述第三栅极驱动信号端提供的第三栅极驱动信号由所述存储子电路存储的所述第二输出信号产生。
94.在一些实施例中，所述写入子电路具有第一节点和第二节点，所述输入信号通过所述第一节点传输至第一输出信号端，反相后的所述输入信号通过所述第二节点传输至第二输出信号端。
95.所述读出子电路在所述第一节点、所述第二节点、所述第二栅极驱动信号端、所述第三栅极驱动信号端、所述第二使能信号端和所述第二电源电压信号端的控制下，从所述第三输出信号端和所述第四输出信号端输出不同电位的信号。
96.本发明的实施例提供了一种sram存储器的写入子电路、sram存储器的读出子电路、sram存储器的读写电路，sram存储器及其控制方法、处理电路芯片及电子设备。其中的sram存储器、读写电路、写入子电路、读出子电路等结构简单、面积较小、功耗低，能够最大
程度的节约电子设备内部的空间和降低电子设备的功耗，降低sram存储器的生产成本，进一步有利于降低处理电路芯片、电子设备的生产成本。
附图说明
97.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
98.图1a为本发明实施例提供的一种sram存储器的结构示意图；
99.图1b为本发明实施例提供的另一种sram存储器的结构示意图；
100.图1c为本发明实施例提供的又一种sram存储器的结构示意图；
101.图1d为本发明实施例提供的又一种sram存储器的结构示意图；
102.图1e为本发明实施例提供的又一种sram存储器的结构示意图；
103.图1f为本发明实施例提供的又一种sram存储器的结构示意图；
104.图1g为本发明实施例提供的又一种sram存储器的结构示意图；
105.图2a为本发明实施例提供的又一种sram存储器的结构示意图；
106.图2b为本发明实施例提供的一种数据锁存单元的结构示意图；
107.图2c为本发明实施例提供的第一rs触发器和第二触发器的结构示意图；
108.图3a为本发明实施例提供的一种写入子电路的结构示意图；
109.图3b为本发明实施例提供的另一种写入子电路的结构示意图；
110.图3c为本发明实施例提供的又一种写入子电路的结构示意图；
111.图3d为本发明实施例提供的又一种写入子电路的结构示意图；
112.图4为本发明实施例提供的一种存储子电路的结构示意图；
113.图5a为本发明实施例提供的一种读出子电路的结构示意图；
114.图5b为本发明实施例提供的一种sram存储器的电路结构示意图；
115.图6a为本发明实施例提供的又一种sram存储器的电路结构示意图；
116.图6b为本发明实施例提供的又一种sram存储器的电路结构示意图；
117.图6c为本发明实施例提供的又一种sram存储器的电路结构示意图；
118.图6d为本发明实施例提供的又一种sram存储器的电路结构示意图；
119.图7为本发明实施例提供的又一种读出子电路的结构示意图；
120.图8a为本发明实施例提供的一种sram存储器的控制方法的流程示意图；
121.图8b为本发明实施例提供的另一种sram存储器的控制方法的流程示意图；
122.图9a为相关技术中的sram存储器在数据写入阶段所对应的时序图；
123.图9b为相关技术中的sram存储器在数据读出阶段所对应的时序图；
124.图10为本发明实施例提供的一种sram存储器的时序示意图；
125.图11a为本发明实施例提供的又一种sram存储器的结构示意图；
126.图11b为本发明实施例提供的一种逻辑控制器的结构示意图。
127.附图标记：1-sram存储器；10-读写电路；11-写入子电路；110-复用单元；111-反相器；12-存储子电路；12'-存储子电路阵列；13-读出子电路；131-数据锁存单元；1311-第一
rs触发器；1312-第二rs触发器；1313-第一与非门；1314-第二与非门；14-逻辑控制器；141-第一延迟模块；142-第二延迟模块；143-第三延迟模块；144-复位时间产生模块；145-写入时间产生模块；146-读出时间产生模块；15-行译码器；
128.din-输入信号端；sel-选择信号端；we-第一使能信号端；bl-第一输出信号端；nbl-第二输出信号端；vdd-第一电源电压信号端；vss-第二电源电压信号端；wl-第一栅极驱动信号端；n1-第一节点；n2-第二节点；n3-第三节点；n4-第四节点；s1-第一控制节点；s2-第二控制节点；lat-第二使能信号端；g2-第二栅极驱动信号端；g3-第三栅极驱动信号端；out-第三输出信号端；outn-第四输出信号端；d0-第五输出信号端；d-第六输出信号端；rstn-复位信号端；d1-第一二极管；d2-第二二极管；d3-第三二极管；d4-第四二极管；adr-地址信号；clk-时钟信号。
具体实施方式
129.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
130.低功耗、轻薄化是目前很多便携式电子设备所追求的发展方向，例如笔记本电脑，为了降低该类电子设备的体积和功耗，对支持该类电子设备的各种电路结构提出了更高的设计要求，如何设计出结构更简单、功耗更低的电路是本领域技术人员目前需要亟待解决的问题。
131.本发明的实施例提供一种电子设备，包括处理电路芯片和电源，电源用于向处理电路芯片提供电源。
132.上述电源例如可以由锂电池提供，但不限于此。
133.上述处理电路芯片例如包括sram存储器1和至少一个处理电路，sram存储器1用于存储至少一个处理电路运行时所需的数据。
134.至少一个处理电路例如可以是内核(core)(如arm核)，也可以是基于专用集成电路(application-specific integrated circuit，asic)，可编程逻辑器件(programmable logic device，pld)或其组合等实现的硬件电路。上述pld可以是复杂可编程逻辑器件(complex programmable logic device，cpld)，现场可编程逻辑门阵列(field-programmable gate array，fpga)，通用阵列逻辑(generic array logic，gal)或其任意组合。例如，该处理电路芯片可以是通信设备(如手机、平板电脑以及个人计算机等)中的应用处理器(application processor，ap)，也可以是神经网络中的加速器。
135.应当理解的是，本技术实施例提供的处理电路芯片还可以也具备已知的处理器具有的其他结构，如输入/输出接口等。
136.参考图1a～图1g所示，上述sram存储器1包括：写入子电路11、存储子电路12和读出子电路13。
137.写入子电路11具有第一节点n1和第二节点n2。写入子电路11与输入信号端din、选择信号端sel、第一使能信号端we、第一输出信号端bl和第二输出信号端nbl相耦接。写入子电路11被配置为在选择信号端sel和第一使能信号端we的控制下，将输入信号端din提供的
输入信号din从第一输出信号端bl输出，将反相后的输入信号din从第二输出信号端nbl输出。
138.由上述可知，第一输出信号bl和第二输出信号nbl互为反相信号，相位差为180
°
。
139.上述的输入信号din通过第一节点n1传输至第一输出信号端bl，反相后的输入信号din通过第二节点n2传输至第二输出信号端nbl。可以理解的是，第一节点n1位于输入信号din向第一输出信号端bl传输的路径上，第二节点n2位于反相后的输入信号din向第二输出信号端nbl传输的路径上。
140.存储子电路12与第一输出信号端bl、第二输出信号端nbl、第一电源电压信号端vdd、第二电源电压信号端vss和第一栅极驱动信号端wl相耦接。存储子电路12被配置为在第一电源电压信号端vdd、第二电源电压信号端vss和第一栅极驱动信号端wl的控制下，存储第一输出信号端bl提供的第一输出信号bl和第二输出信号端nbl提供的第二输出信号nbl。
141.读出子电路13与第一电源电压信号端vdd、第二电源电压信号端vss、第二使能信号端lat、第二栅极驱动信号端g2、第三栅极驱动信号端g3、第三输出信号端out和第四输出信号端outn相耦接。读出子电路13被配置为在第一电源电压信号端vdd和第二使能信号端lat的控制下将第三输出信号端out和第四输出信号端outn的电位拉高至第一电源电压信号端vdd所提供的第一电源电压信号vdd，该过程可以理解为对第三输出信号端out和第四输出信号端outn进行复位操作，即将第三输出信号端out和第四输出信号端outn的电位置为1。
142.读出子电路13还被配置为在第二栅极驱动信号端g2、第三栅极驱动信号端g3、第二使能信号端lat和第二电源电压信号端vss的控制下，从第三输出信号端out和第四输出信号端outn输出不同电位的信号。示例的，第三输出信号端out输出第三输出信号out为高电平，则第四输出信号端outn输出的第四输出信号outn则为低电平，反之亦然。
143.上述第二栅极驱动信号端g2提供的第二栅极驱动信号g2由存储子电路12存储的第一输出信号bl产生，第三栅极驱动信号端g3提供的第三栅极驱动信号g3由存储子电路12存储的第二输出信号nbl产生，也就是说第二栅极驱动信号端g2提供的第二栅极驱动信号g2与第一输出信号bl相同，第三栅极驱动信号端g3提供的第三栅极驱动信号g3与第二输出信号nbl相同。第二栅极驱动信号g2与第一输出信号bl相同可以通过将第二栅极驱动信号端g2直接与第一输出信号端bl相耦接来实现，也可以通过间接耦接的方式实现，例如通过其它元件将第一输出信号bl传输至第二栅极驱动信号端g2来实现，其它元件例如可以是场效应晶体管，本技术中采用的是间接耦接的方式；第三栅极驱动信号g3与第二输出信号nbl相同的原理和第二栅极驱动信号g2与第一输出信号bl相同的原理完全相同，因此不在赘述。
144.示例的，本发明实施例中的sram存储器1包括一个写入子电路11、一个存储子电路12和一个读出子电路13。
145.示例的，本发明实施例中的sram存储器1包括一个写入子电路11、多个存储子电路12和一个读出子电路13。示例的，多个存储子电路12为16个。
146.又示例的，本发明实施例中的sram存储器1包括多个写入子电路11、多个存储子电路12和多个读出子电路13。多个写入子电路11和多个读出子电路13一一对应，且多个写入
子电路11可以与多个存储子电路12一一对应，也可以不一一对应，本发明对此不做限定。
147.当sram存储器1包括多个存储子电路12时，该多个存储子电路12呈阵列形式分布。
148.本发明实施例提供了一种sram存储器1，该sram存储器1包括：写入子电路11、存储子电路12和读出子电路13。其中，写入子电路11和读出子电路13均与较少的信号端耦接，便可使得sram存储器1实现数据写入、存储和读取。因此，本发明实施例中的sram存储器1结构简单、面积较小、功耗低，能够最大程度的节约电子设备内部的空间和降低电子设备的功耗，降低sram存储器1的生产成本，进一步有利于降低处理电路芯片、电子设备的生产成本。
149.在一些实施例中，参考图1b和图1e所示，写入子电路11包括第一二极管和第二二极管，且写入子电路11还与第一电源电压信号端vdd相耦接，第一二极管和第二二极管被配置为在第一电源电压信号端vdd的控制下稳定输入信号向第一输出信号端bl和第二输出信号端nbl传输。
150.示例的，第一二极管和第二二极管的输出端均与第一电源电压信号端vdd耦接，从而构成了一个钳位电路。在输入信号din向第一输出信号端bl传输，反相后的输入信号din向第二输出信号端nbl传输的过程中，第一二极管和第二二极管均保持关闭状态，避免输入信号din和反相后的输入信号din互相产生干扰，从而使得写入子电路11在工作的过程中更加稳定。
151.在一些实施例中，参考图1c和图1f所示，写入子电路11还与复位信号端rstn相耦接。写入子电路11被配置为在复位信号端rstn和第一电源电压信号端vdd的控制下，对第一输出信号端bl和第二输出信号端nbl复位。
152.示例的，在对第一输出信号端bl和第二输出信号端nbl复位的过程中，第一输出信号端bl和第二输出信号端nbl的电位会被拉高至第一电源电压信号vdd的大小。在写入子电路11工作的过程中，写入子电路11会先进行复位，再传输输入信号din，从而避免第一输出信号端bl和第二输出信号端nbl在前一次输出信号后残留的信号影响本次信号输出，进而提高了写入子电路11输出信号的准确性和精确性。
153.在一些实施例中，参考图1a、图1b和图1c所示，第二栅极驱动信号端g2与第一节点n1相耦接，第三栅极驱动信号端g3与第二节点n2相耦接。
154.当第二栅极驱动信号端g2与第一节点n1相耦接，第三栅极驱动信号端g3与第二节点n2相耦接时，读出子电路13可以复用写入子电路11中的部分电路，从而可以简化sram存储器1中的电路结构，减小写入子电路11和读出子电路13的面积，从而降低生产成本，提高sram存储器1的市场竞争力。
155.在另一些实施例中，参考图1d、图1e、图1f和图1g所示，第二栅极驱动信号端g2与第一输出信号端bl相耦接，第三栅极驱动信号端g3与第二输出信号端nbl相耦接。在该种电路结构中，写入子电路11和读出子电路13相对独立，可以降低子电路之间的互扰，进而提高sram存储器1工作的稳定性。
156.在一些实施例中，参考图2a所示，读出子电路13还包括数据锁存单元131，数据锁存单元131被配置为锁存第三输出信号端out和第四输出信号端outn输出的信号。
157.示例的，参考图2a所示，数据锁存单元131分别与第三输出信号端out和第四输出信号端outn耦接，在第三输出信号端out输出的第三输出信号out和第四输出信号端outn输出的第四输出信号outn的控制下，数据锁存单元131可以暂存第三输出信号out和第四输出
信号outn，并从第五输出信号端d0和/或第六输出信号端d输出数据。
158.基于上述，本领域技术人员可以理解的是，第五输出信号端d0和第六输出信号端d为读出子电路13最终的信号输出端。
159.示例的，在一些实施例中，读出子电路13最终的输出信号从第五输出信号端d0输出；在该结构下，第五输出信号端d0与外部电路相耦接。
160.又示例的，在另一些实施例中，读出子电路13最终的输出信号从第六输出信号端d输出；在该结构下，第六输出信号端d与外部电路相耦接，且该外部电路包括反相器。
161.本领域技术人员可以理解的是，读出子电路13的输出信号作为了外部电路的输入信号使用，外部电路可以对该输入信号进行运算，以获得相应的运算结果。
162.在一些实施例中，参考图2b所示，数据锁存单元131包括至少一个触发器，触发器的置位端set和复位端rst分别与第三输出信号端out和第四输出信号端outn一一对应的相耦接。例如第三输出信号端out和触发器的置位端set相耦接，第四输出信号端outn和触发器的复位端rst相耦接。
163.示例的，上述的触发器为rs触发器。
164.进一步示例的，参考图2b所示，数据锁存单元131包括第一rs触发器1311和第二rs触发器1312。第一rs触发器1311的置位端与第三输出信号端out相耦接，复位端与第四输出信号端outn相耦接。第二rs触发器1312的置位端与第一rs触发器1311的第一个输出端q相耦接，第二rs触发器1312的复位端与第一rs触发器1311的第二个输出端qn相耦接；第二rs触发器1312的一个输出端作为第五输出信号端d0，另一个输出端作为第六输出信号端d。
165.本发明实施例中仅以数据锁存单元131包括2个rs触发器为例进行示意，本领域技术人员可以理解的是，数据锁存单元131也可以只包括一个rs触发器，此时该rs触发器的置位端set和复位端rst分别与第三输出信号端out和第四输出信号端outn相耦接，而两个输出端分别作为第五输出信号端d0和第六输出信号端d。
166.参考图2c所示，第一rs触发器1311例如包括第一与非门1313和第二与非门1314。第一与非门1313的置位端set与第二与非门1314的输出端qn相耦接，第二与非门1314的复位端rst与第一与非门1313的输出端q相耦接，第一与非门1313的复位端rst被配置与第四输出信号端outn相耦接，第二与非门1314的置位端set被配置为与第三输出信号端out相耦接。
167.第二rs触发器1312的结构与第一rs触发器1311相同，仅是第二rs触发器1312中两个与非门的两个输出端中的一个作为第五输出信号端d0，另一个作为第六输出信号端d。
168.在一些实施例中，参考图3a～图3d，写入子电路11包括第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4和反相器111。
169.第一晶体管m1的栅极与第一使能信号端we相耦接，第一极与输入信号端din相耦接，第二极与第一节点n1相耦接。
170.第二晶体管m2的栅极与第一使能信号端we相耦接，第一极与反相器111的输出端相耦接，第二极与第二节点n2相耦接。
171.第三晶体管m3的栅极与选择信号端sel相耦接，第一极与第一节点n1相耦接，第二极与第一输出信号端bl相耦接。
172.第四晶体管m4的栅极与选择信号端sel相耦接，第一极与第二节点n2相耦接，第二
极与第二输出信号端nbl相耦接。
173.反相器111的输入端与输入信号端din相耦接。
174.示例的，第一使能信号we和选择信号sel为高电平有效，则第一晶体管m1、第二晶体管m2、第三晶体管m3和第四晶体管m4均为n型晶体管。在数据写入阶段，当第一使能信号we和选择信号sel为高电平时，第一晶体管m1、第二晶体管m2、第三晶体管m3和第四晶体管m4均被开启，输入信号din经过第一晶体管m1和第三晶体管m3后从第一输出信号端bl输出；输入信号din被反相器111反相后流入第二晶体管m2和第四晶体管m4，反相后的输入信号din从第二输出信号端nbl输出。示例的，输入信号din为高电平时，从第一输出信号端bl输出的第一输出信号bl则为高电平，例如为1；从第二输出信号端nbl输出的第二输出信号nbl则为低电平，例如为0。
175.上述写入子电路11的结构简单，所需控制信号较少，即可实现信号的输出，便于搭建电路和最大程度的降低电路的生产成本。
176.在一些实施例中，参考图3b和图3d所示，写入子电路11包括第一二极管d1和第二二极管d2，且写入子电路11还与第一电源电压信号端vdd相耦接。第一二极管d1的输入端与第一节点n1相耦接，输出端与第一电源电压信号端vdd相耦接；第二二极管d2的输入端与第二节点n2相耦接，输出端与第一电源电压信号端vdd相耦接。
177.第一二极管d1和第二二极管d2组成了一个电位钳位电路，由于第一电源电压信号端vdd提供的第一电源电压vdd远远大于输入信号din的电平，因此第一二极管d1和第二二极管d2均不可能反向导通，从而可以降低第一节点n1的电压和第二节点n2的电压之间产生的互扰，最终提高了写入子电路11的稳定性。
178.一些实施例中，参考图3c和图3d所示，写入子电路11还包括第五晶体管m5和第六晶体管m6。第五晶体管m5的栅极与复位信号端rstn相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第一输出信号端bl相耦接。
179.第六晶体管m6的栅极与复位信号端rstn相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第二输出信号端nbl相耦接。
180.示例的，复位信号端rstn提供的复位信号rstn低电平为有效信号，则第五晶体管m5和第六晶体管m6可以为p型晶体管，例如pmos管。
181.当复位信号rstn为低电平时，第五晶体管m5和第六晶体管m6被开启，第一电源电压信号端vdd提供第一电源电压信号vdd被传输至第一输出信号端bl和第二输出信号端nbl，从而拉高第一输出信号端bl和第二输出信号端nbl的电位，实现对第一输出信号端bl和第二输出信号端nbl的复位。
182.写入子电路11的复位阶段位于数据写入阶段之前，复位第一输出信号端bl和第二输出信号端nbl可以保证在数据写入阶段时，第一输出信号端bl输出的第一输出信号和第二输出信号端nbl输出的第二输出信号的准确性，从而提高写入子电路11的性能。
183.在一些实施例中，参考图4所示，存储子电路12包括：第七晶体管m7、第八晶体管m8、第九晶体管m9、第十晶体管m10、第十一晶体管m11和第十二晶体管m12。
184.第七晶体管m7的栅极与第一控制节点s1相耦接，第一极与第二电源电压信号端vss相耦接，第二极与第二控制节点s2相耦接。
185.第八晶体管m8的栅极与第一控制节点s1相耦接，第一极与第一电源电压信号端
vdd相耦接，第二极与第二控制节点s2相耦接。
186.第九晶体管m9的栅极与第二控制节点s2相耦接，第一极与第二电源电压信号端vss相耦接，第二极与第一控制节点s1相耦接。
187.第十晶体管m10的栅极与第二控制节点s2相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第一控制节点s1相耦接。
188.第十一晶体管m11的栅极与第一栅极驱动信号端wl相耦接，第一极与第二输出信号端nbl相耦接，第二极与第二控制节点s2相耦接。
189.第十二晶体管m12的栅极与第一栅极驱动信号端wl相耦接，第一极与第一输出信号端bl相耦接，第二极与第一控制节点s1相耦接。
190.示例的，第一栅极驱动信号端wl提供的第一栅极驱动信号wl高电平有效。在此基础上，示例的，第七晶体管m7、第九晶体管m9、第十一晶体管m11和第十二晶体管m12均为n型晶体管；第八晶体管m8和第十晶体管m10均为p型晶体管，例如pmos管。
191.当第一栅极驱动信号wl为高电平时，第十二晶体管m12开启将第一输出信号bl传输至第一控制节点s1，第十一晶体管m11开启将第二输出信号nbl传输至第二控制节点s2，同时当第一输出信号bl为高电平，第二输出信号nbl为低电平时，则第一控制节点s1为高电平，第二控制节点s2为低电平。当第一控制节点s1为高电平时，第七晶体管m7开启，第八晶体管m8关闭，第七晶体管m7开启后将第二电源电压信号端vss提供的第二电源电压信号vss传输至第二控制节点s2，此时在第七晶体管m7、第二控制节点s2、第十一晶体管m11和第二输出信号端nbl所组成的线路上，信号均为低电平，即vss大小(例如为0)；当第二控制节点s2为低电平时，第九晶体管m9关闭，第十晶体管m10开启将第一电源电压信号vdd传输至第一控制节点s1，在第十晶体管m10、第一控制节点s1、第十二晶体管m12和第一输出信号端bl所组成的线路上，信号均为高电平，即vdd大小(例如为1)。因此第七晶体管m7、第八晶体管m8、第九晶体管m9和第十晶体管m10构成了两个交叉耦合的反相器，第一输出信号bl被存储在第一控制节点s1，第二输出信号nbl被存储在第二控制节点s2，当第一输出信号bl为1时，则第一控制节点s1的电位为1，当第二输出信号nbl为0时，则第二控制节点s2的电位为0，反之亦然；从而存储子电路12实现了对写入子电路11所输出的信号的存储。
192.在另一些实施例中，存储子电路12呈阵列形式分布，例如呈多行多列的形式分布。位于同一行的存储子电路12共用同一根第一电源电压信号线vdd，第二电源电压信号线vss和第一栅极驱动信号线wl；位于同一列的存储子电路12共用同一根第一输出信号线bl、第二输出信号线nbl。
193.存储子电路12最少仅需6个晶体管便可以实现数据的存储，结构简单。呈阵列分布的多个存储子电路12能够存储更多的信号，因此存储子电路12的数量需要根据处理电路芯片和电子设备的需求进行设置。
194.在一些实施例中，参考图5a和图5b所示，读出子电路13包括：第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第十六晶体管m16、第十七晶体管m17。
195.第十三晶体管m13的栅极与第二栅极驱动信号端g2耦接，第一极与第十七晶体管m17的第二极相耦接，第二极与第四输出信号端outn相耦接。
196.第十四晶体管m14的栅极与第三栅极驱动信号端g3耦接，第一极与第十七晶体管m17的第二极相耦接，第二极与第三输出信号端out相耦接。
197.第十五晶体管m15的栅极与第二使能信号端lat相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第四输出信号端outn相耦接。
198.第十六晶体管m16的栅极与第二使能信号端lat相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第三输出信号端out相耦接。
199.第十七晶体管m17的栅极与第二使能信号端lat相耦接，第一极与第二电源电压信号端vss相耦接。
200.示例的，第十三晶体管m13、第十四晶体管m14和第十七晶体管m17为n型晶体管；第十五晶体管m15和第十六晶体管m16为p型晶体管，例如pmos管。当第二使能信号lat为低电平时，第十七晶体管m17关闭，第十五晶体管m15和第十六晶体管m16开启将第一电源电压信号端vdd提供的第一电源电压信号vdd传输至第三输出信号端out和第四输出信号端outn，拉高第三输出信号端out和第四输出信号端outn的电位对其进行复位，此时第三输出信号端out和第四输出信号端outn均保持高电平。当第二栅极驱动信号端g2提供的第二栅极驱动信号g2为高电平时，第十三晶体管m13开启，同时当第二使能信号lat为高电平时，第十七晶体管m17开启，将第二电源电压信号vss传输至第十三晶体管m13，第十三晶体管m13再将第二电源电压信号vss传输至第四输出信号端outn，第四输出信号端outn输出的第四输出信号outn为低电平；当第三栅极驱动信号g 3为低电平时，第十四晶体管m14关闭，第三输出信号端out输出的第三输出信号out仍保持复位时的高电平。由此可知，在读出子电路13工作时，第三输出信号out和第四输出信号outn的电平不同，其中一个为高电平，另一个必为低电平。
201.参考图5b所示，写入子电路11中的第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第一二极管d1和第二二极管d2构成了一个复用单元110，该复用单元110被配置为在读出子电路13工作时复用为读出子电路13的一部分，读出子电路13被配置为从存储子电路12中读出数据。
202.参考图5b，第二栅极驱动信号端g2与写入子电路11中的第一节点n1相耦接，第三栅极驱动信号端g3与写入子电路11中第二节点n2相耦接；存储子电路12和写入子电路11通过第一输出信号端bl和第二输出信号端nbl相耦接。当读出子电路13需要读出存储子电路12中的数据时，复用单元110中的复位信号rstn为高电平，打开第五晶体管m5和第六晶体管m6，先对第一输出信号端bl和第二输出信号端nbl进行复位，此时第一栅极驱动信号wl为无效信号，第十一晶体管m11和第十二晶体管m12关闭，因此对第一输出信号端bl和第二输出信号端nbl进行复位不会影响到存储子电路12中存储的数据。复位之后，第五晶体管m5和第六晶体管m6关闭。
203.当存储子电路12存储的是高电平时，第一控制节点s1为高电平，第二控制节点s2为低电平，当第一栅极驱动信号wl为高电平时，第十一晶体管m11开启，第二输出信号端nbl输出低电平的第二输出信号nbl，第十二晶体管m12开启，第一输出信号端bl输出高电平的第一输出信号bl，同时选择信号sel也为高电平，第三晶体管m3和第四晶体管m4开启，进而控制第一节点n1的电位为高电平，第二节点n2的电位为低电平；当第一节点n1为高电平时，第二栅极驱动信号g2也为高电平，第十三晶体管m13开启，同时第二使能信号lat为高电平，第十七晶体管m17开启，则第四输出信号端outn输出的第四输出信号outn为低电平；当第二节点n2为低电平时，第十四晶体管m14处于关闭状态，则第三输出信号端out保持复位阶段
(读出子电路13的复位阶段)的高电平，电平大小为vdd大小，即第三输出信号端out输出的第三输出信号out为高电平，从而第三输出信号out的电平高于第四输出信号outn的电平。
204.当存储子电路12存储的是低电平时，第一控制节点s1为低电平，第二控制节点s2为高电平，当第一栅极驱动信号wl为高电平时，第十一晶体管m11开启，第二输出信号端nbl输出高电平的第二输出信号nbl，第十二晶体管m12开启，第一输出信号端bl输出低电平的第一输出信号bl，同时选择信号sel也为高电平，第三晶体管m3和第四晶体管m4开启，进而控制第一节点n1的电位为低电平，第二节点n2的电位为高电平；当第一节点n1为低电平时，第二栅极驱动信号g2也为低电平，第十三晶体管m13处于关闭状态，则第四输出信号outn保持高电平，大小即为vdd；当第二节点n2为高电平时，第十四晶体管m14开启，同时第二使能信号lat为高电平，第十七晶体管m17开启，控制第三输出信号端out输出低电平的第三输出信号out，低电平的大小为vss大小；从而第三输出信号out的电平低于第四输出信号outn的电平。由此可知，第三输出信号端out输出的第三输出信号out即为存储子电路12存储的信号，当存储子电路12存储高电平时，第三输出信号out即为高电平，例如为1；当存储子电路12存储低电平时，第三输出信号out即为低电平，例如为0。
205.需要说明的是，参考图5b中的结构，其中写入子电路11的结构还可以如图3a、图3b和图3c中所示。
206.上述读出子电路13的结构简单，且可与写入子电路11共用复用单元110，能够最大程度的简化读出子电路13的结构。
207.在另一些实施例中，参考图6a和图6b所示，读出子电路13包括：第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第十六晶体管m16、第十七晶体管m17、第十八晶体管m18和第十九晶体管m19。
208.第十三晶体管m13的栅极与第二栅极驱动信号端g2相耦接，第一极与第十七晶体管m17的第二极相耦接，第二极与第四输出信号端outn相耦接。
209.第十四晶体管m14的栅极与第三栅极驱动信号端g3相耦接，第一极与第十七晶体管m17的第二极相耦接，第二极与第三输出信号端out相耦接。
210.第十五晶体管m15的栅极与第二使能信号端lat相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第四输出信号端outn相耦接。
211.第十六晶体管m16的栅极与第二使能信号端lat相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第三输出信号端out相耦接。
212.第十七晶体管m17的栅极与第二使能信号端lat相耦接，第一极与第二电源电压信号端vss相耦接。
213.第十八晶体管m18的栅极与选择信号端sel相耦接，第一极与第一输出信号端bl相耦接，第二极与第二栅极驱动信号端g2相耦接。
214.第十九晶体管m19的栅极与选择信号端sel相耦接，第一极与第二输出信号端nbl相耦接，第二极与第三栅极驱动信号端g3相耦接。
215.第十八晶体管m18和第十九晶体管m19例如为n型晶体管。
216.参考图6b所示，读出子电路13还包括第三二极管d3和第四二极管d4，第三二极管d3的输入端与第三节点n3相耦接，输出端与第一电源电压信号端vdd相耦接；第四二极管d4的输入端与第四节点n4相耦接，输出端与第一电源电压信号端vdd相耦接；第三节点n3与第
二栅极驱动信号端g3相耦接，第四节点n4与第三栅极驱动信号端g3相耦接。
217.参考图6a和图6b所示，读出子电路13直接与第一输出信号端bl和第二输出信号端nbl相耦接，即读出子电路13不再复用写入子电路11中的复用单元110。
218.参考图6b所示，在读出子电路13需要读出存储子电路12中存储的数据时，当存储子电路12存储高电平时，第一控制节点s1的电平为高电平，第二控制节点s2的电平为低电平；当选择信号sel为高电平时控制第十八晶体管m18和第十九晶体管m19开启，从而第三节点n3的电平为高电平，第四节点n4的电平为低电平，进而第二栅极驱动信号g2为高电平控制第十三晶体管m13开启，同时第二使能信号lat为高电平控制第十七晶体管m17开启，最终第四输出信号outn为低电平；第四节点n4为低电平时，第三栅极驱动信号g3为低电平控制第十四晶体管m14关闭，第三输出信号out为高电平(保持vdd的大小)。
219.当存储子电路12存储低电平时，第一控制节点s1的电平为低电平，第二控制节点s2的电平为高电平；当选择信号sel为高电平时控制第十八晶体管m18和第十九晶体管m19开启，从而第三节点n3的电平为低电平，第四节点n4的电平为高电平，进而第二栅极驱动信号g2为低电平，第十三晶体管m13关闭，第四输出信号outn为高电平；第四节点n4为高电平时，第三栅极驱动信号g3为高电平，第十四晶体管m14开启，同时第二使能信号lat为高电平，第十七晶体管m17开启，第三输出信号out为低电平。
220.参考图6c和图6d所示，读出子电路13还包括第二十晶体管m20和第二十一晶体管m21，第二十晶体管m20的栅极与复位信号端rstn相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第一输出信号端bl相耦接；第二十一晶体管m21的栅极与复位信号端rstn相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第二输出信号端nbl相耦接。第二十晶体管m20和第二十一晶体管m21例如为p型晶体管，例如pmos管。
221.读出子电路13可以在读出数据前，先对第一输出信号端bl和第二输出信号端nbl进行复位，当复位信号rstn为高电平时，第二十晶体管m20和第二十一晶体管m21开启，对第一输出信号端bl和第二输出信号端nbl进行复位，从而可以保证读出子电路13从存储子电路12中读出的数据的准确性。
222.需要说明的是，图6a～图6d中的写入子电路11的结构还可以如图3a、图3c和图3d中所示的写入子电路11的结构，但读出子电路13此时并不复用写入子电路11中的结构，即写入子电路11的整体结构不变，但是不需要再划分复用单元110。
223.本领域技术人员可以理解的是，当读出子电路13工作时，选择信号sel为高电平，此时写入子电路11中的第三晶体管m3和第四晶体管m4也会开启，但是由于此时的第一使能信号we并不是有效信号，因此并不会在写入子电路11中形成通路。基于此，在另一些实施例中，与第十八晶体管m18和第十九晶体管m19连接的信号可以是其它信号，本技术中仅以该信号为选择信号sel为例进行示意，但并不限于此。
224.在另一些实施例中，参考图7所示，读出子电路13还包括数据锁存单元131。进一步，数据锁存单元131例如包括第一rs触发器1311。其中，第一rs触发器1311的置位端set与第三输出信号端out相耦接，第一rs触发器1311的复位端rst与第四输出信号端outn相耦接，第一rs触发器1311的输出端q作为第五输出信号端d0，第一rs触发器1311的输出端qn作为第六输出信号端d。
225.示例的，当第三输出信号out为高电平1，第四输出信号outn为低电平0时，则第一
与非门1313的复位端rst为0，第二与非门1314的置位端为1，从而第五输出信号端d0输出高电平1，并最终将高电平1输入外部电路。当第五输出信号端d0输出高电平1，第六输出信号端d的电位为0，在第六输出信号端d未与外部电路相耦接的情况下，第六输出信号端d为悬浮状态。
226.数据锁存单元131用于实现数据锁存功能，读出子电路13从存储子电路12读出的数据锁存在第五输出信号端d0或第六输出信号端d，直至下一个第二使能信号lat到来。
227.示例的，当第三输出信号端out输出高电平，例如为1时，第四输出信号端outn输出低电平，例如为0时，则第五输出信号端d0输出高电平，例如为1，从而读出子电路13实现了从存储子电路12读出和存储子电路12相同的信号的目的。
228.上述介绍的是sram存储器1中的写入子电路11、存储子电路12和读出子电路13相互配合工作，但是在一些实施例中，上述的sram存储器1中的写入子电路11、存储子电路12和读出子电路13还可以单独被使用，或者两两搭配使用。
229.例如，参考图1a和图1d，本发明的实施例还提供一种sram存储器1的写入子电路11，该写入子电路11包括：输入信号端din、选择信号端sel、第一使能信号端we、第一输出信号端bl和第二输出信号端nbl。该写入子电路11被用于在选择信号端sel和第一使能信号端we的控制下，将输入信号端din提供的输入信号din从第一输出信号端bl输出，将反相后的输入信号din从第二输出信号端nbl输出。对于该写入子电路11的描述在前文介绍sram存储器1时已进行过详细的介绍，因此不再赘述。
230.再进一步的，参考图1c和图1f，该写入子电路11还包括第一电源电压信号端vdd和复位信号端rstn。该写入子电路11还被用于在复位信号端rstn和第一电源电压信号端vdd的控制下，对第一输出信号端bl和第二输出信号端nbl复位。
231.又例如，参考图1a至图1c，本发明的实施例还提供一种sram存储器1的读出子电路13，包括：第一电源电压信号端vdd、第二电源电压信号端vss、第二使能信号端lat、第二栅极驱动信号端g2、第三栅极驱动信号端g3、第三输出信号端out和第四输出信号端outn。该读出子电路13被用于在第一电源电压信号端vdd和第二使能信号端lat的控制下将第三输出信号端out和第四输出信号端outn的电位拉高至第一电源电压信号端vdd所提供的第一电源电压信号vdd，以及在第二栅极驱动信号端g2、第三栅极驱动信号端g3、第二使能信号端lat和第二电源电压信号端vss的控制下从第三输出信号端out和第四输出信号端outn输出不同电位的信号。
232.上述为写入子电路11和读出子电路13分别单独使用时的结构，下面介绍由写入子电路11和读出子电路13搭配使用所组成的读写电路10的结构。
233.在一些实施例中，参考图5b所示，sram存储器1的读写电路10包括写入子电路11和读出子电路13。
234.写入子电路11包括：第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第一二极管d1、第二二极管d2、反相器111、输入信号端din、第一使能信号端we、选择信号端sel、第一电源电压信号端vdd、复位信号端rstn、第一输出信号端bl和第二输出信号端nbl。
235.第一晶体管m1的栅极与第一使能信号端we相耦接，第一极与输入信号端din相耦接，第二极与第一节点n1相耦接。
236.第二晶体管m2的栅极与第一使能信号端we相耦接，第一极与反相器111的输出端相耦接，第二极与第二节点n2相耦接。
237.第三晶体管m3的栅极与选择信号端sel相耦接，第一极与第一节点n1相耦接，第二极与第一输出信号端bl相耦接。
238.第四晶体管m4的栅极与选择信号端sel相耦接，第一极与第二节点n2相耦接，第二极与第二输出信号端nbl相耦接。
239.第五晶体管m5的栅极与复位信号端rstn相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第一输出信号端bl相耦接。
240.第六晶体管m6的栅极与复位信号端bl相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第二输出信号端nbl相耦接。
241.第一二极管d1的输入端与第一节点n1相耦接，输出端与第一电源电压信号端vdd相耦接；第二二极管d2的输入端与第二节点n2相耦接，输出端与第一电源电压信号端vdd相耦接。
242.反相器111的输入端与输入信号端相耦接din。
243.读出子电路13包括:第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第十六晶体管m16、第十七晶体管m17、第二使能信号端lat、第二栅极驱动信号端g2、第三栅极驱动信号端g3、第一电源电压信号端vdd、第二电源电压信号端vss、第三输出信号端out、第四输出信号端outn。
244.第十三晶体管m13的栅极与第二栅极驱动信号端g2耦接，第一极与第十七晶体管m17的第二极相耦接，第二极与第四输出信号端outn相耦接。
245.第十四晶体管m14的栅极与第三栅极驱动信号端g3耦接，第一极与第十七晶体管m17的第二极相耦接，第二极与第三输出信号端out相耦接。
246.第十五晶体管m15的栅极与第二使能信号端lat相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第四输出信号端outn相耦接。
247.第十六晶体管m16的栅极与第二使能信号端lat相耦接，第一极与第一电源电压信号端vdd相耦接，第二极与第三输出信号端out相耦接。
248.第十七晶体管m17的栅极与第二使能信号端lat相耦接，第一极与第二电源电压信号端vss相耦接。
249.第二栅极驱动信号端g2与第一节点n1相耦接，第三栅极驱动信号端g3与第二节点n2相耦接。
250.上述sram存储器1的写入子电路11和读出子电路13的功能以及其他不同结构，在前文也已做过详细介绍，参考前文理解即可，因此不在赘述。
251.参考图8a所示，本发明的实施例还提供一种sram存储器1的控制方法，包括：
252.s1、写入子电路11在选择信号端sel和第一使能信号端we的控制下，将输入信号端din提供的输入信号din从第一输出信号端bl输出，将反相后的输入信号从第二输出信号端nbl输出。
253.也就是说，第一输出信号bl和第二输出信号nbl互为反相信号，且第一输出信号bl和输入信号din相同。
254.s2、存储子电路12在第一电源电压信号端vdd、第二电源电压信号端vss和第一栅
极驱动信号端wl的控制下，存储第一输出信号端bl提供的第一输出信号bl和第二输出信号端nbl提供的第二输出信号nbl。
255.示例的，存储子电路12具有第一控制节点s1和第二控制节点s2，第一输出信号bl存储在第一控制节点s1，第二输出信号nbl存储在第二控制节点s2。
256.s3、读出子电路13在第一电源电压信号端vdd和第二使能信号端lat的控制下将第三输出信号端out和第四输出信号端outn的电位拉高至第一电源电压信号端vdd所提供的第一电源电压信号vdd，以及在第二栅极驱动信号端g2、第三栅极驱动信号端g3、第二使能信号端lat和第二电源电压信号端vss的控制下从第三输出信号端out和第四输出信号端outn输出不同电位的信号，其中第二栅极驱动信号端g2提供的第二栅极驱动信号g2由存储子电路存储12存储的第一输出信号bl产生，第三栅极驱动信号端g3提供的第三栅极驱动信号g3由存储子电路存储12的第二输出信号nbl产生。
257.第二栅极驱动信号g2由存储子电路存储12的第一输出信号bl产生即存储子电路存储的第一输出信号bl可以传输至第二栅极驱动信号端g2成为第二栅极驱动信号g2；第三栅极驱动信号g3由存储子电路存储12的第二输出信号nbl产生即第二输出信号nbl可以传输至第三栅极驱动信号端g3成为第三栅极驱动信号g3。
258.写入子电路11的作用是向存储子电路12中写入数据，存储子电路12的作用是存储数据，数据被存储后，再由读出子电路13从存储子电路12中读出。
259.需要说明的是，本技术中的第二栅极驱动信号g2和第三栅极驱动信号g3的来源是存储子电路12，存储子电路12分别从第一输出信号端bl和第二输出信号端nbl输出第一输出信号bl和第二输出信号nbl，该第一输出信号bl和第二输出信号nbl经过传输最终被读出子电路13所接收查，成为第二栅极驱动信号g2和第三栅极驱动信号g3。
260.本技术中sram存储器1的控制方法与前述的sram存储器1具有相同的有益效果，因此不再赘述。
261.在一些实施例中，参考图8b所示，读出子电路13在第一节点n1、第二节点n2、第二栅极驱动信号端g2、第三栅极驱动信号端g3、第二使能信号端lat和第二电源电压信号端vss的控制下，从第三输出信号端out和第四输出信号端outn输出不同电位的信号。
262.当读出子电路13进行数据读取的时候，第一输出信号bl传输至第一节点n1，第二输出信号nbl传输至第二节点n2，且读出子电路13与写入子电路11相耦接，则读出子电路13需要读出第一控制节点s1的电位和第二控制节点s2的电位。此时，读出子电路13和写入子电路11共用部分晶体管。
263.在另一些实施例中，当读出子电路13进行数据读取的时候，第一输出信号和第二输出信号可以直接传输至读出子电路13中，此时读出子电路13无需和写入子电路11共用晶体管。
264.读出子电路13的作用是从存储子电路12中读取数据，因此本技术中通过简单的电路设计便可以实现此目标，相比于相关技术中往往需要几十个晶体管的电路，本技术中的电路设计较为简单。
265.参考图9a，在相关技术sram存储器1的数据写入阶段，选择信号cs的低电平为有效信号，使能信号we的高电平为有效信号，在选择信号cs、使能信号we和地址信号adr的控制下，输入信号din被写入电路中。
266.参考图9b，在相关技术sram存储器1的数据读出阶段，选择信号cs的低电平为有效信号，使能信号we保持低电平，在选择信号cs和使能信号we的控制下，输出端dout输出信号。
267.该相关技术中的控制信号较少，在对sram存储器的电路进行设计时，需要较多的晶体管进行配合，才能实现用较少的信号进行控制。
268.下面结合时序图和电路的结构图介绍本技术中的sram存储器1的控制方法：
269.参考图10结合图5b所示，复位阶段：在写入子电路11中，当时钟信号clk的上升沿到来时，即t0时刻到来后，复位信号rstn在时刻t1由高电平跳变为低电平，产生了一个低电平的脉冲，此时复位信号rstn为有效信号时，第五晶体管m5和第六晶体管m6开启，对第一输出信号端bl和第二输出信号端nbl进行复位操作，将第一输出信号端bl和第二输出信号端nbl的电平拉高至高电平；当复位信号rstn在t2时刻由低电平跳变为高电平时，复位信号rstn变为无效信号，写入子电路11的复位阶段结束。其中，时钟信号clk由高电平跳变为低电平的时刻为t4，时刻t2小于时刻t4大于时刻t1，时刻t1大于时刻t0，即复位信号rstn有效电平的宽度小于时钟信号clk有效电平的宽度。
270.数据写入阶段：在上述的复位阶段之后，第一使能信号we在时刻t3由低电平跳变为高电平，从而控制第一晶体管m1和第二晶体管m2开启，同时选择信号sel在时刻t3也由低电平跳变为高电平，从而控制第三晶体管m3和第四晶体管m4开启。输入信号端din提供的输入信号din经过第一晶体管m1和第三晶体管m3被传输至第一输出信号端bl，反相后的输入信号din经过第二晶体管m2和第四晶体管m4被传输至第二输出信号端nbl。此时，在存储子电路12中，第一栅极驱动信号wl在时刻t3由低电平跳变为高电平，从而控制第十二晶体管m12和第十一晶体管m11开启，分别将第一输出信号bl存储至第一控制节点s1，将第二输出信号nbl存储至第二节点n2。在时刻t4，第一使能信号we、选择信号sel和第一栅极驱动信号wl均由高电平再次跳变为低电平，且时刻t4与时钟信号clk下降沿的时刻重合。
271.当存储子电路12为多个时，第一输出信号bl和第二输出信号nbl具体存入哪一个存储子电路12中由地址信号adr确定，地址信号adr包括多个地址，例如地址adr1、地址adr2等等；地址信号adr中的每个地址与存储子电路12一一对应。
272.数据读出阶段：第一栅极驱动信号wl在时刻t5由低电平跳变为高电平，第十一晶体管m11和第十二晶体管m12开启，第一控制节点s1存储的信号从第十二晶体管m12输出至第一输出信号端bl，即第一输出信号bl；第二控制节点s2存储的信号从第十一晶体管m11输出至第二输出信号端nbl，即第二输出信号nbl。选择信号sel也在时刻t5由低电平跳变为高电平，第三晶体管m3和第四晶体管m4开启，第一输出信号bl经第三晶体管m3传输至第一节点n1，第二输出信号nbl经过第四晶体管m4传输至第二节点n2。在第一节点n1的控制下，第十三晶体管m13开启，在第二节点n2的控制下第十四晶体管m14仍然关闭，且此时第二使能信号lat在时刻t5由低电平跳变为高电平，从而控制第十七晶体管m17开启，第十五晶体管m15和第十六晶体管m16关闭，在第十五晶体管m15和第十六晶体管m16关闭之前，第三输出信号端out和第四输出信号端outn均为高电平。而当第十三晶体管m13开启后，第二电源电压信号wss被传输至第四输出信号端outn，因此第三输出信号端out此时输出高电平，第四输出信号端outn此时输出低电平，由此可知此时的第三输出信号out与第一输出信号bl相同，第四输出信号outn与第二输出信号nbl相同，即读出子电路13从存储子电路12中读出了
与存储子电路12中与第一控制节点s1的电位相同的第三输出信号out，和与第二控制节点s2电位相同的第四输出信号outn，最终实现了数据读取的目的。
273.在一些实施例中，数据锁存单元131的第五输出信号端d0与外部电路相耦接，从而第五输出信号的波形图如图10所示。
274.需要说明的是，在数据读出阶段中也存在复位过程，当第二使能信号为低电平时，第十五晶体管m15和第十六晶体管m16均为开启状态，此时，可将第一电源电压信号vdd传输至第三输出信号端out和第四输出信号端outn对其进行复位，为第十三晶体管m13和第十四晶体管m14输出信号做准备。
275.本领域技术人员可以理解的是，虽然本技术中并未示出第一电源电压信号vdd和第二电源电压信号vss，但是第一电源电压信号vdd和第二电源电压信号vss在时序图中均是体现为直线的，只不过第一电源电压信号vdd的直线代表高电平，第二电源电压信号vss的直线代表低电平。
276.相比于相关技术中的控制信号仅包括一个使能信号we、一个选择信号cs、一个地址信号adr，通过它们来控制电路的数据写入阶段和读出阶段，控制信号较少，电路结构中需要的晶体管较多，且对电路的控制不够精细和稳定，而本技术中的控制信号更多，所需的晶体管更少，且控制更为精密和稳定，尤其是对写入子电路11和读出子电路13的控制更为准确，这是因为本技术中通过第一使能信号we控制写入子电路11，通过第二使能信号lat控制读出子电路13，从而对写入子电路11和读出子电路13的控制相对独立，控制过程相对简单。
277.参考图11a所示，本发明实施例中的sram存储器1还可以包括行译码器15和逻辑控制器14；行译码器15用于向sram存储器1提供第一栅极驱动信号wl，逻辑控制器14用于向sram存储器1提供复位信号rstn、第一使能信号we和第二使能信号lat。
278.参考图11a所示，写入子电路11和读出子电路13中的复位信号rstn、第一使能信号we和第二使能信号lat是由逻辑控制器14提供的。逻辑控制器14在外部提供的时钟信号clk、写使能信号和读使能信号的控制下向写入子电路11和读出子电路13提供复位信号rstn、第一使能信号we和第二使能信号lat。
279.逻辑控制器14在外部提供的地址信号adr的控制下，向行译码器15提供地址信号adr，行译码器15在地址信号adr的控制下向存储子电路阵列12'提供第一栅极驱动信号wl。行译码器15提供的地址信号adr和第一输出信号bl决定了存储子电路阵列12'中具体哪一个存储子电路12进行工作，然后再由第一使能信号we和第二使能信号lat控制存储子电路12是进行数据写入还是进行数据读出。
280.本领域技术人员可以理解的是，用于传输第一栅极驱动信号wl的信号线被称为字线，用于传输第一输出信号bl和第二输出信号nbl的信号线可被称为位线。
281.参考图11b所示，介绍逻辑控制器14根据外部的时钟信号clk、写使能信号和读使能信号产生复位信号rstn、第一使能信号we和第二使能信号lat的过程。
282.第一步：外部的时钟信号clk输入第一延迟模块141，第一延迟模块141的输出信号和时钟信号clk再输入到复位时间产生模块144中，从而产生复位信号rstn，复位信号rstn有效电平持续的时间可以参考图10，例如为t1～t2。
283.第二步：第一延迟模块141的输出信号输入到第二延迟模块142中，第二延迟模块
142的输出信号和外部的写使能信号输入到写入时间产生模块145中，从而产生第一使能信号we。第一使能信号we有效电平持续的时间可以参考图10，例如为t3～t4。
284.第三步：第二延迟模块142的输出信号输入到第三延迟模块143中，第三延迟模块143的输出信号和外部的读使能信号输入到读出时间产生模块146，从而产生第二使能信号lat。第二使能信号lat有效电平持续的时间可以参考图10，例如为t5～t6。
285.本领域技术人员可以理解的是第一延迟模块141、第二延迟模块142、第三延迟模块143的作用均为时间延迟；复位时间产生模块144、写入时间产生模块145和读出时间产生模块146的作用均为信号复合。而实现上述功能的第一延迟模块141、第二延迟模块142、第三延迟模块143、复位时间产生模块144、写入时间产生模块145和读出时间产生模块146均为本领域常见的集成电路，因此本技术中不在赘述。
286.本领域技术人员可以理解的是，本技术中的高电平和低电平仅为相对而言的，例如高电平为1，低电平为0；信号线、信号端和信号是相互对应的，相同的信号线、信号端和信号用同一个附图标记表示，例如第一电源电压信号线vdd用于提供第一电源电压信号vdd，因此信号端可以理解为与信号线相耦接的端子，也可以理解为信号线的一部分；数据和信号是相同的意思表示；晶体管均以场效应晶体管为例，每个晶体管的第一极可以是源极，第二极可以是漏极，反之也可以，且以信号输入的一端为第一极，信号输出的一端为第二极进行示意。实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：rom、ram、磁碟或者光盘等各种可以存储程序代码的介质。
287.以上所述仅为本发明的优选实施方式而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：

1.一种sram存储器的写入子电路，其特征在于，包括：输入信号端、选择信号端、第一使能信号端、第一输出信号端和第二输出信号端；被配置为在所述选择信号端和所述第一使能信号端的控制下，将所述输入信号端提供的输入信号从所述第一输出信号端输出，将反相后的所述输入信号从所述第二输出信号端输出。2.根据权利要求1所述的sram存储器的写入子电路，其特征在于，还包括：第一电源电压信号端、第一二极管、第二二极管，所述第一二极管和所述第二二极管被配置为在所述第一电源电压信号端的控制下稳定所述输入信号向所述第一输出信号端和所述第二输出信号端传输。3.根据权利要求2所述的sram存储器的写入子电路，其特征在于，还包括：复位信号端；还被配置为在所述复位信号端和所述第一电源电压信号端的控制下，对所述第一输出信号端和所述第二输出信号端复位。4.根据权利要求1或2所述的sram存储器的写入子电路，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和反相器；所述第一晶体管的栅极与所述第一使能信号端相耦接，第一极与所述输入信号端相耦接，第二极与所述第三晶体管的第一极相耦接；所述第二晶体管的栅极与所述第一使能信号端相耦接，第一极与所述反相器的输出端相耦接，第二极与所述第四晶体管的第一极相耦接；所述第三晶体管的栅极与所述选择信号端相耦接，第二极与所述第一输出信号端相耦接；所述第四晶体管的栅极与所述选择信号端相耦接，第二极与所述第二输出信号端相耦接；所述反相器的输入端与所述输入信号端相耦接。5.根据权利要求4所述的sram存储器的写入子电路，其特征在于，在所述写入子电路包括第一电源电压信号端、第一二极管和第二二极管的情况下，所述第一二极管的输入端与所述第一晶体管的第二极相耦接，输出端与所述第一电源电压信号端相耦接；所述第二二极管的输入端与所述第二晶体管的第二极相耦接，输出端与所述第一电源电压信号端相耦接。6.根据权利要求3所述的sram存储器的写入子电路，其特征在于，还包括：第五晶体管和第六晶体管；所述第五晶体管的栅极与所述复位信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第一输出信号端相耦接；所述第六晶体管的栅极与所述复位信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第二输出信号端相耦接。7.一种sram存储器的读出子电路，其特征在于，包括：第一电源电压信号端、第二电源电压信号端、第二使能信号端、第二栅极驱动信号端、第三栅极驱动信号端、第三输出信号端和第四输出信号端；被配置为在所述第一电源电压信号端和所述第二使能信号端的控制下将所述第三输出信号端和所述第四输出信号端的电位拉高至所述第一电源电压信号端所提供的第一电源电压信号，以及在所述第二栅极驱动信号端、所述第三栅极驱动信号端、所述第二使能信号端和所述第二电源电压信号端的控制下从所述第三输出信号端和所述
第四输出信号端输出不同电位的信号。8.根据权利要求7所述的sram存储器的读出子电路，其特征在于，还包括：数据锁存单元，所述数据锁存单元被配置为锁存所述第三输出信号端和所述第四输出信号端输出的信号。9.根据权利要求7或8所述的sram存储器的读出子电路，其特征在于，包括：第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管；所述第十三晶体管的栅极与所述第二栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第四输出信号端相耦接；所述第十四晶体管的栅极与所述第三栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第三输出信号端相耦接；所述第十五晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第四输出信号端相耦接；所述第十六晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第三输出信号端相耦接；所述第十七晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第二电源电压信号端相耦接。10.一种sram存储器，其特征在于，包括：写入子电路，具有第一节点和第二节点，与输入信号端、选择信号端、第一使能信号端、第一输出信号端和第二输出信号端相耦接，被配置为在所述选择信号端和所述第一使能信号端的控制下，将所述输入信号端提供的输入信号从所述第一输出信号端输出，将反相后的所述输入信号从所述第二输出信号端输出；其中所述输入信号通过所述第一节点传输至所述第一输出信号端，反相后的输入信号通过所述第二节点传输至所述第二输出信号端；存储子电路，与所述第一输出信号端、所述第二输出信号端、第一电源电压信号端、第二电源电压信号端和第一栅极驱动信号端相耦接，被配置为在所述第一电源电压信号端、所述第二电源电压信号端和所述第一栅极驱动信号端的控制下，存储所述第一输出信号端提供的第一输出信号和所述第二输出信号端提供的第二输出信号；读出子电路，与所述第一电源电压信号端、所述第二电源电压信号端、第二使能信号端、第二栅极驱动信号端、第三栅极驱动信号端、第三输出信号端和第四输出信号端相耦接，被配置为在所述第一电源电压信号端和所述第二使能信号端的控制下将所述第三输出信号端和所述第四输出信号端的电位拉高至所述第一电源电压信号端所提供的第一电源电压信号，以及在所述第二栅极驱动信号端、所述第三栅极驱动信号端、所述第二使能信号端和所述第二电源电压信号端的控制下从所述第三输出信号端和所述第四输出信号端输出不同电位的信号，其中所述第二栅极驱动信号端提供的第二栅极驱动信号由所述存储子电路存储的所述第一输出信号产生，所述第三栅极驱动信号端提供的第三栅极驱动信号由所述存储子电路存储的所述第二输出信号产生。11.根据权利要求10所述的sram存储器，其特征在于，所述第二栅极驱动信号端与所述第一节点相耦接，所述第三栅极驱动信号端与所述第二节点相耦接。12.根据权利要求11所述的sram存储器，其特征在于，所述写入子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和反相器；
所述第一晶体管的栅极与所述第一使能信号端相耦接，第一极与所述输入信号端相耦接，第二极与所述第一节点相耦接；所述第二晶体管的栅极与所述第一使能信号端相耦接，第一极与所述反相器的输出端相耦接，第二极与所述第二节点相耦接；所述第三晶体管的栅极与所述选择信号端相耦接，第一极与所述第一节点相耦接，第二极与所述第一输出信号端相耦接；所述第四晶体管的栅极与所述选择信号端相耦接，第一极与所述第二节点相耦接，第二极与所述第二输出信号端相耦接；所述反相器的输入端与所述输入信号端相耦接；和/或所述存储子电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；所述第七晶体管的栅极与第一控制节点相耦接，第一极与所述第二电源电压信号端相耦接，第二极与第二控制节点相耦接；所述第八晶体管的栅极与所述第一控制节点相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第二控制节点相耦接；所述第九晶体管的栅极与所述第二控制节点相耦接，第一极与所述第二电源电压信号端相耦接，第二极与所述第一控制节点相耦接；所述第十晶体管的栅极与所述第二控制节点相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第一控制节点相耦接；所述第十一晶体管的栅极与所述第一栅极驱动信号端相耦接，第一极与所述第二输出信号端相耦接，第二极与所述第二控制节点相耦接；所述第十二晶体管的栅极与所述第一栅极驱动信号端相耦接，第一极与所述第一输出信号端相耦接，第二极与所述第一控制节点相耦接；和/或所述读出子电路包括：第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管；所述第十三晶体管的栅极与所述第二栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第四输出信号端相耦接；所述第十四晶体管的栅极与所述第三栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第三输出信号端相耦接；所述第十五晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第四输出信号端相耦接；所述第十六晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第三输出信号端相耦接；所述第十七晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第二电源电压信号端相耦接。13.根据权利要求10所述的sram存储器，其特征在于，所述写入子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和反相器；
所述第一晶体管的栅极与所述第一使能信号端相耦接，第一极与所述输入信号端相耦接，第二极与所述第一节点相耦接；所述第二晶体管的栅极与所述第一使能信号端相耦接，第一极与所述反相器的输出端相耦接，第二极与所述第二节点相耦接；所述第三晶体管的栅极与所述选择信号端相耦接，第一极与所述第一节点相耦接，第二极与所述第一输出信号端相耦接；所述第四晶体管的栅极与所述选择信号端相耦接，第一极与所述第二节点相耦接，第二极与所述第二输出信号端相耦接；所述反相器的输入端与所述输入信号端相耦接；所述存储子电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；所述第七晶体管的栅极与第一控制节点相耦接，第一极与所述第二电源电压信号端相耦接，第二极与第二控制节点相耦接；所述第八晶体管的栅极与所述第一控制节点相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第二控制节点相耦接；所述第九晶体管的栅极与所述第二控制节点相耦接，第一极与所述第二电源电压信号端相耦接，第二极与所述第一控制节点相耦接；所述第十晶体管的栅极与所述第二控制节点相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第一控制节点相耦接；所述第十一晶体管的栅极与所述第一栅极驱动信号端相耦接，第一极与所述第二输出信号端相耦接，第二极与所述第二控制节点相耦接；所述第十二晶体管的栅极与所述第一栅极驱动信号端相耦接，第一极与所述第一输出信号端相耦接，第二极与所述第一控制节点相耦接；所述读出子电路包括：第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管；所述第十三晶体管的栅极与所述第二栅极驱动信号端相耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第四输出信号端相耦接；所述第十四晶体管的栅极与所述第三栅极驱动信号端相耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第三输出信号端相耦接；所述第十五晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第四输出信号端相耦接；所述第十六晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第三输出信号端相耦接；所述第十七晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第二电源电压信号端相耦接；第十八晶体管的栅极与选择信号端相耦接，第一极与所述第一输出信号端相耦接，第二极与所述第二栅极驱动信号端相耦接；第十九晶体管的栅极与选择信号端相耦接，第一极与所述第二输出信号端相耦接，第二极与所述第三栅极驱动信号端相耦接。
14.一种sram存储器的读写电路，其特征在于，包括写入子电路和读出子电路；所述写入子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一二极管、第二二极管、反相器、输入信号端、第一使能信号端、选择信号端、第一电源电压信号端、复位信号端、第一输出信号端和第二输出信号端；所述第一晶体管的栅极与所述第一使能信号端相耦接，第一极与所述输入信号端相耦接，第二极与第一节点相耦接；所述第二晶体管的栅极与所述第一使能信号端相耦接，第一极与所述反相器的输出端相耦接，第二极与第二节点相耦接；所述第三晶体管的栅极与所述选择信号端相耦接，第一极与所述第一节点相耦接，第二极与所述第一输出信号端相耦接；所述第四晶体管的栅极与所述选择信号端相耦接，第一极与所述第二节点相耦接，第二极与所述第二输出信号端相耦接；所述第五晶体管的栅极与所述复位信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第一输出信号端相耦接；所述第六晶体管的栅极与所述复位信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第二输出信号端相耦接；所述第一二极管的输入端与所述第一节点相耦接，输出端与所述第一电源电压信号端相耦接；所述第二二极管的输入端与所述第二节点相耦接，输出端与所述第一电源电压信号端相耦接；所述反相器的输入端与所述输入信号端相耦接；所述读出子电路包括:第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第二使能信号端、第二栅极驱动信号端、第三栅极驱动信号端、第一电源电压信号端、第二电源电压信号端、第三输出信号端、第四输出信号端；所述第十三晶体管的栅极与所述第二栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第四输出信号端相耦接；所述第十四晶体管的栅极与所述第三栅极驱动信号端耦接，第一极与所述第十七晶体管的第二极相耦接，第二极与所述第三输出信号端相耦接；所述第十五晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第四输出信号端相耦接；所述第十六晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第一电源电压信号端相耦接，第二极与所述第三输出信号端相耦接；所述第十七晶体管的栅极与所述第二使能信号端相耦接，第一极与所述第二电源电压信号端相耦接；所述第二栅极驱动信号端与所述第一节点相耦接，所述第三栅极驱动信号端与所述第二节点相耦接。15.一种处理电路芯片，其特征在于，包括如权利要求10至13任一项所述的sram存储器和至少一个处理电路；所述sram存储器用于存储所述至少一个处理电路运行时所需的数据。16.一种电子设备，其特征在于，包括如权利要求15所述的处理电路芯片和电源，所述
电源用于向所述处理电路芯片提供电源。17.一种sram存储器的控制方法，所述sram存储器包括写入子电路、存储子电路和读出子电路；其特征在于，所述控制方法包括：所述写入子电路在选择信号端和第一使能信号端的控制下，将输入信号端提供的输入信号从第一输出信号端输出，将反相后的所述输入信号从第二输出信号端输出；所述存储子电路在第一电源电压信号端、第二电源电压信号端和第一栅极驱动信号端的控制下，存储所述第一输出信号端提供的第一输出信号和所述第二输出信号端提供的第二输出信号；所述读出子电路在所述第一电源电压信号端和第二使能信号端的控制下将第三输出信号端和第四输出信号端的电位拉高至所述第一电源电压信号端所提供的第一电源电压信号，以及在第二栅极驱动信号端、第三栅极驱动信号端、所述第二使能信号端和所述第二电源电压信号端的控制下从所述第三输出信号端和所述第四输出信号端输出不同电位的信号，其中所述第二栅极驱动信号端提供的第二栅极驱动信号由所述存储子电路存储的所述第一输出信号产生，所述第三栅极驱动信号端提供的第三栅极驱动信号由所述存储子电路存储的所述第二输出信号产生。18.根据权利要求17所述的sram存储器的控制方法，其特征在于，所述写入子电路具有第一节点和第二节点，所述输入信号通过所述第一节点传输至第一输出信号端，反相后的输入信号通过所述第二节点传输至第二输出信号端；所述读出子电路在所述第一节点、所述第二节点、所述第二栅极驱动信号端、所述第三栅极驱动信号端、所述第二使能信号端和所述第二电源电压信号端的控制下，从所述第三输出信号端和所述第四输出信号端输出不同电位的信号。

技术总结

本申请提供一种SRAM存储器及其写入子电路、读出子电路以及控制方法，涉及半导体技术领域，能够最大程度的节约电子设备内部的空间和降低电子设备的功耗。其中的SRAM存储器包括：写入子电路、存储子电路和读出子电路；写入子电路被配置为将输入信号从第一输出信号端输出，将反相后的输入信号从第二输出信号端输出。存储子电路被配置为存储第一输出信号和第二输出信号。读出子电路被配置为将第三输出信号端和第四输出信号端的电位拉高至第一电源电压信号，以及从第三输出信号端和第四输出信号端输出不同电位的信号。号端输出不同电位的信号。号端输出不同电位的信号。