一种闪存芯片的缺陷检测方法及系统

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1.本技术涉及闪存芯片技术领域，尤其涉及一种闪存芯片的缺陷检测方法及系统。

背景技术：

2.非易失闪存(nor flash)芯片在工艺制造过程中，不可避免地会出现一些有缺陷的存储单元，这些有缺陷的存储单元具体表现为无法擦除、无法编程、跨导过低、或与其它电路短接等现象，nor flash闪存芯片在出厂晶圆测试时，需要筛选出这些有缺陷的存储单元，以确保nor flash产品的高可靠性。
3.具体的，nor flash闪存芯片在晶圆测试时，需要针对存储单元无法擦除、无法编程、跨导过低等具体缺陷情况，分别做全片读取操作，从而筛选出有缺陷的存储单元，因此，在晶圆测试中，这样的全片筛选需要进行多遍。然而，目前nor flash闪存芯片在进行缺陷检测时，需要将全片读取结果全部传输至自动测试设备(ate)进行分析后，才能确定有缺陷的存储单元的地址，但由于nor flash闪存芯片的容量较大，通常约为几十兆到几百兆，且晶圆测试通常为多颗芯片并行测试，因此，所有测试数据全都传输至自动测试设备进行分析，不仅需要传输、分析的数据量很大，而且还需要串行做分析，会花费较长的时间，增加了测试成本。可见，现在亟需一种快速的闪存芯片的缺陷检测方法。

技术实现要素：

4.为解决上述技术问题，本技术实施例提供了一种闪存芯片的缺陷检测方法及系统，以提高闪存芯片中缺陷的检测速度，减少测试成本。
5.为实现上述目的，本技术实施例提供了如下技术方案：
6.一种闪存芯片的缺陷检测方法，所述闪存芯片包括沿第一方向排列的m条位线和沿第二方向排列的n条字线，每一条位线和每一条字线的交叠处设置有一存储单元，所述第一方向与所述第二方向垂直，该方法包括：
7.s100：从所述m条位线中任选x条位线作为一组位线，x不大于m；
8.s200：在所述第二方向上，依次选取待读取字线，并读取所述待读取字线与所述x条位线交叠处的各存储单元的存储数据；
9.s300：判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致，如果一存储单元的存储数据与预期数据一致，则将该存储单元所在位线的输出结果更新为第一输出结果，如果一存储单元的存储数据与预期数据不一致，则将该存储单元所在位线的输出结果更新并锁定为第二输出结果，且锁定后的位线的输出结果不会再次更新，直至选取完所有的字线为止，得到所述x条位线中每一条位线的最终输出结果；
10.s400：从未选取的各位线中再任选x条位线作为下一组位线，返回执行步骤s200和s300，直至选取完所有的位线为止。
11.可选的，在所述第二方向上，依次选取待读取字线包括：
12.s210：在所述第二方向上，基于预设规则，依次选取待读取字线。
13.可选的，读取所述待读取字线与所述x条位线交叠处的各存储单元的存储数据包括：
14.s220：对于所述x条位线中的任一条位线，通过该条位线，获取所述待读取字线与该条位线交叠处的存储单元的电流信号，从而得到所述待读取字数与所述x条位线交叠处的各存储单元的电流信号；
15.s230：将所述待读取字数与所述x条位线交叠处的各存储单元的电流信号转化为数字信号，作为所述待读取字线与所述x条位线交叠处的各存储单元的存储数据。
16.可选的，该方法在判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致之前，还包括：
17.s500：判断所述闪存芯片是否处于缺陷检测状态，如果否，则将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据直接输出，如果是，则继续执行步骤s300-s400。
18.一种闪存芯片的缺陷检测系统，所述闪存芯片包括沿第一方向排列的m条位线和沿第二方向排列的n条字线，每一条位线和每一条字线的交叠处设置有一存储单元，所述第一方向与所述第二方向垂直，该系统包括：控制器、数据选择器、检测器和错误累积电路，其中，
19.所述数据选择器用于在所述控制器的控制下，从所述m条位线中任选x条位线作为一组位线，x不大于m，并在所述第二方向上，依次选取待读取字线，使得所述检测器通过所述数据选择器读取所述待读取字线与所述x条位线交叠处的各存储单元的存储数据；
20.所述检测器还用于判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致，并将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果输出给所述错误累积电路，使得所述错误累积电路在一存储单元的存储数据与预期数据一致时，将该存储单元所在位线的输出结果更新为第一输出结果，在一存储单元的存储数据与预期数据不一致时，将该存储单元所在位线的输出结果更新并锁定为第二输出结果，且锁定后的位线的输出结果不会再次更新，直至所述数据选择器选取完所有的字线为止，得到所述x条位线中每一条位线的最终输出结果；
21.在得到所述x条位线中每一条位线的最终输出结果后，所述数据选择器继续用于在所述控制器的控制下，从未选取的各位线中再任选x条位线作为下一组位线，直至选取完所有的位线为止。
22.可选的，所述检测器包括感应放大器，所述感应放大器用于将所述数据选择器通过所述x条位线中的任一条位线获取的所述待读取字线与该条位线交叠处的存储单元的电流信号转化为数字信号，作为所述待读取字线与该条位线交叠处的存储单元的存储数据，从而得到所述待读取字线与所述x条位线交叠处的各存储单元的存储数据。
23.可选的，所述感应放大器具备判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的功能，并将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果输出给所述错误累积电路。
24.可选的，所述感应放大器不具备判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的功能，所述检测器还包括：
25.异或非门电路，所述异或非门电路的第一输入端输入所述感应放大器输出的所述待读取字线与所述x条位线交叠处的各存储单元的存储数据，所述异或非门电路的第二输入端输入预期数据，输出端将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果输出给所述错误累积电路。
26.可选的，所述错误累积电路包括：
27.与门电路，所述与门电路的第一输入端与其输出端相连，第二输入端输入所述检测器输出的所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果，在每组位线检测开始前，所述与门电路的输出端置位为1；
28.其中，如果一存储单元的存储数据与预期数据一致，则所述检测器输出的检测结果为1，表征该存储单元为无缺陷存储单元，如果一存储单元的存储数据与预期数据不一致，则所述检测器输出的检测结果为0，表征该存储单元为缺陷存储单元。
29.可选的，所述错误累积电路还包括：位于所述与门电路的第一输入端和其输出端之间的或门电路；
30.所述或门电路的第一输入端输入开关信号，第二输入端与所述与门电路的输出端相连，输出端与所述与门电路的第一输入端相连；
31.其中，当所述开关信号为1时，关闭对所述闪存芯片的缺陷检测，当所述开关信号为0时，开启对所述闪存芯片的缺陷检测。
32.与现有技术相比，上述技术方案具有以下优点：
33.不同于现有技术在相同字线上依次选取不同组位线进行扫描读取而需要的将闪存芯片中所有存储单元的存储数据全部输出进行缺陷分析的方法，本技术实施例所提供的闪存芯片的缺陷检测方法，按照在相同位线上依次选取不同字线的方式进行扫描读取，这样在对一组位线上的各存储单元进行扫描读取的过程中，每次扫描读取时对应的位线相同，因此，可以将每条位线上各存储单元的存储数据与预期数据是否一致的检测结果进行累积，对于任一条位线，如果该位线上所有存储单元的存储数据均与预期数据一致，则该位线的输出结果始终更新为第一输出结果，例如，第一输出结果为1，只要该位线上有一存储单元的存储数据与预期数据不一致，则该位线的输出结果就被锁定为第二输出结果，且锁定后的位线的输出结果不会再次更新，例如，第二输出结果为0，此时，每条位线只需要输出一个0/1输出结果，即只需要输出1bit数据，总共只需要输出与位线个数相同数量的0/1输出结果，而不必像现有技术那样，需要将所有的存储单元的存储数据全部输出，因此，与目前闪存芯片的缺陷检测方法相比，该方法输出的数据量缩小了几个数量级，而且，每一条位线的最终输出结果反映了该条位线中是否存在缺陷存储单元，因此，该方法也无需像现有技术那样再对输出数据进行缺陷地址分析，从而大大提高闪存芯片中缺陷的检测速度，减少测试成本。
附图说明
34.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
35.图1为目前nor flash闪存芯片的缺陷检测过程示意图；
36.图2为本技术一个实施例所提供的闪存芯片的缺陷检测方法的流程示意图；
37.图3为本技术另一个实施例所提供的闪存芯片的缺陷检测方法的流程示意图；
38.图4为本技术一个实施例所提供的闪存芯片的缺陷检测系统的结构示意图；
39.图5为本技术另一个实施例所提供的闪存芯片的缺陷检测系统的结构示意图；
40.图6为本技术又一个实施例所提供的闪存芯片的缺陷检测系统的结构示意图；
41.图7为本技术再一个实施例所提供的闪存芯片的缺陷检测系统的结构示意图；
42.图8为本技术又一个实施例所提供的闪存芯片的缺陷检测系统的结构示意图。
具体实施方式
43.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
44.在下面的描述中阐述了很多具体细节以便于充分理解本技术，但是本技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本技术内涵的情况下做类似推广，因此本技术不受下面公开的具体实施例的限制。
45.其次，本技术结合示意图进行详细描述，在详述本技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
46.正如背景技术部分所述，目前nor flash闪存芯片在进行缺陷检测时，所有测试数据全都传输至自动测试设备进行分析，不仅需要传输、分析的数据量很大，而且还需要串行做分析，会花费较长的时间，增加了测试成本。
47.下面以nor flash闪存芯片包括8196条位线和1024条字线为例，对目前nor flash闪存芯片的缺陷检测方法进行说明。
48.具体的，如图1所示，nor flash闪存芯片001中，位线排列方向和字线排列方向相互垂直，每条位线和每条字线的交叠处设置有一存储单元，从而形成存储单元阵列，存储单元阵列总共包括8196
×
1024个存储单元，容量为8m bits。nor flash闪存芯片001的各条位线均与数据选择器002连接，数据选择器002能够从8196条通路中选取一定数量的通路进行数据传输，下面以数据选择器002实现从8196条通路到32条通路的选通为例继续进行说明，此时，与数据选择器002相连接的感应放大器003也为32个，这样感应放大器003通过数据选择器002以及位线连接到存储单元，从而读取存储单元的存储数据。
49.在目前nor flash闪存芯片的缺陷检测，以及nor flash闪存芯片的正常使用过程中，数据选择器002从8196条通路中选取32条通路，即从8196条位线中选取32条位线，并选取一条字线，使得32个感应放大器003分别读取选取的这1条字线和这32条位线交叠处的各存储单元的存储数据，当32个感应放大器检测完这1条字线和这32条位线交叠处的各存储单元后，数据选择器002再从未选取的各位线中重新选取32条位线，且选取的这1条字线不变，使得32个感应放大器003继续检测这1条字线和重新选取的32条位线交叠出的各存储单元，直到选取完所有的位线为止，得到这一条字线上所有的存储单元的存储数据，然后，数
据选择器002再重新选取一条字线，重复上述过程。
50.例如，继续如图1所示，在左边第一条字线上，沿着位线从上到下的排列方向，依次进行第1次、第2次、第3次，直至第y次选取32条位线，具体每次选取的32条位线和第一条字线交叠处的各存储单元的情况如图1中矩形框标注所示，读取每次32条位线和第一条字线交叠处的各存储单元的存储数据，从而得到第一条字线上所有的存储单元的存储数据，再在左边第二条字线上，按照相同的扫描读取的方式，得到第二条字线上所有的存储单元的存储数据，以此类推，得到各字线上所有的存储单元的存储数据，即得到nor flash芯片中共8196
×
1024个存储单元的存储数据。
51.需要说明的是，每次32个感应放大器003读取得到当前1条字线和32条位线交叠出的各存储单元的存储数据后，都需要通过输入/输出电路(io，input/output)004将读取的各存储单元的存储数据传输到自动测试设备(ate)中，以利用自助检测设备分析各存储单元的存储数据与预期数据是否一致，如果不一致，说明该存储单元为缺陷存储单元。
52.由此可见，对nor flash芯片中整个存储单元阵列做一次缺陷检测，需要将所有的存储单元(共8196
×
1024个存储单元，容量为8m bits)的存储数据全都传输至自动检测设备中，即每个nor flash芯片需要读出8m bits的内容。并且，由于nor flash闪存芯片的容量较大，通常约为几十兆到几百兆，又由于晶圆测试通常为多颗芯片并行测试，因此，所有测试数据全都传输至自动测试设备进行分析，不仅需要传输、分析的数据量很大，而且还需要串行做分析，会花费较长的时间，增加了测试成本。
53.此外，nor flash芯片中通常会有备用的位线，可以利用备用位线对有缺陷存储单元的位线进行冗余替换，以提高nor flash产品的良品率。在实际应用中，nor flash冗余替换也是以位线为单位的，因此，还需要对读取出的8m bits的内容做地址分析，以确定哪一条位线上的存储单元有缺陷，从而在满足冗余替换的条件下进行冗余替换。
54.发明人研究发现，由于目前nor flash闪存芯片的缺陷检测方法，是在选定一条字线后，沿着位线的排列方向，依次选取预设数量(如32条)的位线，来对选定的这条字线上的各存储单元进行扫描读取，这种扫描方式决定了在对一条字线上的各存储单元进行扫描读取的过程中，每次扫描读取时对应的位线都不相同，因此，每次扫描读取完选定的字线和预设数量的位线交叠出的各存储单元的存储数据后，都需要将各存储单元的存储数据记录下来，要么在nor flash闪存芯片中记录下来，要么就得传输到自动检测设备中记录下来，无论是哪种记录方式，都需要记录和分析所有存储单元的存储数据，数据量很大，从而导致花费时间长，测试成本高。
55.基于上述研究的基础上，本技术实施例提供了一种闪存芯片的缺陷检测方法，所述闪存芯片包括沿第一方向排列的m条位线和沿第二方向排列的n条字线，每一条位线和每一条字线的交叠处设置有一存储单元，形成存储单元阵列，所述第一方向与所述第二方向垂直，如图2所示，该方法包括：
56.s100：从所述m条位线中任选x条位线作为一组位线，x不大于m。
57.可选的，所述x条位线可以是依次相邻的x条位线，也可以是离散分布的x条位线，还可以是部分依次相邻，部分离散分布的x条位线，即本技术对从所述m条位线中选取的x条位线的分布情况并不做限定，只要从所述m条位线中任选x条位线即可，将这x条位线作为一组位线。
58.s200：在所述第二方向上，依次选取待读取字线，并读取所述待读取字线与所述x条位线交叠处的各存储单元的存储数据。
59.需要说明的是，本技术对步骤s200中，在所述第二方向上，依次选取待读取字线的顺序并不做限定，可以是依次选取，也可以是随机选取。
60.具体的，在本技术的一个实施例中，在所述第二方向上，依次选取待读取字线包括：
61.s210：在所述第二方向上，基于预设规则，依次选取待读取字线。
62.可选的，所述预设规则可以是在同一组位线上，按照字线从低到高的顺序，如图1中字线从左到右的顺序，也可以是在同一组位线上，按照字线从高到低的顺序，如图1中字线从右到左的顺序，还可以是在同一组位线上，按照如图1中字线从中间到两侧的顺序，本技术对所述预设规则并不做限定，具体视情况而定。
63.可选的，在本技术的一个实施例中，读取所述待读取字线与所述x条位线交叠处的各存储单元的存储数据包括：
64.s220：对于所述x条位线中的任一条位线，通过该条位线，获取所述待读取字线与该条位线交叠处的存储单元的电流信号，从而得到所述待读取字数与所述x条位线交叠处的各存储单元的电流信号；
65.s230：将所述待读取字数与所述x条位线交叠处的各存储单元的电流信号转化为数字信号，作为所述待读取字线与所述x条位线交叠处的各存储单元的存储数据。
66.需要说明的是，由于存储单元本质上是半导体器件，因此，对于所述待读取字线与所述x条位线交叠处的各存储单元中的任一存储单元，需要先通过该存储单元所在的位线，获取该存储单元的电流信号，从而将该存储单元的电流信号转化为0/1数字信号，作为该存储单元的存储数据，以此类推，得到所述待读取字线与所述x条位线交叠处的各存储单元的存储数据。
67.s300：判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致，如果一存储单元的存储数据与预期数据一致，则将该存储单元所在位线的输出结果更新为第一输出结果，如果一存储单元的存储数据与预期数据不一致，则将该存储单元所在位线的输出结果更新并锁定为第二输出结果，且锁定后的位线的输出结果不会再次更新，直至选取完所有的字线为止，得到所述x条位线中每一条位线的最终输出结果。
68.需要说明的是，对于存储单元无法擦除、无法编程、跨导过低等具体缺陷情况，存储单元的预期数据可能是1，也可能是0，那么，所述闪存芯片中所有存储单元的预期数据可能全是1，也可能全是0，还可能部分是1，部分是0，因此，在判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致时，是对于所述待读取字线与所述x条位线交叠处的各存储单元中的任一存储单元，判断该存储单元的存储数据与该存储单元的预期数据是否一致。
69.还需要说明的是，对于任一位线上的各存储单元，如果第一个检测的存储单元的存储数据与其预期数据一致，则将该位线的输出结果更新为第一输出结果，如果第二个检测的存储单元的存储数据与其预期数据仍一致，则将该位线的输出结果再次更新为第一输出结果，即该位线的输出结果不变，如果第三个检测的存储单元的存储数据与其预期数据
仍一致，则将该位线的输出结果再次更新为第一输出结果，即该位线的输出结果仍不变，如果该位线上所有的存储单元的存储数据与其预期数据均一致，则该位线的最终输出结果即为第一输出结果，表征该位线上没有缺陷存储单元，但只要该位线上有一存储单元的存储数据与其预期数据不一致，则将该位线的输出结果更新并锁定为第二输出结果，即使后续检测的存储单元的存储数据与其预期数据一致，该位线的输出结果也不会再次更新为第一输出结果，而是继续锁定为第二输出结果，那么该位线的最终输出结果即为第二输出结果，表征该位线有缺陷存储单元。
70.s400：从未选取的各位线中再任选x条位线作为下一组位线，返回执行步骤s200和s300，直至选取完所有的位线为止。
71.由此可见，与目前nor flash闪存芯片的缺陷检测方法中，在选定一条字线后，沿着位线的排列方向，依次选取预设数量(如32条)的位线，来对选定的这条字线上的各存储单元进行扫描读取的方式不同，本技术实施例所提供的闪存芯片的缺陷检测方法，是在选定一组x条位线后，沿着字线的排列方向，依次选取不同字线，从而对所述x条位线上的各存储单元进行扫描读取，这样在对一组x条位线上的各存储单元进行扫描读取的过程中，每次扫描读取时对应的位线相同，因此，可以将每条位线上各存储单元的存储数据与预期数据是否一致的检测结果进行累积。如果一条位线上各存储单元的存储数据均与预期数据一致，则该位线的输出结果始终更新为第一输出结果，例如，第一输出结果为1，只要一条位线上有存储单元的存储数据与预期数据不一致，则该位线的输出结果就被锁定为第二输出结果，且锁定后的位线的输出结果不会再次更新，例如，第二输出结果为0，此时，每条位线只需要输出一个0/1输出结果，即只需要输出1bit数据，总共只需要输出与位线个数相同数量的0/1输出结果，而不必像现有技术那样，需要将所有的存储单元的存储数据全部输出，因此，与目前闪存芯片的缺陷检测方法相比，该方法输出的数据量缩小了几个数量级。例如，所述闪存芯片包括8196条位线和1024条字线，目前闪存芯片的缺陷检测方法需要将8196
×
1024个存储单元的存储数据全部输出，而该方法只需要输出8196条位线的输出结果即可，输出的数据量缩小了1024倍。
72.而且，每一条位线的最终输出结果反映了该条位线中是否存在缺陷存储单元，因此，该方法也无需像现有技术那样再对输出数据进行缺陷地址分析，从而大大提高闪存芯片中缺陷的检测速度，减少测试成本。
73.在上述任一实施例的基础上，可选的，在本技术的一个实施例中，如图3所示，该方法在判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致之前，还包括：
74.s500：判断所述闪存芯片是否处于缺陷检测状态，如果否，则将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据直接输出，如果是，则继续执行步骤s300-s400。
75.需要说明的是，在闪存芯片的正常使用过程中，是需要将闪存芯片中所有存储单元的存储数据输出的，因此，该方法在判断所述闪存芯片没有处于缺陷检测状态时，则将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据直接输出，直至将所述闪存芯片中所有存储单元的存储数据全部直接输出，而在判断所述闪存芯片处于缺陷检测状态时，则继续执行步骤s300-s400。
76.还需要说明的是，步骤s500可以是在步骤s100之前进行，即在最开始先判断所述闪存芯片是否处于缺陷检测状态，也可以在步骤200之后，且在步骤s300之前进行，还可以在步骤s100之后，且在步骤200之前进行，只要在步骤s300判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致之前进行即可。
77.本技术实施例还提供了一种闪存芯片的缺陷检测系统，如图4所示，所述闪存芯片100包括沿第一方向排列的m条位线和沿第二方向排列的n条字线，每一条位线和每一条字线的交叠处设置有一存储单元，形成存储单元阵列，所述第一方向与所述第二方向垂直，该检测系统包括：控制器200、数据选择器300、检测器400和错误累积电路500，其中，
78.所述数据选择器300用于在所述控制器200的控制下，从所述m条位线中任选x条位线作为一组位线，x不大于m，并在所述第二方向上，依次选取待读取字线，使得所述检测器400通过所述数据选择器300读取所述待读取字线与所述x条位线交叠处的各存储单元的存储数据；
79.所述检测器400还用于判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致，并将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果输出给所述错误累积电路500，使得所述错误累积电路500在一存储单元的存储数据与预期数据一致时，将该存储单元所在位线的输出结果更新为第一输出结果，在一存储单元的存储数据与预期数据不一致时，将该存储单元所在位线的输出结果更新并锁定为第二输出结果，且锁定后的位线的输出结果不会再次更新，直至所述数据选择器300选取完所有的字线为止，得到所述x条位线中每一条位线的最终输出结果；
80.在得到所述x条位线中每一条位线的最终输出结果后，所述数据选择器300继续用于在所述控制器200的控制下，从未选取的各位线中再任选x条位线作为下一组位线，直至选取完所有的位线为止。
81.由此可见，本技术实施例所提供的闪存芯片的缺陷检测系统，是在选定一组x条位线后，沿着字线的排列方向，依次选取不同字线，从而对所述x条位线上的各存储单元进行扫描读取，这样在对一组x条位线上的各存储单元进行扫描读取的过程中，每次扫描读取时对应的位线相同，因此，可以利用所述错误累积电路将每条位线上各存储单元的存储数据与预期数据是否一致的检测结果进行累积。如果一条位线上各存储单元的存储数据均与预期数据一致，则该位线的输出结果始终更新为第一输出结果，例如，第一输出结果为1，只要一条位线上有存储单元的存储数据与预期数据不一致，则该位线的输出结果就被锁定为第二输出结果，且锁定后的位线的输出结果不会再次更新，例如，第二输出结果为0，此时，每条位线只需要输出一个0/1输出结果，即只需要输出1bit数据，总共只需要输出与位线个数相同数量的0/1输出结果，而不必像现有技术那样，需要将所有的存储单元的存储数据全部输出，因此，与目前闪存芯片的缺陷检测系统相比，该检测系统输出的数据量缩小了几个数量级，而且，每一条位线的最终输出结果反映了该条位线中是否存在缺陷存储单元，因此，该检测系统也无需像现有技术那样再对输出数据进行缺陷地址分析，从而大大提高闪存芯片中缺陷的检测速度，减少测试成本。
82.需要说明的是，如图4所示，所述闪存芯片100中的各条位线均与所述数据选择器300连接，使得所述数据选择器300可以从所述m条位线中任选x条位线，实现从m条通路到x
条通路的选通。可选的，所述x条位线可以是依次相邻的x条位线，也可以是离散分布的x条位线，还可以是部分依次相邻，部分离散分布的x条位线，即本技术对从所述m条位线中选取的x条位线的分布情况并不做限定，只要从所述m条位线中任选x条位线即可，将这x条位线作为一组位线。
83.还需要说明的是，所述数据选择器300和所述检测器400之间也有并行的x条通路，图4中所述数据选择器300和所述检测器400之间只画出了一条总线net1《x-1:0》，实际上代表并行的x条通路。所述检测器400也包括x个检测器单元，以同时分别对选取的x条位线上的各存储单元进行检测。并且，所述检测器400和所述错误累积电路500之间也有并行的x条通路net2《x-1:0》。
84.再需要说明的是，本技术对所述数据选择器300在所述第二方向上，依次选取待读取字线的顺序并不做限定，可以是依次选取，也可以是随机选取。
85.具体的，在本技术的一个实施例中，所述数据选择器300在所述第二方向上，基于预设规则，依次选取待读取字线。可选的，所述预设规则可以是在同一组位线上，按照字线从低到高的顺序，如图4中字线从左到右的顺序，也可以是在同一组位线上，按照字线从高到低的顺序，如图4中字线从右到左的顺序，还可以是在同一组位线上，按照如图4中字线从中间到两侧的顺序，本技术对所述预设规则并不做限定，具体视情况而定。
86.例如，继续如图4所示，所述数据选择器300从所述m条位线中按照由低到高的顺序(如图4中位线从上到下的顺序)选取x条位线，作为第一组位线，并在字线由低到高的排列方向(如图4中字线从左到右的顺序)上，依次进行第1次、第2次、第3次，直至第z次选取待读取字线，具体每次选取的所述x条位线和待读取字线交叠处的各存储单元的情况如图4中矩形框标注所示，所述检测器400读取每次所述x条位线和待读取字线交叠处的各存储单元的存储数据，以便于所述检测器400判断每次所述x条位线与待读取字线交叠处的各存储单元的存储数据与预期数据是否一致，并使得所述错误累积电路500将所述x条位线中每条位线上各存储单元的存储数据与预期数据是否一致的检测结果进行累积，得到第一组x条位线中每一条位线的最终输出结果；然后，所述数据选择器300再从未选取的位线中按照由低到高的顺序(如图4中位线从上到下的顺序)选取x条位线，作为第二组位线，并在字线由低到高的排列方向(如图4中字线从左到右的顺序)上，依次进行第z+1次、第z+2次、第z+3次，直至第2z次选取待读取字线，得到第二组x条位线中每一条位线的最终输出结果；以此类推，得到所述闪存芯片中各条位线的最终输出结果。
87.在上述实施例的基础上，可选的，在本技术的一个实施例中，如图5所示，所述检测器400包括感应放大器410，所述感应放大器410用于将所述数据选择器300通过所述x条位线中的任一条位线获取的所述待读取字线与该条位线交叠处的存储单元的电流信号转化为数字信号，作为所述待读取字线与该条位线交叠处的存储单元的存储数据，从而得到所述待读取字线与所述x条位线交叠处的各存储单元的存储数据。
88.下面以所述闪存芯片包括8196条位线和1024条字线，所述数据选择器实现从8196条通路到32条通路的选通为例，对本技术实施例所提供的闪存芯片的缺陷检测系统中，所述感应放大器410获取所述待读取字线与所述x条位线交叠处的各存储单元的存储数据的过程进行说明。
89.如图5所示，所述数据选择器300在所述控制器200的控制下，从8196条位线中任选
32条位线作为一组位线，并在所述第二方向上，即在字线的排列方向上，依次选取待读取字线，使得所述数据选择器300通过选取的32条位线获取这32条位线和所述待读取字线交叠处的各存储单元的电流信号，并将获取的这32条位线和所述待读取字线交叠处的各存储单元的电流信号传输给所述感应放大器410，所述感应放大器410将获取的这32条位线和所述待读取字线交叠处的各存储单元的电流信号转化为数字信号，作为这32条位线和所述待读取字线交叠处的各存储单元的存储数据。
90.在上述实施例的基础上，可选的，在本技术的一个实施例中，所述感应放大器410具备判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的功能，并将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果输出给所述错误累积电路。
91.可选的，在本技术的另一个实施例中，所述感应放大器410不具备判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的功能，如图6所示，所述检测器400还包括：
92.异或非门电路i3，所述异或非门电路i3的第一输入端net6输入所述感应放大器410输出的所述待读取字线与所述x条位线交叠处的各存储单元的存储数据，所述异或非门电路i3的第二输入端net7输入预期数据，输出端将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果经net2输出给所述错误累积电路500。
93.需要说明的是，根据异或非门电路的逻辑关系，当异或非门电路输入的两个逻辑自变量取值相异时，输出一种结果，例如0，当异或非门电路输入的两个逻辑自变量的取值相同时，输出另一种结果，例如1，因此，可以利用所述异或非门电路i3，判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致，并将检测结果输出给所述错误累计电路。
94.还需要说明的是，所述感应放大器410和所述异或非门电路i3之间也为x条并行的通路net6《x-1:0》，所述异或非门电路i3的第二输入端也为x条并行的通路net7《x-1:0》，所述异或非门电路i3也包括x个异或非门子电路，以同时分别对所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致进行检测。
95.下面以所述感应放大器410具备判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的功能为例，继续对所述错误累积电路500的工作过程进行说明。
96.在上述实施例的基础上，可选的，在本技术的一个实施例中，如图7所示，所述错误累积电路500包括：
97.与门电路i1，所述与门电路i1的第一输入端net3与其输出端net4相连，第二输入端net2输入所述检测器400输出的所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果，在每组位线检测开始前，所述与门电路i1的输出端net4置位为1；
98.其中，如果一存储单元的存储数据与预期数据一致，则所述检测器400输出的检测结果net2为1，表征该存储单元为无缺陷存储单元，如果一存储单元的存储数据与预期数据不一致，则所述检测器400输出的检测结果net2为0，表征该存储单元为缺陷存储单元。
99.具体工作时，对于所述待读取字线与所述x条位线交叠处的各存储单元中的任一存储单元，所述检测器400对于该存储单元的存储数据与预期数据是否一致的检测结果经net2输入至所述与门电路i1的第二输入端，其中，所述检测器400输出的检测结果1表征该存储单元为无缺陷存储单元，0表征该存储单元为缺陷存储单元；如图7所示，由于所述与门电路i1的第一输入端与其输出端相连，即net3＝net4，因此，根据与门电路的逻辑关系可知，所述与门电路i1的输出端net4＝net2&net3，又由于在每组位线检测开始前，所述与门电路i1的输出端net4置位为1，因此，所述与门电路i1的第一输入端net3在每组位线检测开始前也置位为1，那么，当所述与门电路i1的第二输入端net2为1时，即该存储单元为无缺陷存储单元，则所述与门电路i1的输出端net4和其第一输入端net3均保持为1不变，该存储单元所在位线的输出结果更新为1，当所述与门电路i1的第二输入端net2为0时，即该存储单元为有缺陷存储单元，此时，所述与门电路i1的输出端net4先变为0，随后所述与门电路i1的第一输入端net3也变为0，net3就会将net4锁定为0，即使后续相同位线上的存储单元为无缺陷存储单元，即所述与门电路i1的第二输入端net2再变为1，由于所述与门电路i1的第一输入端net3仍为0，因此，所述与门电路i1的输出端net4也仍为0，使得该存储单元所在位线的最终输出结果为0。
100.由此可见，只有所述检测器400对一条位线上的所有存储单元的检测结果均为1，即该条位线上的所有存储单元均为无缺陷存储单元，这一条位线的最终输出结果才为1，只要所述检测器400对一条位线上的一个存储单元的检测结果为0，即该条位线上的一个存储单元为有缺陷存储单元，则这一条位线的最终输出结果为0。
101.在上述实施例的基础上，在本技术的一个实施例中，如图7所示，所述错误累积电路500还包括：开关管i4，所述开关管i4的第一端与电源电压vdd相连，第二端与所述与门电路i1的输出端net4相连，控制端输入置位信号reset，在每组位线检测开始前，所述开关管i4在所述置位信号reset的控制下，将所述与门电路i1的输出端net4置位为1。可选的，所述开关管i4为pmos管，此时，所述开关管i4的第一端为源端，第二端为漏端，控制端为栅端。
102.在上述实施例的基础上，可选的，在本技术的一个实施例中，如图8所示，所述错误累积电路500还包括：位于所述与门电路i1的第一输入端net3和其输出端net4之间的或门电路i2；
103.所述或门电路i2的第一输入端输入开关信号net5，第二输入端与所述与门电路i1的输出端net4相连，输出端net3与所述与门电路i1的第一输入端相连；
104.其中，当所述开关信号net5为1时，关闭对所述闪存芯片的缺陷检测，当所述开关信号net5为0时，开启对所述闪存芯片的缺陷检测。
105.具体工作时，根据或门电路的逻辑关系可知，当关闭对所述闪存芯片的缺陷检测时，即所述闪存芯片为正常使用时，所述开关信号net5为1，则所述或门电路i2的输出端net3为1，即所述与门电路i1的第一输入端net3为1，那么，再根据与门电路的逻辑关系可知，所述与门电路i1的输出端net4＝net2，可以看到，此时，所述检测器400输出的存储单元的存储数据直接由所述与门电路i1的输出端net4输出，即所述错误累积500电路不会影响所述闪存芯片正常工作时各存储单元的存储数据的输出；当开启对所述闪存芯片的缺陷检测时，所述开关信号net5为0，此时，所述或门电路i2的输出端net3＝net4，即所述与门电路i1的第一输入端net3＝net4，那么，再根据与门电路的逻辑关系可知，所述与门电路i1的输
出端net4＝net2&net3，由此，只要1条位线上出现过1个缺陷存储单元，则该条位线的最终输出结果net4即为0，如果1条位线上没有出现过缺陷存储单元，则该条位线的最终输出结果net4即为1，从而实现每条位线上是否存在缺陷存储单元的检测结果的累积。
106.在上述任一实施例的基础上，在本技术的一个实施例中，如图7和图8所示，所述检测系统还包括：输入输出电路(io)600，所述输入输出电路600与所述错误累积电路500连接，以将所述闪存芯片中各存储单元的存储数据或所述闪存芯片中各条位线的最终输出结果输出给自动检测设备。
107.需要说明的是，检测出所述闪存芯片中有缺陷存储单元的位线后，如果可以对有缺陷存储单元的位线进行冗余替换，还需要对有缺陷存储单元的位线进行冗余替换，但由于进行冗余替换需要满足一定的替换规则，例如，对冗余替换的位线个数的限制，以及对一组位线中可以进行冗余替换的位线个数以及位线位置的限制，因此，本技术实施例所提供的闪存芯片的缺陷检测方法及系统，在可以快速知晓哪些位线上有缺陷存储单元的基础上，如果有缺陷存储单元的各位线不满足冗余替换的规则，或者无法修复时，还可以即可判定该闪存芯片为不良，而不必再继续将所述闪存芯片的各存储单元全部扫描完再判定为不良，即在所述闪存芯片无法冗余替换或无法修复时，可以提前结束扫描，节省测试时间。
108.还需要说明的是，本技术实施例所提供的闪存芯片的缺陷检测方法及系统，不仅减少了单个闪存芯片筛选缺陷的工作量及测试时间，由于晶圆测试是通常为多颗芯片并行测试，那么，当每个芯片的测试数据都缩小几个数量级后，对多颗芯片并行测试的工作量及测试时间的降低会更加可观。
109.综上，本技术实施例所提供的闪存芯片的缺陷检测方法及系统，按照在相同位线上依次选取不同字线的方式进行扫描读取，对于任一条位线，如果该位线上所有存储单元的存储数据均与预期数据一致，则该位线的输出结果始终更新为第一输出结果，只要该位线上有一存储单元的存储数据与预期数据不一致，则该位线的输出结果就被锁定为第二输出结果，且锁定后的位线的输出结果不会再次更新，此时，每条位线只需要输出一个输出结果，即只需要输出1bit数据，总共只需要输出与位线个数相同数量的输出结果，而不必像现有技术那样，需要将所有的存储单元的存储数据全部输出，因此，与目前闪存芯片的缺陷检测方法相比，该方法输出的数据量缩小了几个数量级，而且，每一条位线的最终输出结果反映了该条位线中是否存在缺陷存储单元，因此，该方法也无需像现有技术那样再对输出数据进行缺陷地址分析，从而大大提高闪存芯片中缺陷的检测速度，减少测试成本，还可以在达到无法进行冗余替换条件时，提前终止缺陷检测，节省测试时间。
110.本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
111.对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

技术特征：

1.一种闪存芯片的缺陷检测方法，所述闪存芯片包括沿第一方向排列的m条位线和沿第二方向排列的n条字线，每一条位线和每一条字线的交叠处设置有一存储单元，所述第一方向与所述第二方向垂直，其特征在于，包括：s100：从所述m条位线中任选x条位线作为一组位线，x不大于m；s200：在所述第二方向上，依次选取待读取字线，并读取所述待读取字线与所述x条位线交叠处的各存储单元的存储数据；s300：判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致，如果一存储单元的存储数据与预期数据一致，则将该存储单元所在位线的输出结果更新为第一输出结果，如果一存储单元的存储数据与预期数据不一致，则将该存储单元所在位线的输出结果更新并锁定为第二输出结果，且锁定后的位线的输出结果不会再次更新，直至选取完所有的字线为止，得到所述x条位线中每一条位线的最终输出结果；s400：从未选取的各位线中再任选x条位线作为下一组位线，返回执行步骤s200和s300，直至选取完所有的位线为止。2.根据权利要求1所述的方法，其特征在于，在所述第二方向上，依次选取待读取字线包括：s210：在所述第二方向上，基于预设规则，依次选取待读取字线。3.根据权利要求1所述的方法，其特征在于，读取所述待读取字线与所述x条位线交叠处的各存储单元的存储数据包括：s220：对于所述x条位线中的任一条位线，通过该条位线，获取所述待读取字线与该条位线交叠处的存储单元的电流信号，从而得到所述待读取字数与所述x条位线交叠处的各存储单元的电流信号；s230：将所述待读取字数与所述x条位线交叠处的各存储单元的电流信号转化为数字信号，作为所述待读取字线与所述x条位线交叠处的各存储单元的存储数据。4.根据权利要求1所述的方法，其特征在于，该方法在判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致之前，还包括：s500：判断所述闪存芯片是否处于缺陷检测状态，如果否，则将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据直接输出，如果是，则继续执行步骤s300-s400。5.一种闪存芯片的缺陷检测系统，所述闪存芯片包括沿第一方向排列的m条位线和沿第二方向排列的n条字线，每一条位线和每一条字线的交叠处设置有一存储单元，所述第一方向与所述第二方向垂直，其特征在于，包括：控制器、数据选择器、检测器和错误累积电路，其中，所述数据选择器用于在所述控制器的控制下，从所述m条位线中任选x条位线作为一组位线，x不大于m，并在所述第二方向上，依次选取待读取字线，使得所述检测器通过所述数据选择器读取所述待读取字线与所述x条位线交叠处的各存储单元的存储数据；所述检测器还用于判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致，并将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果输出给所述错误累积电路，使得所述错误累积电路在一存储单元的存储数据与预期数据一致时，将该存储单元所在位线的输出结果更新为第一输出结果，在一存储单元的存储数据与预期数据不一致时，将该存储单元所在位线的输出
结果更新并锁定为第二输出结果，且锁定后的位线的输出结果不会再次更新，直至所述数据选择器选取完所有的字线为止，得到所述x条位线中每一条位线的最终输出结果；在得到所述x条位线中每一条位线的最终输出结果后，所述数据选择器继续用于在所述控制器的控制下，从未选取的各位线中再任选x条位线作为下一组位线，直至选取完所有的位线为止。6.根据权利要求5所述的系统，其特征在于，所述检测器包括感应放大器，所述感应放大器用于将所述数据选择器通过所述x条位线中的任一条位线获取的所述待读取字线与该条位线交叠处的存储单元的电流信号转化为数字信号，作为所述待读取字线与该条位线交叠处的存储单元的存储数据，从而得到所述待读取字线与所述x条位线交叠处的各存储单元的存储数据。7.根据权利要求6所述的系统，其特征在于，所述感应放大器具备判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的功能，并将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果输出给所述错误累积电路。8.根据权利要求6所述的系统，其特征在于，所述感应放大器不具备判断所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的功能，所述检测器还包括：异或非门电路，所述异或非门电路的第一输入端输入所述感应放大器输出的所述待读取字线与所述x条位线交叠处的各存储单元的存储数据，所述异或非门电路的第二输入端输入预期数据，输出端将所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果输出给所述错误累积电路。9.根据权利要求5所述的系统，其特征在于，所述错误累积电路包括：与门电路，所述与门电路的第一输入端与其输出端相连，第二输入端输入所述检测器输出的所述待读取字线与所述x条位线交叠处的各存储单元的存储数据与预期数据是否一致的检测结果，在每组位线检测开始前，所述与门电路的输出端置位为1；其中，如果一存储单元的存储数据与预期数据一致，则所述检测器输出的检测结果为1，表征该存储单元为无缺陷存储单元，如果一存储单元的存储数据与预期数据不一致，则所述检测器输出的检测结果为0，表征该存储单元为缺陷存储单元。10.根据权利要求9所述的系统，其特征在于，所述错误累积电路还包括：位于所述与门电路的第一输入端和其输出端之间的或门电路；所述或门电路的第一输入端输入开关信号，第二输入端与所述与门电路的输出端相连，输出端与所述与门电路的第一输入端相连；其中，当所述开关信号为1时，关闭对所述闪存芯片的缺陷检测，当所述开关信号为0时，开启对所述闪存芯片的缺陷检测。

技术总结

本申请公开了一种闪存芯片的缺陷检测方法及系统，按照在相同位线上依次选取不同字线的方式进行扫描读取，对于任一条位线，如果该位线上没有缺陷存储单元，则该位线的输出结果为第一输出结果，只要该位线上有一个缺陷存储单元，则该位线的输出结果就被锁定为第二输出结果，可见，每条位线只需要输出一个输出结果，而不必像现有技术那样，需要将所有的存储单元的存储数据全部输出，因此，与现有技术相比，该方法输出的数据量缩小了几个数量级，而且，每一条位线的输出结果反映了该条位线中是否存在缺陷存储单元，因此，该方法也无需像现有技术那样再对输出数据进行缺陷地址分析，从而大大提高闪存芯片中缺陷的检测速度，减少测试成本。本。本。