使用用于分段式擦除的自适应擦除时间补偿的存储器设备和操作方法与流程

阅读：评论：0

1.本技术涉及非易失性存储器设备和非易失性存储器设备的操作。

背景技术：

2.此章节提供关于与本公开相关联的技术的背景信息，且因此不一定是现有技术。
3.半导体存储器已变得越来越普遍用于各种电子装置中。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(eeprom)和快闪存储器属于最普遍的非易失性半导体存储器。相比于传统全功能eeprom，在快闪存储器(其也是一种类型的eeprom) 情况下，可在一个步骤中擦除整个存储器阵列或存储器的一部分的内容。
4.传统eeprom和快闪存储器两者都利用定位在半导体衬底中的通道区上方且与所述通道区绝缘的浮动栅极或电荷捕集层。浮动栅极或电荷捕集层定位在源极与漏极区之间。控制栅极提供于浮动栅极或电荷捕集层上方且与浮动栅极或电荷捕集层绝缘。因此形成的晶体管的阈值电压(v
th
)由保持在浮动栅极或电荷捕集层上的电荷量控制。也就是说，在晶体管接通之前必须施加到控制栅极以允许其源极与漏极之间的传导的最小电压量由浮动栅极或电荷捕集层上的电荷电平控制。
5.一些eeprom和快闪存储器装置具有用于存储两种电荷范围的浮动栅极或电荷捕集层，且因此，可在两种状态，例如擦除状态与编程状态之间编程/擦除存储器元件。此快闪存储器装置有时被称作二进制快闪存储器装置，因为每一存储器元件可存储一个数据位。
6.通过识别多个不同的所允许/有效编程阈值电压范围来实施多状态(也被称为多层级)快闪存储器装置。每一不同阈值电压范围对应于存储器装置中编码的数据位集合的预定值。例如，当每一存储器元件可放置于对应于四个不同阈值电压范围的四个离散电荷带中的一个中时，元件可存储两个数据位。
7.通常，在编程操作期间施加到控制栅极的编程电压v
pgm
被施加为随时间推移量值增大的一系列脉冲。在一种可能方法中，量值随着每一连续脉冲以预定步长增大的脉冲可被施加到快闪存储器元件的控制栅极。在编程脉冲之间的周期中，进行验证操作。也就是说，在连续编程脉冲之间读取并行编程的一组元件中的每一元件的编程电平，以确定其是否等于或大于元件正被编程到的验证电平。对于多状态快闪存储器元件的阵列，可针对元件的每一状态执行验证步骤以确定元件是否已达到其数据关联验证电平。例如，能够以四种状态存储数据的多状态存储器元件可能需要针对三个比较点执行验证操作。
8.此外，当编程eeprom或快闪存储器装置，例如nand串中的nand快闪存储器装置时，通常将v
pgm
施加到控制栅极且将位线接地，从而使得来自单元或例如存储元件的存储器元件的通道的电子注入到浮动栅极或电荷捕集层中。当电子累积在浮动栅极或电荷捕集层中时，浮动栅极或电荷捕集层变得带负电，且存储器元件的阈值电压升高，使得存储器元件被视为处于编程状态。
9.通过从浮动栅极或电荷捕集层移除电子，借此降低阈值电压，可实现擦除存储器单元。还可暂停存储器装置的具有较低相对优先级的例如擦除的存储器操作，且稍后在完成较高优先级操作时加以恢复。然而，取决于操作如何进行、暂停和恢复，产生了各种挑战。

技术实现要素：

10.此章节提供对本公开的整体概述，且并非是其完整范围或其所有特征和优点的全面公开内容。
11.本公开的一目标是提供解决和克服上述缺点的一种存储器设备和一种操作存储器设备的方法。
12.因此，本公开的一方面提供一种存储器设备，其包含连接到字线和位线且成串布置，并且配置成保持阈值电压的存储器单元。所述存储器单元中的每一个配置成在擦除时间周期期间发生的擦除操作中被擦除。控制电路耦合到所述字线和所述串且配置成响应于确定所述擦除操作为分段式擦除操作且在暂停之后被恢复而调整所述擦除时间周期的至少一部分。所述控制电路还配置成在所述擦除时间周期期间将具有时间上彼此分离的多个电压分段的擦除信号施加到所述串中的每一个，同时将字线擦除电压施加到所述字线中的选定字线以促进在所述分段式擦除操作中擦除耦合到所述字线中的所述选定字线的所述存储器单元。
13.根据本公开的另一方面，还提供一种与存储器设备通信的控制器，所述存储器设备包含连接到字线和位线且成串布置，并且配置成保持阈值电压的存储器单元。所述存储器单元中的每一个配置成在擦除时间周期期间发生的擦除操作中被擦除。所述控制器配置成指示所述存储器设备响应于确定所述擦除操作为分段式擦除操作且在暂停之后被恢复而调整所述擦除时间周期的至少一部分。另外，所述控制器配置成指示所述存储器设备在所述擦除时间周期期间将具有时间上彼此分离的多个电压分段的擦除信号施加到所述串中的每一个，同时将字线擦除电压施加到所述字线中的选定字线以促进在所述分段式擦除操作中擦除耦合到所述字线中的所述选定字线的所述存储器单元。
14.根据本公开的额外方面，提供一种操作存储器设备的方法。所述存储器设备包含存储器单元，其连接到字线和位线且成串布置并且配置成保持阈值电压。所述存储器单元中的每一个配置成在擦除时间周期期间发生的擦除操作中被擦除。所述方法包含如下步骤：响应于确定所述擦除操作为分段式擦除操作且在暂停之后被恢复而调整所述擦除时间周期的至少一部分。所述方法以如下步骤继续：在所述擦除时间周期期间将具有时间上彼此分离的多个电压分段的擦除信号施加到所述串中的每一个，同时将字线擦除电压施加到所述字线中的选定字线以促进在所述分段式擦除操作中擦除耦合到所述字线中的所述选定字线的所述存储器单元。
15.其它适用范围将因本文中提供的描述而变得显而易见。此概述中的描述和特定实例预期仅出于说明的目的，且并不预期限制本公开的范围。
附图说明
16.本文中所描述的图式仅出于说明选定实施例而非所有可能实施方案的目的，且并不预期限制本公开的范围。
17.图1为根据本公开的方面的nand串的俯视图；
18.图2为根据本公开的方面的图1的nand串的等效电路图；
19.图3为根据本公开的方面的nand快闪存储元件的阵列的框图；
20.图4描绘根据本公开的方面的形成于衬底上的nand串的横截面图；
21.图5说明根据本公开的方面的可包含一个或多个存储器裸片或芯片的非易失性存储装置；
22.图6a描绘根据本公开的方面的存储器单元阵列的示例性结构；
23.图6b为描绘根据本公开的方面的感测块的一个实施例的框图；
24.图7为描述根据本公开的方面的用于擦除存储器单元的常规过程的流程图；
25.图8a到8c描绘根据本公开的方面的常规擦除过程期间的实例阈值分布；
26.图9a为根据本公开的方面的擦除非易失性存储装置的过程的一个实施例的流程图；
27.图9b示出根据本公开的方面的一些实例擦除分布以有助于说明图9a的过程；
28.图10示出根据本公开的方面的其中立即暂停擦除操作的擦除操作序列；
29.图11a和11b示出根据本公开的方面的其中从前一电压分段和从下一电压分段恢复分段式擦除操作的分段式擦除操作序列；
30.图12a和12b示出根据本公开的方面的擦除信号的许多短擦除脉冲或多个电压分段与单个长擦除脉冲的比较；
31.图13a和13b示出根据本公开的方面的擦除信号的许多短擦除脉冲或多个电压分段与单个长擦除脉冲的另一比较；
32.图14a和14b示出根据本公开的方面的擦除信号的许多短擦除脉冲或多个电压分段与单个长擦除脉冲的又一比较；
33.图15a和15b示出根据本公开的方面的擦除信号的许多短擦除脉冲或多个电压分段与单个长擦除脉冲的又一比较；
34.图16示出根据本公开的方面的已经历分段式擦除操作的存储器单元的阈值电压相较于总擦除时间周期的标绘图，所述分段式擦除操作具有不同总擦除时间周期且使用不同量值的目标擦除电压电平或擦除电压；
35.图17a示出根据本公开的方面的已经历分段式擦除操作的存储器单元的阈值电压相较于总擦除时间周期的标绘图，所述分段式擦除操作具有不同总擦除时间周期且使用不同量值的目标擦除电压电平或擦除电压；
36.图17b示出根据本公开的方面的已经历分段式擦除操作的存储器单元的阈值电压变化相较于斜坡时间部分的标绘图，所述分段式擦除操作具有不同量值的目标擦除电压电平或擦除电压；
37.图18示出根据本公开的方面的已经历分段式擦除操作的存储器单元的阈值电压变化相较于斜坡时间部分的另一标绘图，所述分段式擦除操作具有不同量值的目标擦除电压电平或擦除电压；
38.图19为根据本公开的方面的具有多个偏移值的表格，控制电路可参考所述偏移值以延长多个电压分段中的一个的分段持续时间；
39.图20为根据本公开的方面的具有多个参数的表格，控制电路可参考所述参数以增
大多个电压分段的数量；以及
40.图21说明根据本公开的方面的操作存储器设备的方法的步骤。
具体实施方式
41.在以下描述中，阐述细节以提供对本公开的理解。在一些情况下，未详细描述或示出特定电路、结构和技术以免使本公开模糊不清。
42.一般来说，本公开涉及非常适于在许多应用中使用的类型的非易失性存储器设备。将结合一个或多个实例实施例描述本公开的非易失性存储器设备和相关联操作方法。然而，提供所公开的特定实例实施例仅为了充分清晰地描述本发明概念、特征、优点和目标以允许所属领域的技术人员理解和实践本公开。确切地说，提供实例实施例使得本公开将是全面的，且将把范围充分传达给所属领域的技术人员。阐述大量特定细节，例如特定组件、装置和方法的实例，以提供对本公开的实施例的透彻理解。所属领域的技术人员将明白，不必采用特定细节，实例实施例可按许多不同形式实施，且不应解释为限制本公开的范围。在一些实例实施例中，众所周知的过程、众所周知的装置结构和众所周知的技术将不再详细描述。
43.在一些存储器装置或设备中，存储器单元彼此接合，例如接合成块或子块中的 nand串。每一nand串包括在连接到位线的nand串的漏极侧上的一个或多个漏极侧sg晶体管(sgd晶体管)之间串联连接的数个存储器单元，以及在连接到源极线的 nand串的源极侧上的一个或多个源极侧sg晶体管(sgs晶体管)之间串联连接的数个存储器单元。此外，存储器单元可布置有充当控制栅极的共同控制栅极线(例如，字线)。字线集合从块的源极侧延伸到块的漏极侧。存储器单元可以其它类型的串连接，且还可以其它方式连接。
44.在3d存储器结构中，存储器单元可布置成堆叠式的竖直串，其中所述堆叠包括交替的导电层和电介质层。导电层充当连接到存储器单元的字线。存储器单元可包含有资格存储用户数据的数据存储器单元，和没有资格存储用户数据的虚设或非数据存储器单元。
45.每一存储器单元可根据编程命令中的写入数据而与数据状态相关联。基于其数据状态，存储器单元将保持处于擦除状态或被编程为编程数据状态。例如，在每单元一个位存储器装置或设备中，存在两种数据状态，包含擦除状态和编程状态。在每单元两个位存储器装置中，存在四种数据状态，包含擦除状态以及被称为a、b和c数据状态的三种较高数据状态。在每单元三个位存储器装置中，存在八种数据状态，包含擦除状态以及被称为a、b、c、d、e、f和g数据状态的七个较高数据状态。在每单元四个位存储器装置中，存在十六种数据状态，包含擦除状态和十五个较高数据状态。
46.在对例如nand快闪存储器装置的特定非易失性存储器装置进行编程之前，通常擦除存储器单元。对于一些装置，擦除操作从存储器单元的浮动栅极或电荷捕集层移除电子。对于其它装置，擦除操作从电荷捕集层移除电子。
47.另外，可暂停存储器装置的具有较低相对优先级的存储器操作，且稍后在完成较高优先级操作时加以恢复。例如，读取操作可具有优于擦除操作的较高优先级，且因此，暂停擦除操作且稍后在进行了读取操作时加以恢复。然而，取决于暂停和恢复操作的方式，此类暂停操作的速度可能存在问题。
48.本文中所描述的技术可应用于2d nand、3d nand或除nand之外的存储器装置，例
如但不限于nor。
49.适于实施本发明实施例的存储器系统的一个实例使用nand快闪存储器结构，其包含在两个选择栅极之间串联地布置多个晶体管。串联晶体管和选择栅极被称为nand 串。图1为示出一个nand串的俯视图。图2为其等效电路。图1和2中描绘的nand 串包含串联且包夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、 104和106。选择栅极120将nand串连接选通到位线126。选择栅极122将nand串连接选通到源极线128。通过将适当电压施加到控制栅极120cg来控制选择栅极120。通过将适当电压施加到控制栅极122cg来控制选择栅极122。晶体管100、102、104和 106中的每一个具有控制栅极和浮动栅极或电荷捕集层。晶体管100具有控制栅极100cg 和浮动栅极或电荷捕集层100fg。晶体管102包含控制栅极102cg和浮动栅极或电荷捕集层102fg。晶体管104包含控制栅极104cg和浮动栅极或电荷捕集层104fg。晶体管106包含控制栅极106cg和浮动栅极或电荷捕集层106fg。控制栅极100cg连接到字线wl3，控制栅极102cg连接到字线wl2，控制栅极104cg连接到字线wl1，且控制栅极106cg连接到字线wl0。控制栅极也可提供为字线的部分。在一个实施例中，晶体管100、102、104和106各自为存储元件，也被称为存储器单元。在其它实施例中，存储元件可包含多个晶体管或可不同于图1和2中所描绘的情况。选择栅极120连接到选择线sgd(漏极选择栅极)。选择栅极122连接到选择线sgs(源极选择栅极)。
50.图3为描绘三个nand串的电路图。使用nand结构的快闪存储器系统的典型架构将包含许多nand串。例如，三个nand串320、340和360示出于具有更多nand 串的存储器阵列中。实例nand串中的每一个包含两个选择栅极和四个存储元件。虽然为简单起见说明四个存储元件，但现代nand串可例如具有三十二、六十四个存储元件，或某一其它数目个存储元件。
51.例如，nand串320包含选择栅极322和327以及存储元件323到326，nand串 340包含选择栅极342和347以及存储元件343到346，nand串360包含选择栅极362 和367以及存储元件363到366。每一nand串通过其选择栅极(例如，选择栅极327、347或367)连接到源极线。选择线sgs用于控制源极侧选择栅极。各种nand串320、 340和360通过选择栅极322、342、362等中的选择晶体管连接到相应位线321、341和 361。这些选择晶体管由漏极选择线sgd控制。在其它实施例中，选择线未必需要共用于nand串当中；也就是说，可针对不同nand串提供不同选择线。字线wl3连接到存储元件323、343和363的控制栅极。字线wl2连接到存储元件324、344和364的控制栅极。字线wl1连接到存储元件325、345和365的控制栅极。字线wl0连接到存储元件326、346和366的控制栅极。如可见，每一位线和相应nand串包括存储元件的阵列或集合的列。字线(wl3、wl2、wl1和wl0)包括所述阵列或集合的行。每一字线连接所述行中的每一存储元件的控制栅极。或者，控制栅极可由字线自身提供。例如，字线wl2提供存储元件324、344和364的控制栅极。在实践中，在字线上可存在数千个存储元件。
52.每一存储元件可存储数据。例如，当存储一个位的数字数据时，存储元件的可能阈值电压(v
th
)的范围被划分成指派为逻辑数据“1”和“0”的两个范围。在nand类型快闪存储器的一个实例中，v
th
在存储元件被擦除之后为负，且被定义为逻辑“1”。 v
th
在编程操作之后为正且被定义为逻辑“0”。当v
th
为负且尝试进行读取时，存储元件将接通以指示正存储逻辑“1”。当v
th
为正且尝试进行读取操作时，存储元件将并不接通，这指示正存储逻辑“0”。存储元件还可存储多个层级的信息，例如多个位的数字数据。在此情况下，v
th
值的范围被划分成
数据层级数目个范围。例如，如果存储四个层级的信息，则将存在指派为数据值“11”、“10”、“01”和“00”的四个v
th
范围。在 nand类型存储器的一个实例中，v
th
在擦除操作之后为负且被定义为“11”。正v
th
值用于“10”、“01”和“00”的状态。编程到存储元件中的数据与元件的阈值电压范围之间的特定关系取决于存储元件所采用的数据编码方案。例如，都以全文引用的方式并入本文中的第6,222,762号美国专利和第7,237,074号美国专利描述用于多状态快闪存储元件的各种数据编码方案。
53.当对快闪存储元件进行编程时，编程电压被施加到存储元件的控制栅极，且与存储元件相关联的位线接地。来自通道的电子被注入到浮动栅极或电荷捕集层中。当电子累积在浮动栅极或电荷捕集层中时，浮动栅极或电荷捕集层变得带负电，且存储元件的 v
th
升高。为了将编程电压施加到正编程的存储元件的控制栅极，将所述编程电压施加到适当字线上。如上文所论述，nand串中的每一个中的一个存储元件共享同一字线。例如，当对图3的存储元件324进行编程时，编程电压也将被施加到存储元件344和364 的控制栅极。
54.图4描绘形成于衬底上的nand串的横截面图。所述视图被简化且未按比例绘制。 nand串400包含形成于衬底490上的源极侧选择栅极406、漏极侧选择栅极424以及八个存储元件408、410、412、414、416、418、420和422。一个实例为源极/漏极区430 的数个源极/漏极区提供于每一存储元件以及选择栅极406和424的任一侧上。在一种方法中，衬底490采用三阱技术，其包含在n阱区494内的p阱区492，所述n阱区又在 p型衬底区496内。nand串和其非易失性存储元件可至少部分地形成于p阱区上。除了具有电位v
bl
的位线426之外，还提供具有电位v
source
的源极供应线404。在一种可能方法中，可经由端子402将电压施加到p阱区492。还可经由端子403将电压施加到n阱区494。
55.在包含擦除验证操作的读取或验证操作期间，v
cgr
被提供于与选定存储元件相关联的选定字线上，在所述擦除验证操作中确定存储元件的状况，例如其阈值电压。此外，可回想到，存储元件的控制栅极可被提供为字线的一部分。例如，wl0、wl1、wl2、 wl3、wl4、wl5、wl6和wl7可分别经由存储元件408、410、412、414、416、418、 420和422的控制栅极延伸。在一种可能升压方案中，读取通过电压v
read
可被施加到与nand串400相关联的未选定字线。其它升压方案将v
read
施加到一些字线且将较低电压施加到其它字线。v
sgs
和v
sgd
被分别施加到选择栅极406和424。
56.图5说明可包含一个或多个存储器裸片或芯片512的非易失性存储装置510。存储器裸片512包含存储器单元阵列(二维或三维)500、控制电路系统520以及读取/写入电路530a和530b。在一个实施例中，以对称方式在阵列的相对侧上实施由各种外围电路对存储器阵列500的存取，使得每一侧上的存取线和电路系统的密度减少一半。读取 /写入电路530a和530b包含多个感测块300，其允许并行地读取或编程存储器单元页。存储器阵列500可经由行解码器540a和540b通过字线且经由列解码器542a和542b 通过位线寻址。在典型的实施例中，控制器544包含在与一个或多个存储器裸片512相同的存储器装置510(例如，可移除存储卡或封装)中。命令和数据经由线532在主机与控制器544之间传送，且经由线534在控制器与一个或多个存储器裸片512之间传送。一个实施方案可包含多个芯片512。
57.控制电路系统520与读取/写入电路530a和530b协作以对存储器阵列500执行存储器操作。控制电路系统520包含状态机522、芯片上地址解码器524和电力控制模块 526。状态机522提供存储器操作的芯片层级控制。芯片上地址解码器524提供在由主机或存储器控
制器使用的地址与由解码器540a、540b、542a和542b使用的硬件地址之间转换的地址接口。电力控制模块526在存储器操作期间控制供应到字线和位线的电力和电压。在一个实施例中，电力控制模块526包含可产生大于供应电压的电压的一个或多个电荷泵。
58.在一个实施例中，控制电路系统520、电力控制电路526、解码器电路524、状态机电路522、解码器电路542a、解码器电路542b、解码器电路540a、解码器电路540b、读取/写入电路530a、读取/写入电路530b和/或控制器544中的一个或任何组合可被称为一个或多个管理电路。
59.图6a描绘存储器单元阵列500的示例性结构。在一个实施例中，存储器单元阵列被划分成m个存储器单元块。正如快闪eeprom系统常见的，块是擦除单位。也就是说，每一块包含一起擦除的最小数目个存储器单元。每一块通常被划分成数个页。页是编程单位。一个或多个数据页通常存储在一行存储器单元中。页可存储一个或多个扇区。扇区包含用户数据和额外开销数据。额外开销数据通常包含已依据扇区的用户数据计算的错误校正码(ecc)的奇偶校验位。控制器(下文描述)的一部分在数据正被编程到阵列中时计算ecc奇偶校验，且还在正从阵列读取数据时检查所述ecc奇偶校验。替代地，ecc和/或其它额外开销数据存储于与其所涉及的用户数据不同的页或甚至不同的块中。用户数据的扇区通常为512字节，这对应于磁盘驱动器中扇区的大小。块由大量页构成，从8页到任何页数，例如到32、64、128或更多页。还可使用不同大小的块和布置。
60.在另一实施例中，位线被划分成奇数位线和偶数位线。在奇/偶位线架构中，沿着共同字线且连接到奇数位线的存储器单元被同时编程，而沿着共同字线且连接到偶数位线的存储器单元在另一时间被编程。
61.图6a还示出存储器阵列500的块i的更多细节。块i包含x+1个位线和x+1个nand 串。块i还包含64个数据字线(wl0到wl63)、两个虚设字线(wl_d0和wl_d1)、漏极侧选择线(sgd)和源极侧选择线(sgs)。每一nand串的一个端子经由漏极选择栅极(连接到选择线sgd)连接到对应位线，且另一端子经由源极选择栅极(连接到选择线sgs)连接到源极线。因为存在六十四个数据字线和两个虚设字线，所以每一 nand串包含六十四个数据存储器单元和两个虚设存储器单元。在其它实施例中，nand 串可具有多于或少于64个数据存储器单元和较多或较少虚设存储器单元。数据存储器单元可存储用户或系统数据。虚设存储器单元通常并不用于存储用户或系统数据。一些实施例并不包含虚设存储器单元。
62.图6b为描绘感测块300的一个实施例的框图。个别感测块300被分割成称为感测模块680的核心部分和共同部分690。在一个实施例中，存在用于每一位线的单独感测模块680和用于多个感测模块680的集合的一个共同部分690。在一个实例中，感测块 300将包含一个共同部分690和八个感测模块680。组中的感测模块中的每一个将经由数据总线672与相关联共同部分通信。
63.感测模块680包括感测电路系统670，其确定所连接位线中的传导电流是高于还是低于预定阈值电平。感测模块680还包含位线锁存器682，其用于设置所连接位线上的电压状况。例如，位线锁存器682中所锁存的预定状态将使得所连接位线被拉至指定编程禁止的状态(例如，1.5到3v)。作为实例，旗标＝0可禁止编程，而旗标＝1并不禁止编程。
64.共同部分690包括处理器692、三个实例数据锁存器集合694，以及耦合在数据锁存器集合694与数据总线621之间的i/o接口698。可针对每一感测模块提供一个数据锁存器集
合，且可针对每一集合提供由dl1、dl2和dl3识别的三个数据锁存器。下文进一步论述数据锁存器的使用。
65.处理器692执行计算。例如，其功能之一是确定存储于所感测存储元件中的数据且将所确定数据存储在数据锁存器集合中。数据锁存器集合(例如，694)中的至少一些数据锁存器用于存储由处理器692在读取操作期间确定的数据位。数据锁存器集合中的至少一些数据锁存器还用于存储在编程操作期间从数据总线621导入的数据位。导入的数据位表示意图被编程到存储器中的写入数据。i/o接口698提供数据锁存器694到697 与数据总线621之间的接口。
66.在一个实施例中，在编程操作开始时，数据存储于dl1和dl2锁存器中。例如，下部页数据可存储于dl1中，且上部页数据可存储于dl2中。在一个实施例中，在idl 期间从存储器单元读取的下部页数据存储于dl1锁存器中。dl3可用于存储验证状态，例如编程期间的锁定状态。例如，当存储器单元的vt已验证为达到其目标电平时，dl3 锁存器可被设置为指示此情况，使得可禁止存储器单元的进一步编程。注意，此描述每存储器单元编程两个位。在一个实施例中，在读取操作期间，dl1和dl2锁存器用于存储从存储器单元读取的两个位。应注意，每存储器单元可存在多于两个位。可存在针对每存储器单元待存储的每一额外位的一个额外锁存器。
67.在读取或其它感测期间，状态机622控制不同控制栅极电压到所寻址存储元件的供应。在感测模块680逐步通过对应于存储器所支持的各种存储器状态的各种控制栅极电压时，感测模块可在这些电压中的一个处跳闸，且将经由总线672将输出从感测模块680 提供到处理器692。此时，处理器692通过考虑感测模块的跳闸事件和关于经由输入线 693从状态机施加的控制栅极电压的信息来确定所得存储器状态。处理器接着计算存储器状态的二进制编码且将所得数据位存储到数据锁存器(例如，694)中。在核心部分的另一实施例中，位线锁存器682充当用于锁存感测模块680的输出的锁存器和如上文所描述的位线锁存器两者。
68.一些实施方案可包含多个处理器692。在一个实施例中，每一处理器692将包含输出线(未描绘)，使得输出线中的每一个被线或(wired-or)在一起。在一些实施例中，输出线在连接到线或线之前被反转。此配置使得能够在编程验证过程期间快速确定编程过程何时完成，因为接收线或的状态机可确定所有正被编程的位何时达到所要电平。例如，当每一位已达到其所要电平时，所述位的逻辑零将发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每一处理器与八个感测模块通信，所以状态机需要读取线或线八次，或将逻辑添加到处理器692 以累积相关联位线的结果，使得状态机仅需要读取线或线一次。类似地，通过正确地挑选逻辑电平，全局状态机可检测第一位何时改变其状态且相应地改变算法。
69.在编程或验证期间，待编程的数据从数据总线621存储于数据锁存器集合694到697 中。在状态机的控制下，编程操作包括一系列编程电压脉冲被施加到所寻址存储元件的控制栅极。每一编程脉冲之后是读回(验证)以确定存储元件是否已被编程到所要存储器状态。处理器692相对于所要存储器状态监视读回存储器状态。当两者一致时，处理器692设置位线锁存器682以便使得位线被拉至指定编程禁止的状态。此禁止对耦合到位线的存储元件进一步编程，即使在其控制栅极上出现编程脉冲时也如此。在其它实施例中，处理器最
初加载位线锁存器682，且感测电路系统在验证过程期间将其设置为禁止值。
70.在一个实施例中，每一数据锁存器堆叠集合694到697包含对应于感测模块680的数据锁存器堆叠。在一个实施例中，每感测模块680存在三个数据锁存器。对应于m个存储元件的读取/写入块的所有dl1和dl2数据锁存器可连接在一起以形成块移位寄存器，使得可通过串行传送来输入或输出数据块。
71.在一个实施例中，dl1和dl2锁存器的一个目的是将待编程数据存储到存储元件中。例如，存储元件可存储每存储元件两个位。在一个实施例中，下部页数据最初存储到dl1锁存器中，且上部页数据最初存储到dl2锁存器中。
72.在一个实施例中，存储元件存储每存储元件三个位。在此情况下，可存在额外数据锁存器(图6b中未描绘)，其用于最初将待编程数据的第三位存储到存储元件中。在一个实施例中，存储元件存储每存储元件四个位，其中可存在两个额外数据锁存器(图6b 中未描绘)，其用于最初将待编程数据的第三和第四位存储到存储元件中。存储元件可存储每存储元件多于四个位，在此情况下可存在针对每一位的一个数据锁存器。
73.关于读取操作和感测放大器的额外信息可见于(1)第7,196,931号美国专利，“具有减小的源极线偏压误差的非易失性存储器和方法”；(2)第7,023,736号美国专利，“具有改进型感测的非易失性存储器和方法”；(3)第2005/0169082号美国专利申请公开案； (4)第7,196,928号美国专利，“非易失性存储器的读取操作期间的耦合补偿”，以及(5) 2006年7月20日公开的第2006/0158947号美国专利申请公开案，“用于非易失性存储器的参考感测放大器”。上文列举的所有五个专利文献以全文引用的方式并入本文中。
74.在成功编程过程结束时，存储器单元的阈值电压应在所编程存储器单元的一个或多个阈值电压分布内或在所擦除存储器单元的阈值电压分布内。
75.图7为描述用于擦除存储器单元的常规过程900的流程图。在步骤902中，将擦除条件施加到存储器单元。在一个实施例中，通过将p阱升高到擦除电压达充分时间周期且将选定块的字线接地，同时使源极和位线浮动来实现擦除。由于电容性耦合，未选定字线、位线、选择线和共同源极线也会升高到擦除电压的很大一部分。因此，强电场被施加到选定存储器单元的隧道氧化物层，且选定存储器单元的数据随着浮动栅极或电荷捕集层的电子通常通过佛勒-诺德海姆隧穿机制发射到衬底侧而被擦除。随着电子从浮动栅极或电荷捕集层传送到p阱区，选定单元的v
th
降低。可对整个存储器阵列、个别块或单元的另一单位执行擦除。
76.在步骤904中，将擦除验证条件集合施加到存储器单元。目标v
th
可为正或负。在一些实施例中，对正v
th
的感测涉及将正参考电压施加到字线并确定nand串是否作为响应而传导电流。
77.在一个实施方案中，源极随耦器感测用于感测负v
th
。步骤904可包含将位线放电到接地，这可通过接通漏极侧选择栅极(sgd)来实现。接着，将高于零的电压(例如， 2.2v)施加到共同源极线且将某一电压(例如，0v)施加到字线。电荷在给定nand 串的位线上积累，直到体效应断开nand串中的至少一个存储器单元为止。然而，可使用其它感测技术。
78.在步骤906中，感测nand串中的每一个以确定nand串上的所有存储器单元是否被充分擦除。在一个实施例中，在等待电荷在位线上积累的预定时间周期之后执行步骤906。在一个实施方案中，将给定位线上的电压与参考值进行比较以确定对应nand 串上的存储
涉及以较快速度擦除存储器单元的第一阶段，和以较慢速度擦除存储器单元的第二阶段。此过程增大了存储器单元的耐久性。图9b示出一些实例擦除分布以有助于说明此过程。
88.在步骤1210中，执行擦除操作的第一阶段。在第一阶段中，以第一速度擦除存储器单元，所述第一速度比在第二阶段期间将擦除存储器单元的速度快。在阶段1期间，验证电平高于最终目标电平。使用此较高验证电平可被称为“浅擦除”。参考图9b，描绘了浅擦除电平(标记为“浅擦除”)连同最终目标电平(“evf”)。在阶段1期间，针对浅擦除电平验证存储器单元。在一个实施例中，验证nand串。
89.在此实例中，在存储器单元通过浅擦除电平的验证之前需要三个擦除脉冲。在第一擦除脉冲之后，存储器单元具有v
th
分布1201。在第二擦除脉冲之后，存储器单元具有 v
th
分布1202。在第三擦除脉冲之后，存储器单元具有v
th
分布1203。
90.在步骤1220中，执行擦除操作的第二阶段。在第二阶段中，以第二速度擦除存储器单元，所述第二速度比在第一阶段期间擦除存储器单元的速度慢。在阶段2期间，在此实例中，验证电平为最终目标电平。然而，可存在多于两个阶段。
91.在图9b的实例中，存储器单元需要两个额外擦除脉冲才能通过最终电平的验证。在第二阶段的第一擦除脉冲之后，存储器单元具有分布1204。在第二阶段的第二擦除脉冲之后，存储器单元具有分布1205。再次，存储器单元被擦除的速率是由v
th
分布的移位量反映。在阶段2期间减缓擦除速度有助于防止过擦除，这又有助于增大耐久性。实际上，阶段2期间的较慢速度会使得使用额外擦除脉冲。然而，其允许擦除v
th
分布的更精确移动。也就是说，其允许擦除v
th
分布随着每一擦除脉冲以较小量移动。
92.存储器单元被擦除的速率是由v
th
分布的移位量反映。相比在阶段2期间，在阶段 1期间以更快的速率擦除存储器单元。将存储器单元从分布1201推到1202的擦除脉冲以速度δv
th1
擦除存储器单元。将存储器单元从分布1203推到1204的擦除脉冲以速度δv
th2
擦除存储器单元。δv
th2
小于δv
th1
；因此，此为较慢擦除，如本文中所定义。并不需要阶段1中的每一擦除脉冲的速度完全相同。也就是说，对于在阶段1期间的每一脉冲，并不需要恰好移动δv
th1
。同样，并不需要阶段2中的每一擦除脉冲的速度完全相同。也就是说，对于在阶段2期间的每一脉冲，并不需要恰好移动δv
th2
。在此实例中，在上部尾端处测量v
th
分布的变化。然而，可在某一其它点处进行测量，例如在受擦除组的中值v
th
处。
93.图9a的过程可用于2d nand或3d nand。在一个2d nand实施例中，通过将 p阱升高到擦除电压达充分时间周期且将选定块的字线接地，同时使源极和位线浮动来实现擦除。由于电容性耦合，未选定字线、位线、选择线和共同源极线也会升高到擦除电压的很大一部分。因此，强电场被施加到选定存储器单元的隧道氧化物层，且选定存储器单元的数据随着浮动栅极或电荷捕集层的电子通常通过佛勒-诺德海姆隧穿机制发射到衬底侧而被擦除。随着电子从浮动栅极或电荷捕集层传送到p阱区，选定单元的 v
th
降低。可对整个存储器阵列、个别块或单元的另一单位执行擦除。
94.针对3d nand的擦除通常不同于2d nand。相比来说，例如bics的3d堆叠式非易失性存储器装置中的nand串未必驻存于衬底中。擦除的一种方法为产生栅极诱发漏极泄漏(gidl)电流以对通道充电，将通道电位升高到擦除电压，并在擦除期间维持此通道电位。用于擦除3d nand的另外细节描述于：(1)costa等人的标题为“用于具有可控制栅极诱发漏极泄漏电流的3d非易失性存储器的擦除操作”的美国专利公开案 2013/0279257；和(2)li等
人的标题为“用于3d非易失性存储器的具有受控选择栅极电压的擦除操作”的美国专利公开案2013/0163336；所述两公开案在此以引用的方式并入。
95.各种技术可用于更改第一与第二阶段之间的擦除速度。一种技术是随着每一编程环路使用较小的擦除电压量值增大步长。例如，相比第一阶段，在第二阶段期间使用较小步长。另一技术为更改擦除脉冲的持续时间。例如，第一阶段的持续时间可大幅增大，且第二阶段的持续时间可小幅增大。作为另一实例，相比第一阶段，在第二阶段期间使用较短持续时间的擦除脉冲。再一技术为改变验证操作之间使用的擦除脉冲的数目。例如，第一阶段可使验证之间的脉冲数目大幅增大，且第二阶段可使验证之间的脉冲数目小幅增大。作为另一实例，相比第一阶段，在第二阶段期间在验证之间使用较少擦除脉冲。这三种技术的任何组合都可用于在第二阶段中产生较慢擦除速度。
96.应注意，可存在多于两个阶段。每一阶段可采用不同的擦除验证电平。并且，每一阶段可使用不同速度。在一个实施例中，擦除速度随着每一进展阶段而减缓。
97.如先前所论述，一些存储器操作可具有优于擦除操作的较高优先级，且因此，暂停擦除操作且稍后在进行了读取操作时加以恢复。可使用若干用于擦除的暂停-恢复算法。然而，取决于暂停和恢复操作的方式，此类暂停操作的速度可能存在问题。
98.图10示出其中立即暂停擦除操作的擦除操作序列。无论擦除操作处于哪个阶段，都在请求后立即暂停擦除操作，且擦除操作会从所暂停擦除脉冲的最开始恢复。此操作有助于读取时延，但会带来一些装置可靠性风险。第一问题为漏极侧选择栅极(sgd) 干扰，尤其是在低温下。此干扰是由擦除电压vera斜升期间的电子注入引起，尤其是在低温下。存储器装置可极频繁地接收暂停请求，且擦除操作有可能需要多次尝试才能最终完成，此意味着大量擦除电压vera斜升。因此，需要考虑sgd干扰问题。
99.图11a和11b示出其中从前一电压分段和从下一电压分段恢复分段式擦除操作的分段式擦除操作序列。代替针对脉冲的整个持续时间(vera持续时间)的单个连续擦除脉冲，脉冲在此分段式擦除操作中被分成数个电压分段。只要总擦除电压vera时间相同，则此分段式擦除操作的擦除速度将相同。在图11a中，示出了其中从前一电压分段恢复分段式擦除操作的序列。在接收到暂停请求后，存储器装置或设备在所述特定进行中分段时间结束之后暂停分段式擦除操作。在恢复之后，擦除操作将从暂停的所述分段恢复。因此，分段式擦除在电压分段n结束之后暂停且从电压分段n恢复。此操作可为时延与装置可靠性之间的良好折衷。然而，在图11a中所示的序列中，存在存储器装置总是在电压分段n上经历暂停-恢复的极端情况。到存储器装置在此情况下进行擦除验证的时候，可能已经太迟且已发生过擦除。在图11b中，示出了其中从下一电压分段恢复分段式擦除操作的序列。如所示，分段式擦除操作在分段n结束之后暂停且从电压分段 n+1恢复。对于每一擦除电压vera分段，此分段式擦除操作可能会遭受一些额外开销斜升时序问题。擦除电压vera斜升时间需要足够长以确保擦除电压分段时间未被耗用。下文更详细地论述此特定情况(即，分段式擦除和从下一分段恢复)。
100.图12a和12b示出擦除信号的许多短擦除脉冲或多个电压分段与单个长擦除脉冲的比较。更详细地说，图12a为相比于单个长脉冲，已经历具有不同总擦除时间周期(ntme 或有效vera时间)的分段式擦除操作的存储器单元的上部尾端的电压相较于具有线性标度的时间的标绘图。图12b为相比于单个长脉冲，已经历具有不同总擦除时间周期 (ntme)的
分段式擦除操作的存储器单元的上部尾端的电压相较于具有对数标度的时间的标绘图。显然，随着多个电压分段中的每一个的持续时间(即，分段大小)变得较短，即使总擦除时间周期(ntme)相同，擦除速度也会进一步降低。此意味着真实通道电位需要不可改变的斜坡时间来变得稳定。对于多个电压分段中的每一个的较短持续时间，此斜坡时间更加不可改变。其它机制也会使得分段式擦除操作不同于常规(单个长脉冲)擦除操作。
101.图13a和13b示出擦除信号的许多短擦除脉冲或多个电压分段与单个长擦除脉冲的另一比较。图13a到13b中所示的数据类似于图12a到12b；然而，对于多个电压分段或擦除分段中的每一个，从其持续时间减去70a.u.的固定时序。在此缩短之后，相信总擦除时间周期(ntme)将与擦除信号为单个连续脉冲情况下的单个擦除脉冲擦除时间周期相同。然而，在分段式擦除与单个长脉冲擦除操作之间观察到上部尾端的一些差异(～150a.u.)。
102.图14a和14b示出擦除信号的许多短擦除脉冲或多个电压分段与单个长擦除脉冲的又一比较。更确切地说，图14a为相比于单个长脉冲，已经历具有不同总擦除时间周期 (ntme)的分段式擦除操作的存储器单元的上部尾端的电压相较于具有线性标度的时间的标绘图。图14b为相比于单个长脉冲，已经历具有不同总擦除时间周期(ntme)的分段式擦除操作的存储器单元的上部尾端的电压相较于具有对数标度的时间的标绘图。
103.图15a和15b示出擦除信号的许多短擦除脉冲或多个电压分段与单个长擦除脉冲的又一比较。图15a和15b中所示的数据类似于图14a和14b；然而，对于多个电压分段或擦除分段中的每一个，从其持续时间减去45a.u.的固定时序。在此缩短之后，相信总擦除时间周期(ntme)将与擦除信号为单个连续脉冲情况下的单个擦除脉冲擦除时间周期相同。再次，在分段式擦除与单个长脉冲擦除操作之间观察到上部尾端的一些差异(～150a.u.)。因此，总体来说，采用分段式擦除操作不是优选的，因为一些缺点可能包含较慢的擦除或较长的总擦除时间周期。
104.因此，本文中提供存储器设备(例如，图5的非易失性存储装置510)，其包含连接到字线(例如，图3的wl3、wl2、wl1和wl0)以及位线(例如，图3的位线321、 341和361)且成串(例如，图3的nand串320、340和360)布置的存储器单元(例如，图3的存储元件323到326、343到346、363到366)。存储器单元配置成保持阈值电压v
th
。存储器单元中的每一个还配置成在擦除时间周期期间发生的擦除操作中被擦除。控制电路(例如，图5的控制器544、控制电路系统520、读取/写入电路530a和 530b)耦合到字线和位线，且配置成响应于确定擦除操作为分段式擦除操作且在暂停之后被恢复而调整擦除时间周期的至少一部分。控制电路还配置成在擦除时间周期期间将具有时间上彼此分离的多个电压分段的擦除信号施加到串中的每一个，同时将字线擦除电压施加到选定字线以促进在分段式擦除操作中擦除耦合到选定字线的存储器单元。如上文所论述，字线擦除电压可为零伏(即，接地)或某一非零值。
105.虽然在典型擦除脉冲中，大量总脉冲时间包含“实际”擦除时间，但偏压斜升和稳定需要一定量的总脉冲时间。如所示，擦除时间周期的至少部分包含斜坡时间部分或擦除偏压斜升时间，在所述时间中施加到串中的每一个的擦除信号从预充电电压电平斜升到目标擦除电压电平。
106.如上文所论述，来自分段式擦除的较慢擦除的根本原因为当前或默认装置设置的斜升时间不足。有可能设置擦除偏压斜升时间或斜坡时间部分以加以补偿。换句话说，如果斜坡时间部分被延长，则分段式擦除可能具有类似擦除速度。然而，如果擦除脉冲是常规长
脉冲，则不必具有长斜坡时间部分。
107.图16示出已经历分段式擦除操作的存储器单元的阈值电压v
th
相较于总擦除时间周期的标绘图，所述分段式擦除操作具有不同总擦除时间周期(ntme)且使用不同量值的目标擦除电压电平或擦除电压vera。标绘图(x轴)中的总擦除时间周期或总ers 脉冲时间仅计数ntme部分。在所示标绘图中，斜坡时间部分因计时器过载而改变。如所预期，在相对较短斜坡时间部分(350a.u.)的情况下，具有较短脉冲的分段式操作产生较慢擦除速度，这是因为斜坡时间部分对于擦除电压vera斜升来说太短。因此，对于每一总擦除时间周期，有效擦除电压vera时间较短。
108.图17a示出已经历分段式擦除操作的存储器单元的阈值电压v
th
相较于总擦除时间周期的标绘图，所述分段式擦除操作具有不同总擦除时间周期(ntme)且使用不同量值的目标擦除电压电平或擦除电压vera。图17b示出已经历分段式擦除操作的存储器单元的阈值电压v
th
的变化相较于斜坡时间部分(指示为e11)的标绘图，所述分段式擦除操作具有不同量值的目标擦除电压电平或擦除电压vera。类似地，图18示出已经历分段式擦除操作的存储器单元的阈值电压v
th
的变化相较于斜坡时间部分(指示为 e11)的另一标绘图，所述分段式擦除操作具有不同量值的目标擦除电压电平或擦除电压vera。尽管示出了看起来并不拟合曲线的离数据点，但数据点很可能实际上在大约150a.u处，而非在约689a.u.处。再次，在重复短脉冲(即，分段擦除操作)情况下的擦除速度较慢，这是因为默认斜坡时间部分并不足以斜升到目标擦除电压电平vera。随着斜坡时间部分进一步增大，所述趋势被翻转，这是由于延长的斜坡时间部分自身显著地促进了总擦除时间。
109.因此，斜坡时间部分可具有存储器设备的可修改相关联参数。确切地说，当恢复分段式擦除操作时，斜坡时间部分被延长。换句话说，增大斜坡时间部分或时钟(vera 斜升)的长度以补偿额外开销时间，代价是多个电压分段上存在单个较长分段。因此，根据一方面，控制电路进一步配置成响应于确定分段式擦除操作在暂停之后被恢复而延长斜坡时间部分。
110.在一些存储器设备中，斜坡时间部分可能不是易于改变的参数。一个可能解决方案可为如果系统或状态机知道擦除脉冲为“恢复”擦除脉冲，则使用总擦除时间周期ntme 的偏移(增大)。确切地说，可仅在恢复的分段式擦除中使用称为dntme_resume的额外时序参数，以延长所述特定电压分段的分段持续时间(由此延长总擦除时间周期 ntme)。这需要控制电路具有知道(记住)电压分段是否在“恢复”之后的智能。如果其在“恢复”之后，则对于所述特定恢复的电压分段，分段持续时间或ntme_segment＝正常ntme_segment或默认分段持续时间+dntme_resume。擦除时间周期的至少部分还包含其中时间上彼此分离的多个电压分段被施加到串中的每一个的分段式时间部分。多个电压分段各自具有目标擦除电压电平的量值和分段持续时间。因此，控制电路进一步配置成响应于确定分段式擦除操作在暂停之后被恢复而延长分段式时间部分期间的多个电压分段中的至少一个的分段持续时间。
111.更确切地说，根据一方面，控制电路进一步配置成确定且存储分段式时间部分期间的多个电压分段中的每一个是在分段式擦除操作暂停之前还是在分段式擦除操作恢复之后发生。因此，返回参考图11b，控制电路(例如，图5的状态机522)记住在分段式擦除操作被暂停(例如，图11b的分段n)之前已经过多个电压分段中的多少分段。下次当分段式擦除
操作恢复时，将跳过这些电压分段(例如，在恢复之后，控制电路将以图11b的电压分段n+1开始)。
112.多个电压分段中的至少一个包含紧接在恢复之后的多个电压分段中的第一个，且控制电路配置成响应于确定紧接在恢复之后的多个电压分段中的第一个是在分段式擦除操作恢复之后发生，延长分段式时间部分期间的紧接在恢复之后的多个电压分段中的第一个的分段持续时间(即，ntme_segment)。因此，如果控制电路(例如，状态机(fsm)) 知道正恢复分段式擦除操作，则将分段持续时间或ntme_segment偏移(正偏移，略微更长)值dntme_resume。图19为具有多个偏移值dntme_resume(例如，dt1、 dt2等)的表格，控制电路可参考所述偏移值以延长多个电压分段中的一个的分段持续时间(即，ntme_segment)。因此，在一些时间额外开销考虑之后，分段式擦除操作可产生极接近常规长vera脉冲的擦除速度。
113.如上文所论述，返回参考图13a、13b、15a和15b，分段式擦除操作具有较慢擦除速度。然而，如果从每一电压分段减去固定时序(～50a.u.)，则分段式擦除操作可以与常规或传统长vera脉冲(即，未分段)相同的速度擦除块。因此，根据一方面，控制电路进一步配置成缩短时间上彼此分离的多个电压分段中的每一个的分段持续时间，所述缩短的时间量选定为增大分段式擦除速度且近似于擦除信号为单个连续脉冲情况下的单个擦除脉冲擦除速度。
114.根据一方面，另一选项是在分段式擦除操作恢复时使用多个电压分段中的一个或多个来进行填补。换句话说，可利用多个电压分段或vera分段中的额外分段。更确切地说，所使用的多个分段的数量可与参数extra_segment相关联。因此，根据一方面，控制电路进一步配置成响应于确定分段式擦除操作在暂停之后被恢复而增大时间上彼此分离的多个电压分段的数量(增大量为对应于参数extra_segment的额外电压分段数目)。图20为具有多个参数extra_segment的表格，控制电路可参考所述参数以增大多个电压分段的数量。
115.现参考图21，还提供操作存储器设备的方法。如上所述，存储器设备(例如，图5 的非易失性存储装置510)包含连接到字线(例如，图3的wl3、wl2、wl1和wl0) 以及位线(例如，图3的位线321、341和361)且成串(例如，图3的nand串320、 340和360)布置的存储器单元(例如，图3的存储元件323到326、343到346、363 到366)。存储器单元配置成保持阈值电压v
th
。存储器单元中的每一个还配置成在擦除时间周期期间发生的擦除操作中被擦除。所述方法包含步骤1300：响应于确定擦除操作为分段式擦除操作且在暂停之后被恢复而调整擦除时间周期的至少一部分。所述方法以步骤1302继续：在擦除时间周期期间将具有时间上彼此分离的多个电压分段的擦除信号施加到串中的每一个，同时将字线擦除电压施加到选定字线以促进在分段式擦除操作中擦除耦合到选定字线的存储器单元。
116.如所论述，擦除时间周期的至少部分包含其中时间上彼此分离的多个电压分段被施加到串中的每一个的分段式时间部分。多个电压分段各自具有目标擦除电压电平的量值和分段持续时间。因此，所述方法进一步包含如下步骤：响应于确定分段式擦除操作在暂停之后被恢复而延长分段式时间部分期间的多个电压分段中的至少一个的分段持续时间。
117.所述方法还包含如下步骤：确定且存储分段式时间部分期间的多个电压分段中的每一个是在分段式擦除操作暂停之前还是在分段式擦除操作恢复之后发生。再次，多个电压分段中的至少一个包含紧接在恢复之后的多个电压分段中的第一个。因此，所述方法进
一步包含如下步骤：响应于确定紧接在恢复之后的多个电压分段中的第一个是在分段式擦除操作恢复之后发生，延长分段式时间部分期间的紧接在恢复之后的多个电压分段中的第一个的分段持续时间。
118.返回参考图13a、13b、15a和15b，可从每一电压分段减去固定时序(～50a.u.)，使得分段式擦除操作可以与常规或传统长vera脉冲(即，未分段)相同的速度擦除块。因此，所述方法进一步包含如下步骤：缩短时间上彼此分离的多个电压分段中的每一个的分段持续时间，所述缩短的时间量选定为增大分段式擦除速度且近似于擦除信号为单个连续脉冲情况下的单个擦除脉冲擦除速度。
119.如所论述，擦除时间周期的至少部分或擦除偏压斜升时间包含斜坡时间部分，在所述部分中施加到串中的每一个的擦除信号从预充电电压电平斜升到目标擦除电压电平。因此，所述方法进一步包含如下步骤：响应于确定分段式擦除操作在暂停之后被恢复而延长斜坡时间部分。
120.再次，当分段式擦除操作恢复时，可添加多个电压分段中的一个或多个。因此，所述方法进一步包含如下步骤：响应于确定分段式擦除操作在暂停之后被恢复而增大时间上彼此分离的多个电压分段的数量。
121.虽然分段式擦除操作一般来说可比常规长脉冲擦除慢，但在一些额外开销校准之后，分段式擦除操作可相比于常规长擦除电压vera脉冲(即，未分段)实际上产生极接近的擦除速度。上文针对调整擦除时间周期的至少一部分所论述的选项(例如，延长斜坡时间部分、延长特定电压分段的分段持续时间，和使用多个电压分段中的额外分段) 将确保暂停之后恢复的分段式擦除中的总擦除时间与常规长擦除电压vera脉冲相当，且并不造成常规长擦除脉冲中的擦除时间损失(即，所述擦除操作中不存在暂停/恢复)。应了解，上文所论述的选项可单独或彼此组合地起作用(即，作为组起作用)。
122.显而易见，可对本文中描述和说明的内容作出改变，而不脱离所附权利要求书中定义的范围。已出于说明和描述的目的提供了前述对实施例的描述。并不预期是穷尽性的或限制本公开。特定实施例的个别元素或特征通常不限于所述特定实施例，但在可适用时可互换且可用于选定实施例，即使未特定地示出或描述。特定实施例的个别元素或特征还可以许多方式变化。此类变化形式不欲视为脱离本公开，且所有此类修改都预期包含在本公开的范围内。
123.本文中所使用的术语仅出于描述特定实例实施例的目的，且并不预期是限制性的。如本文中所使用，除非上下文另外明确指示，否则单数形式“一”和“所述”可预期也包含复数形式。术语“包括”、“包含”和“具有”是包含性的，且因此指定所陈述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。除非明确地识别为执行次序，否则本文中所描述的方法步骤、过程和操作不应解释为必须要求其以所论述或说明的特定次序来执行。还应理解，可采用额外或替代步骤。
124.当元件或层被称为“在”另一元件或层“上”、“接合到”、“连接到”或“耦合到”另一元件或层时，其可直接在另一元件或层上、接合到、连接到或耦合到另一元件或层，或可能存在中间元件或层。相比来说，当元件被称为“直接在”另一元件或层“上”、“直接接合到”、“直接连接到”或“直接耦合到”另一元件或层时，可不存在中间元件或层。应以相似方式来
解释用于描述元件之间的关系的其它词语(例如，“在
…
之间”与“直接在
…
之间”、“邻近”与“直接邻近”等)。如本文中所使用，术语“和/或”包含相关联所列项目中的一个或多个的任何和所有组合。
125.尽管本文中可使用术语第一、第二、第三等来描述各种元件、组件、区、层和/或区段，但这些元件、组件、区、层和/或区段不应受到这些术语的限制。这些术语可以只是用来区分一个元件、组件、区、层或区段与另一区、层或区段。例如“第一”、“第二”和其它数字术语等术语在本文中使用时，并不暗示顺序或次序，除非上下文清楚地指示。因此，在不脱离实例实施例的教示内容的情况下，下文所论述的第一元件、组件、区、层或区段可被称为第二元件、组件、区、层或区段。
126.例如“内部”、“外部”、“下面”、“下方”、“下部”、“上方”、“上部”、“顶部”、“底部”等空间相对术语可在本文中为易于描述而使用，以描述如图中所说明的一个元件或特征与另一(或多个)元件或特征的关系。除了图中所描绘的定向之外，空间相对术语可预期涵盖在使用或操作中的装置的不同定向。例如，如果图中的装置倒过来，则描述为“在”其它元件或特征“下方”或“下面”的元件的定向将变成“在”其它元件或特征“上方”。因此，实例术语“下方”可涵盖上方和下方两定向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述可相应地进行解释。

技术特征：

1.一种存储器设备，其包括：存储器单元，其连接到字线和位线且成串布置，并且配置成保持阈值电压，所述存储器单元中的每一个配置成在擦除时间周期期间发生的擦除操作中被擦除；控制电路，其耦合到所述字线和所述串且配置成：响应于确定所述擦除操作为分段式擦除操作且在暂停之后被恢复而调整所述擦除时间周期的至少一部分，以及在所述擦除时间周期期间将具有时间上彼此分离的多个电压分段的擦除信号施加到所述串中的每一个，同时将字线擦除电压施加到所述字线中的选定字线以促进在所述分段式擦除操作中擦除耦合到所述字线中的所述选定字线的所述存储器单元。2.根据权利要求1所述的存储器设备，其中所述擦除时间周期的所述至少所述部分包含其中时间上彼此分离的所述多个电压分段被施加到所述串中的每一个的分段式时间部分，且所述多个电压分段各自具有目标擦除电压电平的量值和分段持续时间，且所述控制电路进一步配置成响应于确定所述分段式擦除操作在暂停之后被恢复而延长所述分段式时间部分期间的所述多个电压分段中的至少一个的所述分段持续时间。3.根据权利要求2所述的存储器设备，其中所述控制电路进一步配置成确定且存储所述分段式时间部分期间的所述多个电压分段中的每一个是在所述分段式擦除操作暂停之前还是在所述分段式擦除操作恢复之后发生。4.根据权利要求3所述的存储器设备，其中所述多个电压分段中的所述至少一个包含紧接在恢复之后的所述多个电压分段中的第一个，且所述控制电路配置成响应于确定紧接在恢复之后的所述多个电压分段中的所述第一个是在所述分段式擦除操作恢复之后发生，延长所述分段式时间部分期间的紧接在恢复之后的所述多个电压分段中的所述第一个的所述分段持续时间。5.根据权利要求2所述的存储器设备，其中所述控制电路进一步配置成缩短时间上彼此分离的所述多个电压分段中的每一个的所述分段持续时间，所述缩短的时间量选定为增大分段式擦除速度且近似于所述擦除信号为单个连续脉冲情况下的单个擦除脉冲擦除速度。6.根据权利要求1所述的存储器设备，其中所述擦除时间周期的所述至少所述部分包含其中施加到所述串中的每一个的所述擦除信号从预充电电压电平斜升到目标擦除电压电平的斜坡时间部分，且所述控制电路进一步配置成响应于确定所述分段式擦除操作在暂停之后被恢复而延长所述斜坡时间部分。7.根据权利要求1所述的存储器设备，其中所述控制电路进一步配置成响应于确定所述分段式擦除操作在暂停之后被恢复而增大时间上彼此分离的所述多个电压分段的数量。8.一种与存储器设备通信的控制器，所述存储器设备包含连接到字线和位线且成串布置，并且配置成保持阈值电压的存储器单元，所述存储器单元中的每一个配置成在擦除时间周期期间发生的擦除操作中被擦除，所述控制器配置成：指示所述存储器设备响应于确定所述擦除操作为分段式擦除操作且在暂停之后被恢复而调整所述擦除时间周期的至少一部分；以及指示所述存储器设备在所述擦除时间周期期间将具有时间上彼此分离的多个电压分段的擦除信号施加到所述串中的每一个，同时将字线擦除电压施加到所述字线中的选定字
线以促进在所述分段式擦除操作中擦除耦合到所述字线中的所述选定字线的所述存储器单元。9.根据权利要求8所述的控制器，其中所述擦除时间周期的所述至少所述部分包含其中时间上彼此分离的所述多个电压分段被施加到所述串中的每一个的分段式时间部分，且所述多个电压分段各自具有目标擦除电压电平的量值和分段持续时间，且所述控制器进一步配置成指示所述存储器设备响应于确定所述分段式擦除操作在暂停之后被恢复而延长所述分段式时间部分期间的所述多个电压分段中的至少一个的所述分段持续时间。10.根据权利要求9所述的控制器，其中所述控制器进一步配置成确定且存储所述分段式时间部分期间的所述多个电压分段中的每一个是在所述分段式擦除操作暂停之前还是在所述分段式擦除操作恢复之后发生。11.根据权利要求10所述的控制器，其中所述多个电压分段中的所述至少一个包含紧接在恢复之后的所述多个电压分段中的第一个，且所述控制器进一步配置成指示所述存储器设备响应于确定紧接在恢复之后的所述多个电压分段中的所述第一个是在所述分段式擦除操作恢复之后发生，延长所述分段式时间部分期间的紧接在恢复之后的所述多个电压分段中的所述第一个的所述分段持续时间。12.根据权利要求8所述的控制器，其中所述擦除时间周期的所述至少所述部分包含其中施加到所述串中的每一个的所述擦除信号从预充电电压电平斜升到目标擦除电压电平的斜坡时间部分，且所述控制器进一步配置成指示所述存储器设备响应于确定所述分段式擦除操作在暂停之后被恢复而延长所述斜坡时间部分。13.根据权利要求8所述的控制器，其中所述控制器进一步配置成指示所述存储器设备响应于确定所述分段式擦除操作在暂停之后被恢复而增大时间上彼此分离的所述多个电压分段的数量。14.一种操作存储器设备的方法，所述存储器设备包含连接到字线和位线且成串布置，并且配置成保持阈值电压的存储器单元，所述存储器单元中的每一个配置成在擦除时间周期期间发生的擦除操作中被擦除，所述方法包括以下步骤：响应于确定所述擦除操作为分段式擦除操作且在暂停之后被恢复而调整所述擦除时间周期的至少一部分；以及在所述擦除时间周期期间将具有时间上彼此分离的多个电压分段的擦除信号施加到所述串中的每一个，同时将字线擦除电压施加到所述字线中的选定字线以促进在所述分段式擦除操作中擦除耦合到所述字线中的所述选定字线的所述存储器单元。15.根据权利要求14所述的方法，其中所述擦除时间周期的所述至少所述部分包含其中时间上彼此分离的所述多个电压分段被施加到所述串中的每一个的分段式时间部分，且所述多个电压分段各自具有目标擦除电压电平的量值和分段持续时间，且所述方法进一步包含如下步骤：响应于确定所述分段式擦除操作在暂停之后被恢复而延长所述分段式时间部分期间的所述多个电压分段中的至少一个的所述分段持续时间。16.根据权利要求15所述的方法，其进一步包含如下步骤：确定且存储所述分段式时间部分期间的所述多个电压分段中的每一个是在所述分段式擦除操作暂停之前还是在所述分段式擦除操作恢复之后发生。17.根据权利要求16所述的方法，其中所述多个电压分段中的所述至少一个包含紧接
在恢复之后的所述多个电压分段中的第一个，且所述方法进一步包含如下步骤：响应于确定紧接在恢复之后的所述多个电压分段中的所述第一个是在所述分段式擦除操作恢复之后发生，延长所述分段式时间部分期间的紧接在恢复之后的所述多个电压分段中的所述第一个的所述分段持续时间。18.根据权利要求15所述的方法，其进一步包含如下步骤：缩短时间上彼此分离的所述多个电压分段中的每一个的所述分段持续时间，所述缩短的时间量选定为增大分段式擦除速度且近似于所述擦除信号为单个连续脉冲情况下的单个擦除脉冲擦除速度。19.根据权利要求14所述的方法，其中所述擦除时间周期的所述至少所述部分包含其中施加到所述串中的每一个的所述擦除信号从预充电电压电平斜升到目标擦除电压电平的斜坡时间部分，且所述方法进一步包含如下步骤：响应于确定所述分段式擦除操作在暂停之后被恢复而延长所述斜坡时间部分。20.根据权利要求14所述的方法，其进一步包含如下步骤：响应于确定所述分段式擦除操作在暂停之后被恢复而增大时间上彼此分离的所述多个电压分段的数量。

技术总结

提供一种存储器设备和操作方法。所述设备包含存储器单元，其连接到字线和位线且成串布置并且配置成保持阈值电压。所述存储器单元中的每一个配置成在擦除时间周期期间发生的擦除操作中被擦除。控制电路配置成响应于确定所述擦除操作为分段式擦除操作且在暂停之后被恢复而调整所述擦除时间周期的至少一部分。所述控制电路在所述擦除时间周期期间将具有时间上彼此分离的多个电压分段的擦除信号施加到所述串中的每一个，同时将字线擦除电压施加到所述字线中的选定字线以促进在所述分段式擦除操作中擦除耦合到所述字线中的所述选定字线的所述存储器单元。字线的所述存储器单元。字线的所述存储器单元。