超级结沟槽栅终端结构及其制备方法与流程

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1.本技术涉及半导体制造技术领域，具体涉及一种超级结沟槽栅终端结构及其制备方法。

背景技术：

2.sj-dmos(super junction double-diffused mos)因其具有耐压高、导通电阻低等特点，在电源、照明等领域广泛应用。sj-dmos终端结构对于超结的耐压和可靠性具有重要意义，由于cell区域面积比终端区域大很多，可以承受比终端区域更大的电流，因此通常需要终端结构比cell耐压更高，这样击穿点将发生在cell区，有利于提高器件整体的可靠性。
3.但是目前常规的超结沟槽栅终端结构在pn柱交界面上三角形电场峰值容易受到超结柱间宽度、间距、浓度等工艺偏差容易引起的器件终端表面提前击穿，不利于器件整体的抗高压击穿性能。

技术实现要素：

4.本技术提供了一种超级结沟槽栅终端结构及其制备方法，可以解决目前常规的超结沟槽栅终端结构抗高压击穿性能较差的问题。
5.一方面，本技术实施例提供了一种超级结沟槽栅终端结构的制备方法，包括：
6.提供一衬底，所述衬底上形成有外延层；
7.执行至少两次离子注入工艺以在所述外延层中形成type区；
8.刻蚀所述外延层，以在所述type区中以及所述type区外的外延层中形成多个沟槽；
9.形成沟槽栅结构，所述沟槽栅结构填充所述沟槽；
10.执行离子注入工艺以在所述type区中以及所述type区外的外延层中形成体区；
11.执行离子注入工艺以在所述type区外的所述体区中形成第一重掺杂区；
12.执行离子注入工艺以在所述type区外的所述体区底部形成pillar区；
13.刻蚀所述type区外的所述第一重掺杂区和所述体区以及部分所述沟槽栅结构以形成开口；
14.执行离子注入工艺以在所述第一重掺杂区和所述体区中的开口的底壁和部分侧壁中形成第二重掺杂区；
15.形成金属电极，所述金属电极填充所述开口。
16.可选的，在所述超级结沟槽栅终端结构的制备方法中，执行每一次离子注入工艺以在所述外延层中形成type区的过程中，离子注入的能量为400kev～3000kev；离子注入的剂量为1.0e12atoms/cm2～1.0e13 atoms/cm2。
17.可选的，在所述超级结沟槽栅终端结构的制备方法中，在形成第二重掺杂区之后、在形成金属电极之前，所述超级结沟槽栅终端结构的制备方法还包括：
18.通过热退火工艺激活形成第二重掺杂区之后的半导体结构中的杂质离子。
19.可选的，在所述超级结沟槽栅终端结构的制备方法中，所述体区的结深小于或者等于所述沟槽的深度。
20.可选的，在所述超级结沟槽栅终端结构的制备方法中，所述衬底的导电类型为n型；所述外延层的掺杂离子的导电类型为n型；所述type区的掺杂离子的导电类型为p型；所述体区的掺杂离子的导电类型为p型；所述第一重掺杂区的掺杂离子的导电类型为n型；所述pillar区的掺杂离子的导电类型为p型；所述第二重掺杂区的掺杂离子的导电类型为p型。
21.另一方面，本技术实施例还提供了一种超级结沟槽栅终端结构，包括：
22.衬底，所述衬底上形成有外延层；
23.type区，所述type区位于所述外延层中，其中，执行至少两次离子注入工艺以在所述外延层中形成type区；
24.沟槽栅结构，所述沟槽栅结构位于所述type区中以及所述type区外的外延层中；
25.体区，所述体区位于所述type区中以及所述type区外的外延层中；
26.第一重掺杂区，所述第一重掺杂区位于所述type区外的所述体区中；
27.pillar区，所述pillar区位于所述type区外的所述体区底部；
28.金属电极，所述金属电极位于所述type区外的所述第一重掺杂区和所述体区中，以及位于所述type区外的部分沟槽栅结构表面；
29.第二重掺杂区，所述第二重掺杂区位于所述金属电极底部的所述体区中。
30.可选的，在所述超级结沟槽栅终端结构中，执行每一次离子注入工艺以在所述外延层中形成type区的过程中，离子注入的能量为400kev～3000kev；离子注入的剂量为1.0e12atoms/cm2～1.0e13atoms/cm2。
31.可选的，在所述超级结沟槽栅终端结构中，所述体区的结深小于或者等于所述沟槽的深度。
32.可选的，在所述超级结沟槽栅终端结构中，所述衬底的导电类型为n型；所述外延层的掺杂离子的导电类型为n型；所述type区的掺杂离子的导电类型为p型；所述体区的掺杂离子的导电类型为p型；所述第一重掺杂区的掺杂离子的导电类型为n型；所述pillar区的掺杂离子的导电类型为p型；所述第二重掺杂区的掺杂离子的导电类型为p型。
33.本技术技术方案，至少包括如下优点：
34.本技术执行至少两次离子注入工艺以在所述外延层中形成type区，通过多步高能离子注入以在所述外延层中形成type区，利用type区补偿所述外延层，与所述外延层相互耗尽，从而大幅度降低终端漂移区(所述外延层)的浓度，从而降低外延层的掺杂浓度来提升终端的耐压，同时，利用所述type区中的浮空沟槽栅结构来进一步提升器件的整体耐压。相较于传统的超结终端结构在pn柱交界面上三角形电场峰值容易受到超结柱间宽度、间距、浓度等工艺偏差而引起的器件终端表面提前击穿，本技术提供的超级结沟槽栅终端结构的pn结曲率半径更大，具有更好的工艺可靠性。
35.进一步的，本技术提供的超级结沟槽栅终端结构不随cell击穿电压的变化而变化，能够独立优化dmos器件的cell区域和终端区域，降低优化难度，缩短研发时间。
36.此外，本技术提供的超级结沟槽栅终端结构的制备方法与常规的dmos器件工艺兼
容，制备工艺的实施没有技术上的困难，不会增加制备dmos器件的成本。
附图说明
37.为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
38.图1是本发明实施例的超级结沟槽栅终端结构的制备方法的流程图；
39.图2-图5是本发明实施例的制备超级结沟槽栅终端结构的各工艺步骤中的半导体结构示意图；
40.图6是传统超级结沟槽栅终端结构的bv曲线和本发明实施例的超级结沟槽栅终端结构的bv曲线对比示意图；
41.其中，附图标记说明如下：
42.1-衬底，2-外延层，3-栅介质层，4-多晶硅栅，5-体区，6-第一重掺杂区，7-pillar区，8-第二重掺杂区，9-金属电极，10-type区。
具体实施方式
43.下面将结合附图，对本技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。
44.在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
45.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
46.此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
47.本技术实施例提供了一种超级结沟槽栅终端结构的制备方法，参考图1，图1是本发明实施例的超级结沟槽栅终端结构的制备方法的流程图。具体的，参考图2-图5，图2-图5是本发明实施例的制备超级结沟槽栅终端结构的各工艺步骤中的半导体结构示意图。
48.所述超级结沟槽栅终端结构的制备方法包括：
49.步骤s10：如图2所示，提供一衬底1，所述衬底1上形成有外延层2。在本实施例中，所述衬底1的导电类型可以为n型；整层外延层2中形成有漂移区，该漂移区的掺杂离子的导
电类型可以为n型；
50.步骤s20：如图2所示，执行至少两次离子注入工艺以在所述外延层2中形成type区10。具体的，所述type区10的掺杂离子的导电类型为p型。在本实施例中，执行六至八次p型杂质离子(例如硼离子)注入工艺以在所述外延层2中形成type区10。
51.进一步的，执行每一次离子注入工艺以在所述外延层2中形成type区10的过程中，离子注入的能量可以为400kev～3000kev；离子注入的剂量可以为1.0e12atoms/cm2～1.0e13 atoms/cm2。
52.步骤s30：如图3所示，刻蚀所述外延层2，以在所述type区10中以及所述type区10外的外延层2中形成多个沟槽；
53.步骤s40：如图3所示，形成沟槽栅结构，所述沟槽栅结构填充所述沟槽。具体的，形成所述沟槽栅结构的步骤可以包括：形成覆盖所述沟槽侧壁和底壁的栅介质层3；在所述沟槽的剩余空间中填充多晶硅栅4。
54.在本实施例中，可以通过热氧化工艺或者沉积工艺在所述沟槽中形成所述栅极介质层3。
55.进一步的，在所述沟槽的剩余空间中填充多晶硅栅4的步骤可以包括：
56.在所述沟槽的剩余空间中填充多晶硅材料；
57.通过cmp工艺研磨去除所述沟槽顶部超出外延层2表面的多晶硅材料以形成多晶硅栅4。
58.步骤s50：如图4所示，执行离子注入工艺以在所述type区10中以及所述type区10外的外延层2中形成体区5。具体的，所述体区5的掺杂离子的导电类型为p型。本实施例可以采用离子注入以及退火推阱工艺，注入p型杂质离子形成p型体区5，在本实施例中，所述体区5的结深小于或者等于所述沟槽的深度。
59.步骤s60：如图4所示，执行离子注入工艺以在所述type区10外的所述体区5中形成第一重掺杂区6。具体的，所述第一重掺杂区6的掺杂离子的导电类型为n型。在本实施例中，注入n型杂质离子，形成位于p型体区5表面的所述第一重掺杂区6，即为源区。
60.步骤s70：如图4所示，执行离子注入工艺以在所述type区10外的所述体区6底部形成pillar区7。具体的，所述pillar区的掺杂离子的导电类型为p型。在本实施例中，采用光刻、刻蚀工艺以及离子注入工艺，注入不同能量和剂量的p型杂质离子，在所述沟槽栅结构之间选择性注入p型杂质离子以形成p-pillar区7。
61.步骤s80：如图5所示，刻蚀所述type区10外的所述第一重掺杂区6和所述体区5以形成接触孔的开口，同时，刻蚀所述type区10外的部分所述沟槽栅结构(除靠近所述type区10的所述type区10外的一个沟槽栅结构之外的其余的所述type区10外的沟槽栅结构)以形成深度较浅的开口，也就是说，在远离所述type区10的沟槽栅结构(所述多晶硅栅4)表面形成深度较浅的开口，在所述type区10外的所述第一重掺杂区6和所述体区5中形成深度较深的开口。
62.在本实施例中，同一次刻蚀工艺中，可以根据不同开口深度要求来形成不同深度的开口。
63.步骤s90：执行离子注入工艺以在所述第一重掺杂区6和所述体区5中的开口的底壁和部分侧壁中(所述type区10外的所述体区5表面)形成第二重掺杂区8。具体的，所述第
二重掺杂区的掺杂离子的导电类型为p型。在本实施例中，注入不同能量和剂量的p型杂质离子，在所述type区10外的所述体区5表面形成所述第二重掺杂区8。
64.进一步的，在形成第二重掺杂区8之后，所述超级结沟槽栅终端结构的制备方法还可以包括：
65.通过热退火工艺激活形成第二重掺杂区8之后的半导体结构中的各区中的杂质离子。
66.步骤s100：形成金属电极9，所述金属电极9填充所述第一重掺杂区6和所述体区5中的开口以及填充所述多晶硅栅4表面较浅的开口。
67.值得注意的是，所述type区中的沟槽栅结构均是浮空的，不需要金属电极引出，也就是说，所述type区中的沟槽栅结构均为浮空沟槽栅结构。
68.参考图6，图6是传统超级结沟槽栅终端结构的bv曲线和本发明实施例的超级结沟槽栅终端结构的bv曲线对比示意图。从图6中可以看出，传统结构/structure1的bv是84.3v，本发明实施例的超级结沟槽栅终端结构(新结构/structure2)的bv是96.9v。本技术执行至少两次离子注入工艺以在所述外延层2中形成type区10，即，通过多步高能离子注入以在所述外延层2中形成type区10，利用type区10补偿所述外延层2，与所述外延层2(n-epi)相互耗尽，从而大幅度降低终端n型漂移区(所述外延层2)的浓度，从而降低外延层2的掺杂浓度来提升终端的耐压，同时，利用所述type区中的浮空沟槽栅结构来进一步提升器件的整体耐压。相较于传统的超结终端结构在pn柱交界面上三角形电场峰值容易受到超结柱间宽度、间距、浓度等工艺偏差而引起的器件终端表面提前击穿，本技术提供的超级结沟槽栅终端结构的pn结曲率半径更大，具有更好的工艺可靠性。
69.进一步的，本技术提供的超级结沟槽栅终端结构不随cell击穿电压的变化而变化，能够独立优化dmos器件的cell区域和终端区域，降低优化难度，缩短研发时间。
70.此外，本技术提供的超级结沟槽栅终端结构的制备方法与常规的dmos器件工艺兼容，制备工艺的实施没有技术上的困难，不会增加制备dmos器件的成本。
71.基于同一发明构思，本技术实施例还提供了一种超级结沟槽栅终端结构，如图5所示，所述超级结沟槽栅终端结构包括：
72.衬底1，所述衬底1上形成有外延层2；
73.type区10，所述type区10位于所述外延层2中，其中，执行至少两次离子注入工艺以在所述外延层2中形成type区10；
74.沟槽栅结构，所述沟槽栅结构位于所述type区10中以及所述type区10外的外延层2中；
75.体区5，所述体区5位于所述type区10中以及所述type区10外的外延层2中；
76.第一重掺杂区6，所述第一重掺杂区6位于所述type区10外的所述体区5中；
77.pillar区7，所述pillar区7位于所述type区10外的所述体区5底部；
78.金属电极9，所述金属电极9位于所述type区10外的所述第一重掺杂区8和所述体区5中；
79.第二重掺杂区8，所述第二重掺杂区8位于所述金属电极9底部的所述体区5中。
80.在本实施例中，执行六至八次p型杂质离子(例如硼离子)注入工艺以在所述外延层2中形成type区10。执行每一次离子注入工艺以在所述外延层2中形成type区10的过程
中，离子注入的能量可以为400kev～3000kev；离子注入的剂量可以为1.0e12atoms/cm2～1.0e13atoms/cm2。
81.在本实施例中，所述衬底1的导电类型为n型；所述外延层2(漂移区)的掺杂离子的导电类型为n型；所述type区10的掺杂离子的导电类型为p型；所述体区5的掺杂离子的导电类型为p型；所述第一重掺杂区6的掺杂离子的导电类型为n型；所述pillar区7的掺杂离子的导电类型为p型；所述第二重掺杂区8的掺杂离子的导电类型为p型。
82.显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本技术创造的保护范围之中。

技术特征：

1.一种超级结沟槽栅终端结构的制备方法，其特征在于，包括：提供一衬底，所述衬底上形成有外延层；执行至少两次离子注入工艺以在所述外延层中形成type区；刻蚀所述外延层，以在所述type区中以及所述type区外的外延层中形成多个沟槽；形成沟槽栅结构，所述沟槽栅结构填充所述沟槽；执行离子注入工艺以在所述type区中以及所述type区外的外延层中形成体区；执行离子注入工艺以在所述type区外的所述体区中形成第一重掺杂区；执行离子注入工艺以在所述type区外的所述体区底部形成pillar区；刻蚀所述type区外的所述第一重掺杂区和所述体区以及部分所述沟槽栅结构以形成开口；执行离子注入工艺以在所述第一重掺杂区和所述体区中的开口的底壁和部分侧壁中形成第二重掺杂区；形成金属电极，所述金属电极填充所述开口。2.根据权利要求1所述的超级结沟槽栅终端结构的制备方法，其特征在于，执行每一次离子注入工艺以在所述外延层中形成type区的过程中，离子注入的能量为400kev～3000kev；离子注入的剂量为1.0e12atoms/cm2～1.0e13atoms/cm2。3.根据权利要求1所述的超级结沟槽栅终端结构的制备方法，其特征在于，在形成第二重掺杂区之后、在形成金属电极之前，所述超级结沟槽栅终端结构的制备方法还包括：通过热退火工艺激活形成第二重掺杂区之后的半导体结构中的杂质离子。4.根据权利要求1所述的超级结沟槽栅终端结构的制备方法，其特征在于，所述体区的结深小于或者等于所述沟槽的深度。5.根据权利要求1所述的超级结沟槽栅终端结构的制备方法，其特征在于，所述衬底的导电类型为n型；所述外延层的掺杂离子的导电类型为n型；所述type区的掺杂离子的导电类型为p型；所述体区的掺杂离子的导电类型为p型；所述第一重掺杂区的掺杂离子的导电类型为n型；所述pillar区的掺杂离子的导电类型为p型；所述第二重掺杂区的掺杂离子的导电类型为p型。6.一种超级结沟槽栅终端结构，其特征在于，包括：衬底，所述衬底上形成有外延层；type区，所述type区位于所述外延层中，其中，执行至少两次离子注入工艺以在所述外延层中形成type区；沟槽栅结构，所述沟槽栅结构位于所述type区中以及所述type区外的外延层中；体区，所述体区位于所述type区中以及所述type区外的外延层中；第一重掺杂区，所述第一重掺杂区位于所述type区外的所述体区中；pillar区，所述pillar区位于所述type区外的所述体区底部；金属电极，所述金属电极位于所述type区外的所述第一重掺杂区和所述体区中，以及位于所述type区外的部分沟槽栅结构表面；第二重掺杂区，所述第二重掺杂区位于所述金属电极底部的所述体区中。7.根据权利要求6所述的超级结沟槽栅终端结构，其特征在于，执行每一次离子注入工艺以在所述外延层中形成type区的过程中，离子注入的能量为400kev～3000kev；离子注入
的剂量为1.0e12atoms/cm2～1.0e13atoms/cm2。8.根据权利要求6所述的超级结沟槽栅终端结构，其特征在于，所述体区的结深小于或者等于所述沟槽的深度。9.根据权利要求6所述的超级结沟槽栅终端结构，其特征在于，所述衬底的导电类型为n型；所述外延层的掺杂离子的导电类型为n型；所述type区的掺杂离子的导电类型为p型；所述体区的掺杂离子的导电类型为p型；所述第一重掺杂区的掺杂离子的导电类型为n型；所述pillar区的掺杂离子的导电类型为p型；所述第二重掺杂区的掺杂离子的导电类型为p型。

技术总结

本发明提供一种超级结沟槽栅终端结构及其制备方法，其中制备方法包括：提供一其上形成有外延层的衬底；执行至少两次离子注入工艺以在所述外延层中形成type区；形成沟槽栅结构；在所述type区中以及所述type区外的外延层中形成体区；在所述type区外的所述体区中形成第一重掺杂区；在所述type区外的所述体区底部形成pillar区；形成第二重掺杂区；形成金属电极。本申请通过多步高能离子注入以在所述外延层中形成type区，利用type区补偿所述外延层，与所述外延层相互耗尽，从而降低外延层的掺杂浓度来提升终端的耐压，同时，利用所述type区中的浮空沟槽栅结构来进一步提升器件的整体耐压。耐压。耐压。