静电放电器件以及包括该静电放电器件的显示驱动芯片的制作方法

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静电放电器件以及包括该静电放电器件的显示驱动芯片
1.相关申请的交叉引用
2.本技术基于于2021年9月6日在韩国知识产权局提交的韩国专利申请no.10-2021-0118551、于2022年6月13日在韩国知识产权局提交的韩国专利申请no.10-2022-0071725和于2022年8月3日在韩国知识产权局提交的韩国专利申请no.10-2022-0096848并且要求上述申请的优先权，这些韩国专利申请的公开内容通过引用整体地并入本文。
技术领域
3.发明构思涉及一种静电放电(esd)器件，并且更具体地，涉及一种具有二极管结构的esd器件和/或一种包括该esd器件的显示驱动芯片。

背景技术：

4.出于各种原因，半导体器件可能瞬间暴露于几千伏或更高的esd。当半导体器件暴露于esd时，半导体器件可能由于半导体器件中的晶体管的栅极绝缘膜被破坏或金属-硅结处的结尖峰而被毁坏或损坏。因此，esd可能严重影响半导体器件的可靠性。为了限制和/或防止esd导致的损坏，在电子装置中通常使用esd器件或esd保护电路。近来，随着电子装置被高度集成，芯片大小持续减小。因此，针对减小esd器件或esd保护电路的大小同时维持esd电阻，正在进行持续研究。

技术实现要素：

5.发明构思提供一种具有小尺寸和改善的可靠性的静电放电(esd)器件，和/或一种包括该esd器件的显示驱动芯片。
6.根据发明构思的实施例，一种esd器件可以包括：半导体衬底，所述半导体衬底包括具有第一导电类型的第一杂质区、具有第二导电类型的第二杂质区、第一基阱(base well)和位于所述第一基阱中的第一阱，所述第二导电类型与所述第一导电类型相反；以及器件隔离结构，所述器件隔离结构位于所述第一杂质区与所述第二杂质区之间。所述第一基阱可以在所述半导体衬底中围绕所述第一杂质区、所述第二杂质区和所述器件隔离结构的下部。所述第一阱可以具有所述第一导电类型。所述第一阱可以在第一方向上与所述器件隔离结构间隔开，且所述第一基阱的一部分位于所述第一阱与所述器件隔离结构之间。
7.根据发明构思的实施例，一种esd器件可以包括半导体衬底和器件隔离结构。所述半导体衬底可以包括第一区和第二区。所述第一区可以包括具有第一导电类型的第一区基阱、在所述第一区基阱中具有所述第一导电类型的第一阱、以及在所述第一阱上具有所述第一导电类型并且连接到第一电极的第一杂质区。所述第二区可以包括具有第二导电类型的第二区基阱、以及在所述第二区基阱上具有所述第二导电类型并且连接到第二电极的第二杂质区。所述第二导电类型可以与所述第一导电类型相反。所述器件隔离结构可以位于所述第一杂质区与所述第二杂质区之间。所述第一区和所述第二区可以在第一方向上彼此间隔开。
8.根据发明构思的实施例，一种显示驱动芯片可以包括电路区域、输入区域和输出区域。所述输出区域可以具有包括静电放电(esd)器件在内的多个单元。所述esd器件可以包括：p型半导体衬底；位于所述p型半导体衬底中的n型基阱；在所述n型基阱中并且具有第一导电类型的第一区基阱；在所述n型基阱中并且具有第二导电类型的第二区基阱，所述第二导电类型与所述第一导电类型相反；在所述第一区基阱中并且具有所述第一导电类型的第一阱；在所述第二区基阱中并且具有所述第二导电类型的第二阱；在所述第一阱上、具有所述第一导电类型并且连接到第一电极的第一杂质区；在所述第二阱上、具有所述第二导电类型并且连接到第二电极的第二杂质区；位于所述第一杂质区与所述第二杂质区之间的器件隔离结构；以及在所述第一杂质区和所述器件隔离结构上与所述第一杂质区和所述器件隔离结构至少部分重叠的硅化物防止结构。所述第一区基阱和所述第二区基阱可以在所述n型基阱中在第一方向上彼此间隔开。在所述第一区基阱中，所述第一阱与所述器件隔离结构可以在所述第一方向上间隔开。
附图说明
9.根据结合附图进行的以下详细描述，将更清楚地理解实施例，在附图中：
10.图1是根据一些实施例的静电放电(esd)保护电路的等效电路图；
11.图2a和图2b是示意性地图示了根据一些实施例的esd器件中的杂质区的形状的俯视图；
12.图3a是沿着具有图2a和图2b的俯视图的根据一些实施例的esd器件的线i-i’截取的截面图；
13.图3b是沿着具有图2a和图2b的俯视图的根据一些实施例的esd器件的线i-i’截取的截面图；
14.图3c是沿着具有图2a和图2b的俯视图的根据一些实施例的esd器件的线i-i’截取的截面图；
15.图3d是沿着具有图2a和图2b的俯视图的根据一些实施例的esd器件的线i-i’截取的截面图；
16.图3e是沿着具有图2a和图2b的俯视图的根据一些实施例的esd器件的线i-i’截取的截面图；
17.图3f是沿着具有图2a和图2b的俯视图的根据一些实施例的esd器件的线i-i’截取的截面图；
18.图3g是沿着具有图2a和图2b的俯视图的根据一些实施例的esd器件的线i-i’截取的截面图；
19.图3h是沿着具有图2a和图2b的俯视图的根据一些实施例的esd器件的线i-i’截取的截面图；
20.图3i是沿着具有图2a和图2b的俯视图的根据一些实施例的esd器件的线i-i’截取的截面图；
21.图4是示出了常规的具有p型二极管结构的esd器件和根据示例实施例的具有p型二极管结构的esd器件的导通电阻特性的曲线图；以及
22.图5是图示了根据一些实施例的包括esd器件的显示驱动芯片的俯视图。
具体实施方式
23.以下，将参考附图详细地描述实施例。在附图中相同的附图标记被用于相同的组件，并且省略针对相同的组件已经给出的描述。
24.图1是根据示例实施例的静电放电(esd)保护电路1的等效电路图。
25.参考图1，esd保护电路1可以包括esd器件100。在一些实施例中，esd器件100可以与被保护目标器件302一起形成在衬底(参考图3a的110)上。在一些实施例中，可以通过输入/输出(i/o)焊盘304对被保护目标器件302施加信号电压。
26.根据示例实施例，esd保护电路1可以包括两个或更多个esd器件100。例如，esd保护电路1可以包括具有两个esd器件100的双二极管结构。例如，两个esd器件100可以彼此串联连接。
27.根据示例实施例，esd器件100可以是具有p型二极管结构的第一esd器件100-1或具有n型二极管结构的第二esd器件100-2。根据示例实施例，esd保护电路1可以包括第一esd器件100-1和第二esd器件100-2。
28.在一些实施例中，esd保护电路1可以包括多个第一esd器件100-1和多个第二esd器件100-2。在这种情况下，多个第一esd器件100-1可以彼此并联连接，并且类似地，多个第二esd器件100-2可以彼此并联连接。
29.根据示例实施例，第一esd器件100-1的阳极端子可以电连接到i/o焊盘304，而第一esd器件100-1的阴极端子可以电连接到电源焊盘306。根据示例实施例，第二esd器件100-2的阳极端子可以电连接到地焊盘308，而阴极端子可以电连接到i/o焊盘304。根据示例实施例，i/o焊盘304可以被配置为电连接到被保护目标器件302以对被保护目标器件302施加信号电压，并且可以公共地连接到第一esd器件100-1的阳极和第二esd器件100-2的阴极。
30.根据示例实施例，esd保护电路1可以被配置为通过包括esd器件来限制和/或防止静电电流流向被保护目标器件302。在一些实施例中，静电可以通过i/o焊盘304被引入到esd保护电路1中。在一些实施例中，正(+)静电可以在第一esd器件100-1的正向方向上流动(即，正向偏置)并且可以逃逸到被施加电源电压vdd的端子。在这种情况下，第二esd器件100-2可以被反向偏置，正(+)静电可以被第二esd器件100-2切断以限制和/或防止正(+)静电在反向方向上流动。在一些实施例中，当负(-)静电被施加到i/o焊盘304时，负(-)静电可以在第二esd器件100-2的正向方向上流动并且可以逃逸到被施加有地电压vss的端子。在这种情况下，第一esd器件100-1可以在反向方向上被偏置以阻止负(-)静电在反向方向上流动。根据示例实施例的esd器件100可以在正向电压被施加到esd器件100时实现低导通电阻，同时如下所述减小esd器件100的大小，并且可以在反向电压被施加到eds器件100时维持高击穿电压。
31.在一些实施例中，用于更安全地保护被保护目标器件302的电阻元件310可以被添加到被保护目标器件302的前端。在一些实施例中，电阻元件310可以作为与esd保护电路1分立的组件被添加到被保护目标器件302的前端，也可以作为esd保护电路1的一个配件(configuration)被包括在内。
32.在一些实施例中，第一esd器件100-1和第二esd器件100-2可以被包括在单元200中，并且单元200可以被配置为执行esd保护功能的一个单元。在一些实施例中，单元200可
以被配置为进一步包括i/o焊盘304和电阻元件310的单元。
33.在一些实施例中，被保护目标器件302可以包括需要被保护以免受esd影响的所有类型的电气和电子器件。例如，被保护目标器件302可以包括各种半导体器件，诸如各种存储器件(诸如dram和闪存)、构成控制器的逻辑器件以及用于数据通信的接口器件。
34.另一方面，根据被保护目标器件302的esd特性，可以将损坏被保护目标器件302的模型分类成人体模型(hbm)和带电器件模型(cdm)。这里，hbm可以是带电人在被保护目标器件302中产生esd以损坏被保护目标器件302的情况，而cdm可以指被保护目标器件302本身带电并且被保护目标器件302在诸如人体或金属的导体中产生esd并且被保护目标器件302被损坏的情况。根据示例实施例的esd器件100可以被用于hbm和cdm两者。
35.图2a和图2b是图示了根据示例实施例的esd器件100的俯视图。
36.参考图2a和图2b，esd器件100可以包括场区101和有源区102。根据示例实施例，有源区102可以包括第一杂质区136和第二杂质区146。根据示例实施例，第一杂质区136可以具有第一导电类型，而第二杂质区146可以具有第二导电类型，其中第二导电类型与第一导电类型相反。根据示例实施例，场区101可以被设置为围绕有源区102，并且可以被配置为使得第一杂质区136和第二杂质区146彼此间隔开。根据示例实施例，位于第一杂质区136与第二杂质区146之间的场区101可以用作器件隔离结构(参见图3a的152)。
37.参考图2a，第二杂质区146可以被设置为在第一方向(x方向)上与第一杂质区136间隔开。在一些实施例中，esd器件100可以具有条型结构，在所述条型结构中第一杂质区136和第二杂质区146在与第一方向垂直的第二方向(y方向)上延伸。在一些实施例中，第二杂质区146可以设置在第一杂质区136的两侧(所述第一杂质区136位于第二杂质区中间)，以在第一方向(x方向)上彼此间隔开。
38.参考图2b，第二杂质区146可以在水平方向(x方向、y方向或其组合)上与第一杂质区136间隔开并且可以被设置为围绕第一杂质区146。在一些实施例中，esd器件100可以具有环绕型结构，在所述环绕型结构中第一杂质区136设置在中间并且第二杂质区146以环状围绕第一杂质区136。
39.根据示例实施例，在第一esd器件100-1的情况下，第一杂质区136的导电类型可以是p型，而第二杂质区146的导电类型可以是n型。根据示例实施例，在第二esd器件100-2的情况下，第一杂质区135的导电类型可以是n型，而第二杂质区146的导电类型可以是p型。
40.图3a是沿着具有图2a或图2b的俯视图的根据一些实施例的esd器件100的线i-i’截取的截面图。
41.参考图3a，esd器件100可以包括半导体衬底110、第一基阱122、第一杂质区136、第一阱134、第二杂质区146和器件隔离结构152。
42.根据示例实施例，第一基阱122可以形成在半导体衬底110中。第一杂质区136和第二杂质区146可以形成在第一基阱122上，并且可以暴露在半导体衬底110的上表面110u上。根据示例实施例，第一阱134可以在第一基阱122中设置在第一杂质区136下面。根据示例实施例，器件隔离结构152可以设置在第一杂质区136与第二杂质区146之间，如此可以被配置为将第一杂质区136与第二杂质区146电隔离。
43.根据示例实施例，第一杂质区136和第二杂质区146可以在第一方向(x方向)上彼此间隔开，同时器件隔离结构152位于第一杂质区136与第二杂质区146之间。例如，第一杂
质区136的侧表面和第二杂质区146的侧表面分别可以接触器件隔离结构152。例如，第一杂质区136的侧表面和第二杂质区146的侧表面可以彼此面对，同时器件隔离结构152位于第一杂质区136的侧表面与第二杂质区146的侧表面之间。
44.根据示例实施例，第一杂质区136可以包括在垂直方向(z方向)上与第一阱134不重叠的部分。根据示例实施例，第一阱134可以在第一方向(x方向)上与器件隔离结构152间隔开第一距离d1。例如，第一阱134可以在第一杂质区136下面与器件隔离结构152间隔开。根据示例实施例，可以在第一阱134与器件隔离结构152之间形成第一分隔区域a1。例如，第一分隔区域a1可以设置在第一杂质区136下面。
45.根据示例实施例，第一基阱122可以围绕第一杂质区136和第二杂质区146的下部，并且可以围绕器件隔离结构152和第一阱134的下部和侧面。根据示例实施例，第一基阱122可以设置在第一分隔区域a1中。例如，器件隔离结构152的一个侧面可以面对第一阱134，同时第一基阱122位于器件隔离结构152的该侧面与第一阱134之间。
46.根据示例实施例，第一基阱122可以一体地覆盖第一杂质区136、第二杂质区146、器件隔离结构152和第一阱134的下部。
47.根据示例实施例，第一杂质区136可以具有第一导电类型，而第二杂质区146可以具有第二导电类型。在一些实施例中，第一阱134可以具有与第一杂质区136相同的导电类型，并且第一阱134的杂质浓度可以低于第一杂质区136的杂质浓度。
48.根据一些实施例，第一基阱122可以具有第一导电类型或第二导电类型。在一些实施例中，第一基阱122可以与第一杂质区136具有相同的第一导电类型。在这种情况下，第一基阱122的杂质浓度可以低于第一阱134的杂质浓度。在一些其他实施例中，第一基阱122可以与第二杂质区146具有相同的第二导电类型。在这种情况下，第一基阱122的杂质浓度可以低于第二杂质区146的杂质浓度。例如，当第一基阱122具有第二导电类型，可以在第一杂质区136和第一基阱122彼此接触的部分处形成pn结。
49.根据示例实施例，esd器件100可以进一步包括第二基阱124。根据示例实施例，第二基阱124可以形成在半导体衬底110中并且可以被形成为围绕第一基阱122例如，第一基阱122可以形成在第二基阱124中。根据示例实施例，第二基阱124可以具有第一导电类型或第二导电类型。例如，第二基阱124可以具有n型。在一些其他实施例中，第二基阱124可以具有p型。
50.根据示例实施例，半导体衬底110可以是掺杂有杂质的衬底。例如，半导体衬底110可以是p型衬底。在一些其他实施例中，半导体衬底110可以是n型衬底。
51.根据示例实施例，esd器件100还可以包括被配置为在esd操作期间限制和/或防止电流聚集效应的硅化物防止结构154。根据示例实施例，硅化物防止结构154可以设置在半导体衬底110的上表面110u上以与器件隔离结构152和第一杂质区136至少部分地重叠。例如，硅化物防止结构154可以覆盖第一分隔区域a1。
52.根据示例实施例，esd器件100可以包括连接到第一杂质区136的第一电极168和连接到第二杂质区146的第二电极178。在一些实施例中，第一杂质区136可以通过第一接触结构162电连接到第一电极168，而第二杂质区146可以通过第二接触结构172电连接到第二电极178。在一些实施例中，第一接触结构162可以包括与第一杂质区136的上表面110u接触的多个第一接触柱164以及被配置为将多个第一柱164电连接到第一电极168的第一接触线
166。在一些实施例中，第二接触结构172可以包括与第二杂质区146的上表面110u接触的多个第二接触柱174以及被配置为将多个第二接触柱174电连接到第二电极178的第二接触线176。在一些实施例中，esd器件100还可以包括覆盖半导体衬底110的上表面110u并且围绕第一接触结构162和第二接触结构172的绝缘层(未示出)。
53.根据示例实施例，第一杂质区136可以通过第一电极168电连接到第一焊盘182，而第二杂质区146可以通过第二电极178电连接到第二焊盘184。根据示例实施例，第一电极168和第二电极178可以被配置为分别用作阳极和阴极或者分别用作阴极和阳极。根据示例实施例，第一焊盘182和第二焊盘184中的每一者可以是电源焊盘306、i/o焊盘304和地焊盘308中的任何一种。
54.在一些实施例中，在第一esd器件100-1的情况下，第一导电类型可以是p型，而第二导电类型可以是n型。在一些实施例中，第一焊盘182可以是i/o焊盘304，并且可以对第一焊盘182施加信号电压。在这种情况下，第一电极168可以用作阳极。在一些实施例中，第二焊盘184可以是电源焊盘306，并且可以对第二焊盘184施加电源电压。在这种情况下，第二电极178可以用作阴极。
55.在一些实施例中，在第二esd器件100-2的情况下，第一导电类型可以是n型，而第二导电类型可以是p型。在一些实施例中，第一焊盘182可以是i/o焊盘304，并且可以对第一焊盘182施加信号电压。在这种情况下，第一电极168可以用作阴极。在一些实施例中，第二焊盘184可以是地焊盘308，并且可以对第二焊盘184施加地电压。在这种情况下，第二电极178可以用作阳极。
56.在一些实施例中，在第二esd器件100-2中，第一导电类型可以是p型，而第二导电类型可以是n型。在一些实施例中，第一焊盘182可以是地焊盘308，并且可以对第一焊盘182施加地电压。在这种情况下，第一电极168可以用作阳极。在一些实施例中，第二焊盘184可以是i/o焊盘304，并且可以对第二焊盘184施加信号电压。在这种情况下，第二电极178可以用作阴极。例如，除了第一esd器件100-1的第一电极168和第二电极178与第二esd器件100-2的第一电极168和第二电极178可以电连接到不同的焊盘之外，第一esd器件100-1的杂质区和阱结构可以具有与第二esd器件100-2的杂质区和阱结构基本上相同的结构。
57.图3b是沿着具有图2a或图2b的俯视图的根据一些其他实施例的esd器件100a的线i-i’截取的截面图。图3a与图3b的不同之处在于esd器件是否包括第二阱144。以下，将主要描述上述不同之处。
58.参考图3b，第二阱144可以形成在第一基阱122中并且可以设置在第二杂质区146下面。在这种情况下，第一基阱122可以围绕第二阱144的下部和侧面。
59.根据示例实施例，第二阱144的垂直深度可以大于器件隔离结构152的垂直深度。在示例实施例中，器件隔离结构152可以在垂直方向(z方向)上与第二阱144部分重叠。例如，第二阱144可以部分地围绕器件隔离结构152的侧面和下部。
60.根据示例实施例，第二阱144可以在第一方向(x方向)上与第一阱134间隔开。根据示例实施例，第二阱144的侧边界可以形成在器件隔离结构152下面并且可以在第一方向(x方向)上与第一阱134的侧边界间隔开。
61.图3b图示了第一阱134的下表面和第二阱144的下表面在垂直方向(z方向)上位于相同高度，但是不限于此。例如，第一阱134的下表面可以在垂直方向上被定位在比第二阱
144的下表面低的水平高度。例如，第一阱134的下表面可以在垂直方向上被定位在比第二阱144的下表面高的水平高度。
62.根据示例实施例，第二阱144可以与第二杂质区146具有相同的导电类型，并且第二阱144的杂质浓度可以低于第二杂质区146的杂质浓度。
63.图3c是沿着具有图2a或图2b的俯视图的根据一些其他实施例的esd器件100b的线i-i’截取的截面图。图3a与图3c的不同之处在于第一杂质区136是否在第一方向(x方向)上与器件隔离结构152间隔开。以下，将主要描述上述不同之处。
64.参考图3c，第一杂质区136可以在第一方向(x方向)上与器件隔离结构152间隔开。例如，第一杂质区136可以不接触器件隔离结构152。
65.根据示例实施例，第一杂质区136与器件隔离结构152之间的在第一方向(x方向)上的分开距离可以大于第一距离d1，其为第一阱134与器件隔离结构152之间的在第一方向(x方向)上的分开距离。
66.在示例实施例中，第一杂质区136可以形成在第一阱134中。在示例实施例中，第一阱134可以围绕第一杂质区136的侧面和下部。例如，第一分隔区域a1可以在垂直方向(z方向)上与第一杂质区136不重叠。
67.在示例实施例中，第一杂质区136的侧表面可以在第一方向(x方向)上与第一阱134的侧边界间隔开第二距离d2。例如，第一阱134的侧边界可以是第一阱134的面对第一分隔区域a1的边界。例如，第一杂质区136可以在第一方向(x方向)上与器件隔离结构152间隔开通过将第一距离d1和第二距离d2相加而获得的距离。
68.根据示例实施例，在第一方向(x方向)上，可以在第一杂质区136的侧边界与第一阱134的侧边界之间形成第二分隔区域a2。例如，第一阱134的一部分可以设置在第二分隔区域a2中。例如，第一杂质区136可以在第一方向(x方向)上与器件隔离结构152间隔开，同时第一分隔区域a1的第一基阱122和第二分隔区域a2的第一阱134位于第一杂质区136与器件隔离结构152之间。
69.在示例实施例中，硅化物防止结构154可以部分地覆盖器件隔离结构152和第一杂质区136。例如，硅化物防止结构154可以覆盖器件隔离结构152与第一杂质区136之间的第一分隔区域a1和第二分隔区域a2。
70.在一些实施例中，第一距离d1可以大于第二距离d2。在一些其他实施例中，第一距离d1可以小于第二距离d2。
71.图3d是沿着具有图2a或图2b的俯视图的根据一些其他实施例的esd器件100c的线i-i’截取的截面图。图3d与图3c的不同之处在于esd器件100c是否包括第二阱144。可以从与图3b与图3a的不同之处的相同角度理解图3d与图3c的不同之处。
72.图3e是沿着具有图2a或图2b的俯视图的根据一些其他实施例的esd器件100d的线i-i’截取的截面图。图3a与图3e的不同之处在于第一基阱122是否包括彼此间隔开的第一区基阱132和第二区基阱142并且第一阱134是否与器件隔离结构152接触。
73.参考图3e，具有不同导电类型的第一区130和第二区140可以形成在半导体衬底110中。例如，第一区130可以具有第一导电类型，而第二区140可以具有与第一导电类型相反的第二导电类型。根据示例实施例，第一区130和第二区140可以设置在第二基阱124中。例如，第二基阱124可以围绕第一区130和第二区140的下部和侧面。
74.根据示例实施例，第一基阱122可以包括第一区基阱132和第二区基阱142。根据示例实施例，第一区基阱132可以设置在第一区130中，而第二区基阱142可以设置在第二区140中。例如，第一区基阱132可以具有第一导电类型，而第二区基阱142可以具有第二导电类型。
75.根据示例实施例，第一杂质区136可以形成在第一区基阱132上。例如，第一杂质区136可以形成在第一区130的最上部上，并且可以暴露在半导体衬底110的上表面110u上。根据示例实施例，第二杂质区146可以形成在第二区基阱142上。例如，第二杂质区146可以形成在第二区140的最上部上，并且可以暴露在半导体衬底110的上表面110u上。
76.根据示例实施例，第一区130和第二区140可以在第一方向(x方向)上彼此间隔开。
77.根据示例实施例，第一杂质区136可以在第一方向上与第二杂质区146间隔开，同时器件隔离结构152位于第一杂质区136与第二杂质区146之间。例如，第一杂质区136可以在第一方向(x方向)上与第二杂质区146间隔开器件隔离结构152在第一方向(x方向)上的宽度长度l。
78.根据示例实施例，在器件隔离结构152下面，第一区基阱132可以在第一方向(x方向)上与第二区基阱142间隔开第三距离d3。例如，第三分隔区域a3可以在器件隔离结构152下面形成在第一区基阱132与第二区基阱142之间。例如，第二基阱124可以设置在第三分隔区域a3中。
79.根据示例实施例，器件隔离结构152可以在垂直方向(z方向)上与第一区基阱132和第二区基阱142部分重叠。根据示例实施例，器件隔离结构152可以包括与第一区基阱132重叠的第一部分p1和与第二区基阱142重叠的第二部分p2。例如，第三距离d3可以是第一部分p1与第二部分p2之间的在第一方向(x方向)上的距离。
80.在一些实施例中，器件隔离结构152的垂直方向(z方向)厚度可以大于第一杂质区136和第二杂质区146的垂直方向厚度，并且第一区基阱132和第二区基阱142分别可以部分地围绕器件隔离结构152的侧面和下部。
81.根据示例实施例，esd器件100d可以包括彼此间隔开的第一区130和第二区140，因此即使器件隔离结构152在第一方向(x方向)上的宽度长度l减小，esd器件100d的击穿电压也可以增加。当减小器件隔离结构152在第一方向(x方向)上的宽度长度l以便减小esd器件100d的大小时，如果没有第三分隔区域a3，则esd器件100d的击穿电压可能减小，因此当静电被引入时，可能损坏被保护目标器件302。
82.根据示例实施例，第一阱134可以设置在第一区基阱132中。根据示例实施例，第一杂质区136可以设置在第一阱134上。根据示例实施例，第一阱134的下表面可以在垂直方向(z方向)上被定位在比器件隔离结构152的下表面低的水平高度。
83.根据示例实施例，第一区130可以具有多阱结构，所述多阱结构具有第一导电类型。根据示例实施例，在第一区130中掺杂的杂质浓度可以随着在垂直方向(z方向)上距上表面110u的距离增加而减小。根据示例实施例，第一杂质区136的杂质浓度可以大于第一阱134的杂质浓度，并且第一阱134的杂质浓度可以大于第一区基阱132的杂质浓度。根据示例实施例，杂质浓度可以随着在垂直方向(z方向)上距半导体衬底110的上表面110u的距离增加而基本上连续地减小。因此，第一区130的电阻可以在垂直视图中减小，并且可以在第一区130中感应出垂直电流。
84.例如，esd电流可以通过器件隔离结构152下面的第三分隔区域a3从第一区130流向第二区140。在一些实施例中，因为第一区130具有被配置为随着在垂直方向上距半导体衬底110的上表面110u的距离增加而具有较低杂质浓度的多阱结构，所以集中在器件隔离结构152的直接下表面上的电流可以在垂直方向(例如，远离半导体衬底110的上表面110u的方向)上分散。例如，除了器件隔离结构152的直接下表面之外，还可以形成流向下部区域的电流路径。在这种情况下，可以限制和/或防止电流集中到第二区140中的与器件隔离结构152相邻的区域，并且可以限制和/或防止当静电被引入时esd器件100d过热。例如，可以限制和/或防止电流集中在第二杂质区146的与器件隔离结构152接触的部分中。因此，可以限制和/或防止由于声子散射现象而导致的esd器件的驱动能力劣化。另外，可以减小esd器件100d的导通电阻，并且即使当大电流流动时，也可以实现低钳位电压。
85.根据示例实施例，第一区基阱132可以被配置为围绕第一阱134的下部和侧面。根据示例实施例，第一阱134可以在第一方向(x方向)上与第一区基阱132的与第三分隔区域a3相邻的侧边界间隔开第四距离d4。例如，第一阱134可以在远离第二区基阱142的方向上与第一区基阱132的内边界间隔开第四距离d4。根据示例实施例，第一阱134可以在垂直方向(z方向)上与器件隔离结构152不重叠。根据示例实施例，第四距离d4可以基本上等于第一部分p1在第一方向(x方向)上的宽度长度。
86.根据示例实施例，第一阱134与第二区基阱142之间的在第一方向(x方向)上的距离可以大于第一区基阱132与第二区基阱142之间的在第一方向(x方向)上的距离。根据示例实施例，在水平视图中，第一区基阱132可以设置在第一阱134与第二基阱124之间。
87.在一些实施例中，第二基阱124可以具有与第一区130的导电类型不同的导电类型，并且可以在第一区130与第二基阱124之间形成pn结。在这种情况下，具有第二导电类型的第二基阱124的杂质浓度可以小于第二区基阱142的杂质浓度。在一些实施例中，第二基阱124可以具有与第一区130相同的导电类型，并且可以在第二区140与第二基阱124之间形成pn结。在这种情况下，具有第一导电类型的第二基阱124的杂质浓度可以小于第一区基阱132的杂质浓度。
88.根据示例实施例，第一区130可以具有依据esd电流流动方向而逐渐掺杂的结构。例如，鉴于esd电流的流动方向，第一区基阱132可以设置在第一杂质区136与第二基阱124之间，并且第一阱134可以设置在第一杂质区136与第一区基阱132之间。在这种情况下，可以避免具有不同导电类型的区域之间的突变结。例如，当第二基阱124具有与第一区130的导电类型不同的导电类型时，可以限制和/或防止第一区130与第二基阱124之间的突变结。例如，当第二基阱124与第一区130具有相同的导电类型时，可以限制和/或防止第二基阱124与第二区140之间的突变结。因此，即使通过减小器件隔离结构152在第一方向(x方向)上的宽度长度l来减小esd器件的大小，也可以维持高击穿电压。
89.根据示例实施例，第一部分p1在第一方向(x方向)上的尺寸可以比第二部分p2在第一方向(x方向)上的尺寸短。因此，即使在维持第三距离d3的同时进一步减小器件隔离结构152的第一方向(x方向)宽度长度l，也可以稳定地实现施加正向偏压时的低导通电阻特性。
90.图3f是沿着具有图2a和图2b的俯视图的根据一些实施例的esd器件100e的线i-i’截取的截面图。图3e与图3f的不同之处在于第二阱144是否形成在第二区基阱142内部。以
下，主要描述上述不同之处。
91.参考图3f，esd器件100e可以进一步包括形成在第二区基阱142内部的第二阱144。根据示例实施例，第二杂质区146可以设置在第二阱144上。根据示例实施例，第二阱144的垂直深度可以大于器件隔离结构152的垂直深度。
92.根据示例实施例，第二区基阱142可以围绕第二阱144的侧面和下部。例如，第二阱144可以形成在第二区基阱142中。
93.根据示例实施例，可以在远离衬底110的上表面110u的方向上(例如，在z方向上)顺序地设置第二杂质区146、第二阱144和第二区基阱142。根据示例实施例，第二杂质区146的杂质浓度可以大于第二阱144的杂质浓度，并且第二阱144的杂质浓度可以大于第二区基阱142的杂质浓度。在这种情况下，当施加正向偏压时，可以感应出垂直电流以减小导通电阻。因此，即使esd器件100e的大小减小，也可以改善施加正向偏压时的钳位性能。另外，避免了突变pn结以维持高击穿电压。
94.可以在与其他半导体器件相同的工艺中制造根据示例实施例的esd器件100e。例如，esd器件100e可以与另一半导体器件共享半导体衬底110，并且可以在该另一半导体器件的制造工艺中被一起制造。根据示例实施例，可以在该另一半导体器件的制造工艺中形成包括第二基阱124、第一区基阱132、第一阱134、第一杂质区136、第二区基阱142、第二阱144和第二杂质区146的esd器件100e的多阱结构。例如，可以在制造该另一半导体器件的工艺中在没有额外工艺操作或掩模的情况下一起制造esd器件100e。例如，该另一半导体器件可以包括高压器件和低压器件，并且可以在用于实现该另一半导体器件的高压或低压的杂质注入工艺中一起制造esd器件100e的多阱结构。因此，可以在不额外增加工艺成本的情况下制造esd器件100e。
95.图3g是沿着具有图2a和图2b的俯视图的根据其他实施例的esd器件100f的线i-i’截取的截面图。图3g与图3f的不同之处在于第一阱134和器件隔离结构152是否在第一方向(x方向)上彼此间隔开。以下，将主要描述上述不同之处。
96.尽管esd器件100f具有面积基本相同的第一杂质区136和第二杂质区146(参见图2a和图2b)，但是由于第一区130和第二区140具有多阱结构，因此在半导体衬底110中，在具有不同导电类型的第一区130与第二区140之间可能发生电荷不平衡。
97.根据示例实施例，第一阱134可以被形成为在水平方向(x方向和/或y方向)上比第一区基阱132窄。根据示例实施例，第一阱134可以在第一杂质区136下面在第一方向(x方向)上与器件隔离结构152间隔开第五距离d5。在这种情况下，可以减小第一区130中的第一阱134所占据的体积，并且可以改善第一区130与第二区140之间的电荷不平衡。因此，当反向偏压被施加到esd器件100f时，可以进一步提高esd器件100f的击穿电压。
98.在一些实施例中，图3g的esd器件100f的第五距离d5可以大于图3a至图3d的esd器件100、100a、100b和100c的第一距离d1。在一些其他实施例中，根据图3g的esd器件100f的第五距离d5可以小于根据图3a至图3d的esd器件100、100a、100b和100c之间的第一距离d1。
99.根据示例实施例，在水平视图中，可以形成作为器件隔离结构152与第一阱134之间的分隔区域的第四分隔区域a4，并且第一区基阱132可以设置在第四分隔区域a4中。例如，第一区基阱132可以在第四分隔区域a4中部分地接触第一杂质区136的下表面。例如，在第一杂质区136中，与器件隔离结构152相邻的部分可以与第一区基阱132接触，并且与器件
隔离结构152相距第五距离d5的部分可以至少部分地接触第一阱134。在这种情况下，可以在第一杂质区136的在第一方向(x方向)上与器件隔离结构152间隔开第五距离d5的部分中感应出垂直电流。例如，第一杂质区136与第一阱134之间的电阻可以小于第一杂质区136与第一区基阱132之间的电阻，并且esd电流可以分散在第一方向(x方向)上而不集中在第一杂质区136的与器件隔离结构152相邻的部分中。因此，往第一杂质区136下方流动的esd电流可以分散在第一方向(x方向)上，并且可以限制和/或防止由于与器件隔离结构152相邻的区域中的电流集中而对esd器件100f造成的损坏。
100.图3h是沿着具有图2a或图2b的俯视图的根据一些其他实施例的esd器件100g的线i-i’截取的截面图。图3h与图3g的不同之处在于第一杂质区136是否在第一方向(x方向)上与器件隔离结构152间隔开。以下，将主要描述上述不同之处。
101.参考图3h，第一杂质区136可以在第一方向(x方向)上与第一阱134的侧边界间隔开第六距离d6。例如，第一杂质区136可以不接触器件隔离结构152。
102.根据示例实施例，第一杂质区136可以在第一方向(x方向)上与器件隔离结构152间隔开。根据示例实施例，第一杂质区136与器件隔离结构152之间的在第一方向(x方向)上的分开距离可以大于第五距离d5，第五距离d5为第一阱134与器件隔离结构152之间的在第一方向(x方向)上的分开距离。
103.根据示例实施例，第一杂质区136可以形成在第一阱134中。根据示例实施例，第一阱134可以围绕第一杂质区136的侧面和下部。例如，第四分隔区域a4可以在垂直方向(z方向)上与第一杂质区136不重叠。
104.根据示例实施例，第一杂质区136的侧表面可以在第一方向(x方向)上与第一阱134的侧边界间隔开第六距离d6。例如，第一阱134的该侧边界可以是第一阱134的面对第四分隔区域a4的边界。例如，第一杂质区136可以在第一方向(x方向)上与器件隔离结构152间隔开通过将第五距离d5和第六距离d6相加而获得的距离。
105.根据示例实施例，在第一方向(x方向)上，第五分隔区域a5可以形成在第一杂质区136的侧边界与第一阱134的侧边界之间。例如，第一阱134的一部分可以设置在第五分隔区域a5中。例如，第一杂质区136可以在第一方向(x方向)上与器件隔离结构152间隔开，同时第四分隔区域a4中的第一区基阱132和第五分隔区域a5中的第一阱134位于第一杂质区136与器件隔离结构152之间。
106.根据示例实施例，硅化物防止结构154可以部分地覆盖器件隔离结构152和第一杂质区136。例如，硅化物防止结构154可以覆盖器件隔离结构152与第一杂质区136之间的第四分隔区域a4和第五分隔区域a5。
107.在一些实施例中，第五距离d5可以大于第六距离d6。在一些其他实施例中，第五距离d5可以小于第六距离d6。
108.在一些实施例中，根据图3h的esd器件100g的第六距离d6可以小于根据图3a至图3d的esd器件100、100a、100b和100c的第二距离d2。在一些其他实施例中，根据图3h的esd器件100g的第六距离d6可以大于根据图3a至图3d的esd器件100、100a、100b和100c的第二距离d2。
109.图3i是沿着具有图2a和图2b的俯视图的根据其他实施例的esd器件100h的线i-i’截取的截面图。图3g与图3i的不同之处在于第二区140的与第一区130相邻的部分是否与器
件隔离结构152垂直地重叠。
110.参考图3i，第一杂质区136与第二杂质区146之间的器件隔离结构152可以在垂直方向(z方向)上与第二区基阱142和第二阱144不重叠。例如，第一杂质区136与第二杂质区146之间的器件隔离结构152可以在垂直方向(z方向)上与第二区140不重叠。
111.在一些实施例中，在esd器件100h中，可以首先形成包括第一区130和第二区140的阱结构，然后可以形成器件隔离结构152。例如，在半导体衬底110上形成有源区102之后，可以形成场区101。
112.在一些其他实施例中，在首先在半导体衬底110上形成器件隔离结构152之后，可以通过杂质注入工艺来形成阱结构。在一些实施例中，第二区140可以在基本上垂直的方向(z方向)上与器件隔离结构152不重叠，因此，可以限制和/或防止注入分布(implant profile)不均匀地形成在器件隔离结构152的下部区域中。
113.图4是示出了常规的具有p型二极管结构的esd器件和图3a至图3b的具有p型二极管结构的第一esd器件100-1的导通电阻(ron)特性的曲线图。x轴表示在第一杂质区136与第二杂质区146之间施加的电压，并且y轴表示根据电压施加的电流。实线指示具有常规p型二极管结构的esd器件，而虚线指示根据示例实施例的第一esd器件100-1。图4的曲线图示出了当常规的具有p型二极管结构的esd器件与根据示例实施例的第一esd器件100-1具有相同大小时的数据。
114.例如，常规p型esd器件不具有像根据图3a的发明构思的示例esd器件100一样的其中第一阱134在第一方向(x方向)上与器件隔离结构152间隔开的结构。
115.例如，常规p型esd器件不具有像图3c所示的根据示例实施例的esd器件100b一样的其中第一杂质区136在第一方向(x方向)上与器件隔离结构152间隔开并且被第一阱134围绕的结构。
116.例如，常规p型esd器件不具有像根据图3e的发明构思的示例esd器件100b一样的其中具有不同导电类型的第一区130和第二区140在第一方向(x方向)上分开的结构。例如，常规p型esd器件可以不包括多阱结构的第一区130和第二区140。例如，常规p型esd器件不具有像根据图3g的发明构思的示例esd器件100d一样的其中第一阱134在第一区基阱132中沿第一方向(x方向)与器件隔离结构152间隔开的结构。
117.参考图4，由曲线图的斜率指示的相对于电压变化量的电流变化量可以在根据示例实施例的第一esd器件100-1中比在常规p型esd器件中大。可以将导通电阻计算为相对于电流变化量的电压变化量，并且与常规p型esd器件相比，根据示例实施例的第一esd器件100-1可以具有更小的导通电阻。
118.图5是图示了根据一些实施例的包括esd器件100的显示驱动芯片400的俯视图。
119.参考图5，显示驱动芯片400可以包括输入区域410、输出区域420和电路区域430。根据示例实施例，电路区域430可以包括显示驱动集成电路(display driver integrated circuit，ddi)。例如，电路区域430可以被配置为产生显示面板的驱动信号。根据示例实施例，输入区域410可以被配置为从显示驱动芯片400的外部接收控制信号并且将该控制信号供应给ddi。根据示例实施例，输入区域410可以包括多个i/o焊盘304(参见图1)、多个电源焊盘、多个地焊盘和多个esd器件100。根据示例实施例，输出区域420可以被配置为将显示驱动集成电路的信号供应给外部装置(例如，显示面板)。根据示例实施例，输出区域420可
以包括多个i/o焊盘304、多个电源焊盘、多个地焊盘和多个esd器件100。
120.根据示例实施例，电路区域430可以设置在显示驱动芯片400的中间。根据示例实施例，输入区域410和输出区域420可以设置在显示驱动芯片的边缘400处。例如，显示驱动芯片400可以具有包括两条长边和两条短边的矩形形状。例如，输入区域410可以部分地设置在两条长边中的任何一条上，并且输出区域420可以设置在显示驱动芯片400的除了输入区域410之外的边缘区域上。例如，输出区域420可以被设置为与输入区域410间隔开期望距离和/或预定距离。例如，在图5中，输出区域420被示出为作为一个区域延伸，但是输出区域420可以被划分成多个区域并且设置在显示驱动芯片400的边缘区域处。在这种情况下，多个输出区域420可以被设置为彼此间隔开。根据示例实施例，输出区域420可以被设置为在显示驱动芯片400的边缘处围绕电路区域430。
121.根据示例实施例，输出区域420可以包括多个单元200。根据示例实施例，多个单元200可以沿着显示驱动芯片400的边缘布置并且可以被布置为围绕ddi。在图5中，示出了多个单元200，例如图1的等效电路图中的被保护目标器件302可以是ddi。根据示例实施例的单元200可以包括根据上述实施例的esd器件100，可以实现改善的esd保护性能，并且与根据现有技术的单元的大小相比可以具有减小的大小。例如，当器件隔离结构152的第一方向(x方向)长度l减小(参见图3a至图3i)时，可以实现稳定的钳位电压和击穿电压。因此，可以减小输出区域420的宽度h，并且可以减小显示驱动芯片400的面积。
122.虽然已参考本技术中的实施例特别示出并描述了发明构思，但是应理解，在不脱离所附权利要求中的发明构思的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

技术特征：

1.一种esd器件，所述esd器件即静电放电器件，所述esd器件包括：半导体衬底，所述半导体衬底包括具有第一导电类型的第一杂质区、具有第二导电类型的第二杂质区、第一基阱和位于所述第一基阱中的第一阱，所述第二导电类型与所述第一导电类型相反；以及器件隔离结构，所述器件隔离结构位于所述第一杂质区与所述第二杂质区之间，其中，所述第一基阱在所述半导体衬底中围绕所述第一杂质区、所述第二杂质区和所述器件隔离结构的下部，所述第一阱具有所述第一导电类型，并且所述第一阱在第一方向上与所述器件隔离结构间隔开，且所述第一基阱的一部分位于所述第一阱与所述器件隔离结构之间。2.根据权利要求1所述的esd器件，其中，所述第一基阱一体地覆盖所述第一杂质区、所述第二杂质区、所述器件隔离结构和所述第一阱。3.根据权利要求2所述的esd器件，其中，所述半导体衬底还包括具有所述第二导电类型的第二阱，所述第二阱在所述第二杂质区下面位于所述第一基阱中，并且所述第二阱在所述第一方向上与所述第一阱间隔开。4.根据权利要求3所述的esd器件，其中，所述第一基阱具有所述第二导电类型。5.根据权利要求1所述的esd器件，其中，所述第一基阱包括位于所述第一杂质区下面的第一区基阱和位于所述第二杂质区下面的第二区基阱，所述第一阱在所述第一方向上与所述器件隔离结构间隔开，所述第一区基阱的一部分位于所述器件隔离结构与所述第一阱之间，并且在所述器件隔离结构下面，所述第一区基阱和所述第二区基阱在所述第一方向上彼此间隔开。6.根据权利要求5所述的esd器件，其中，所述半导体衬底还包括在所述第二区基阱中的具有所述第二导电类型的第二阱，并且所述第二杂质区位于所述第二阱上。7.根据权利要求5所述的esd器件，其中，所述第一杂质区的杂质浓度大于所述第一阱的杂质浓度，并且所述第一阱的所述杂质浓度大于所述第一区基阱的杂质浓度。8.根据权利要求5所述的esd器件，其中，所述器件隔离结构包括在垂直方向上与所述第一区基阱重叠的第一部分和在垂直方向上与所述第二区基阱重叠的第二部分，并且所述第一部分在所述第一方向上的尺寸小于所述第二部分在所述第一方向上的尺寸。9.根据权利要求1所述的esd器件，其中，所述半导体衬底还包括在所述半导体衬底中围绕所述第一基阱的第二基阱。10.一种esd器件，所述esd器件即静电放电器件，所述esd器件包括：半导体衬底，所述半导体衬底包括第一区和第二区，
所述第一区包括：具有第一导电类型的第一区基阱、在所述第一区基阱中具有所述第一导电类型的第一阱、以及在所述第一阱上具有所述第一导电类型并且连接到第一电极的第一杂质区，所述第二区包括：具有第二导电类型的第二区基阱、以及在所述第二区基阱上具有所述第二导电类型并且连接到第二电极的第二杂质区，所述第二导电类型与所述第一导电类型相反；以及器件隔离结构，所述器件隔离结构位于所述第一杂质区与所述第二杂质区之间，其中，所述第一区和所述第二区在第一方向上彼此间隔开。11.根据权利要求10所述的esd器件，其中，所述第一阱在所述第一方向上与所述器件隔离结构间隔开。12.根据权利要求10所述的esd器件，其中，所述第一区基阱位于所述第一阱与所述器件隔离结构之间，并且所述第一杂质区部分地接触所述第一区基阱和所述第一阱。13.根据权利要求10所述的esd器件，其中，所述半导体衬底还包括在所述第二区基阱中具有所述第二导电类型的第二阱，并且所述第二杂质区位于所述第二阱上。14.根据权利要求13所述的esd器件，其中，所述第二杂质区的杂质浓度大于所述第二阱的杂质浓度，并且所述第二阱的所述杂质浓度大于所述第二区基阱的杂质浓度。15.根据权利要求10所述的esd器件，其中，所述第一导电类型是p型，所述第二导电类型是n型，所述第一电极电连接到输入/输出焊盘，并且所述第二电极电连接到电源焊盘。16.根据权利要求10所述的esd器件，其中，所述第一导电类型是n型，所述第二导电类型是p型，所述第一电极电连接到输入/输出焊盘，并且所述第二电极电连接到地焊盘。17.一种显示驱动芯片，所述显示驱动芯片包括：电路区域；输入区域；以及输出区域，其中，所述输出区域具有包括esd器件在内的多个单元，所述esd器件即静电放电器件，其中，所述esd器件包括：p型半导体衬底，n型基阱，所述n型基阱位于所述p型半导体衬底中，第一区基阱，所述第一区基阱在所述n型基阱中并且具有第一导电类型，第二区基阱，所述第二区基阱在所述n型基阱中并且具有第二导电类型，所述第二导电
类型与所述第一导电类型相反，第一阱，所述第一阱在所述第一区基阱中并且具有所述第一导电类型，第二阱，所述第二阱在所述第二区基阱中并且具有所述第二导电类型，第一杂质区，所述第一杂质区在所述第一阱上、具有所述第一导电类型并且连接到第一电极，第二杂质区，所述第二杂质区在所述第二阱上、具有所述第二导电类型并且连接到第二电极，器件隔离结构，所述器件隔离结构位于所述第一杂质区与所述第二杂质区之间，以及硅化物防止结构，所述硅化物防止结构在所述第一杂质区和所述器件隔离结构上与所述第一杂质区和所述器件隔离结构至少部分重叠，其中，所述第一区基阱和所述第二区基阱在所述n型基阱中在第一方向上彼此间隔开，并且在所述第一区基阱中，所述第一阱与所述器件隔离结构在所述第一方向上间隔开。18.根据权利要求17所述的显示驱动芯片，其中，所述esd器件具有条形结构，在所述条形结构中所述第一杂质区和所述第二杂质区各自在与所述第一方向垂直的第二方向上延伸。19.根据权利要求17所述的显示驱动芯片，其中，所述esd器件具有环绕型结构，在所述环绕型结构中所述第一杂质区位于所述esd器件的中间区域并且所述第二杂质区围绕所述第一杂质区。20.根据权利要求17所述的显示驱动芯片，其中，所述电路区域包括显示驱动集成电路，并且所述多个单元在所述显示驱动芯片的边缘处围绕所述显示驱动集成电路。

技术总结

提供了一种静电放电(ESD)器件以及包括该静电放电器件的显示驱动芯片。所述ESD器件可以包括半导体衬底，所述半导体衬底包括第一区、第二区和器件隔离结构。所述第一区可以包括具有第一导电类型的第一杂质区、具有与所述第一导电类型相反的第二导电类型的第二杂质区、第一基阱和位于所述第一基阱中的第一阱。所述器件隔离结构可以位于所述第一杂质区与所述第二杂质区之间。所述第一基阱可以在所述衬底中围绕所述第一杂质区、所述第二杂质区和所述器件隔离结构的下部。所述第一阱可以具有所述第一导电类型。所述第一阱可以在第一方向上与所述器件隔离结构间隔开，且所述第一基阱的一部分位于所述第一阱与所述器件隔离结构之间。之间。之间。