一种筛查晶圆缺陷的测试方法与流程

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1.本技术涉及半导体技术领域，具体涉及一种筛查晶圆缺陷的测试方法。

背景技术：

2.晶圆在制造过程中，会经历众多复杂的工艺流程。如果产线在生产过程中出现异常，就容易在芯片内引入缺陷(defect)。这些缺陷若出现在与器件性能密切相关的区域时，则会影响芯片的正常工作。
3.一般而言，flash存储器通常通过浮栅(floating gate，以下简称fg)存储电子，因flash芯片存储单元密度高，因此对于缺陷的容忍度更小。浮栅周围的膜层(spacer)质量和膜层完整性是影响其储存电子能力的关键因素。如果在膜层中引入了缺陷，就会使膜层的隔离性能变差，从而使浮栅中的电子容易流失。
4.当这种缺陷尺寸较小时，往往不能通过制程检验(inline)缺陷扫描发现，甚至通常晶圆测试(cp)的功能测试也无法筛查出。这种缺陷导致的漏电通道会使浮栅中的电子缓慢流失，通常需要通过检查数据保存能力的测试项才有可能筛选出存在这种缺陷的风险芯片。这些测试项失效容易造成芯片可靠性方面的顾虑。

技术实现要素：

5.鉴于以上所述现有技术的缺点，本技术的目的在于提供一种筛查晶圆缺陷的测试方法，用于解决现有技术无法筛查出晶圆制程在与器件性能密切相关的区域引入的尺寸较小缺陷的问题。
6.为实现上述目的及其它相关目的，本技术提供一种筛查晶圆缺陷的测试方法，包括：
7.步骤s1，对芯片中的全部存储单元执行代码pgm00的操作，以使存储单元中的浮栅呈充满电子的状态；
8.步骤s2，对芯片实施加压测试，以使浮栅中的电子通过缺陷造成的漏电通道加速流失；
9.步骤s3，对芯片中的全部存储单元执行代码read00的操作，判断代码pgm00的状态是否由0变1。
10.优选的，执行步骤s3之后，如果判断代码pgm00的状态由0变1，则通过输出失效代码bin的方式指示受试晶圆存在失效风险，筛选出该受试晶圆；如果判断代码pgm00的状态未由0变1，则对该受试晶圆进行晶圆测试的功能测试。
11.优选的，加压测试的测试条件为：施加于芯片内字线接触孔中的导电插塞的电位为0v，施加于芯片内位线接触孔中的导电插塞的电位高于芯片内存储单元正常工作时需要的操作电压，测试时间为30s-60s。
12.优选的，施加于芯片内位线接触孔中的导电插塞的电位为5.5v-6.5v。
13.优选的，通过比对数据保持失效考核的要求来确定加压测试的测试条件，以保证
筛查的有效性。
14.优选的，加压测试的加压方式为：芯片内字线多晶硅两侧的浮栅的电位为0v，字线多晶硅两侧的位线接触孔中的导电插塞的电位高于存储单元正常工作时需要的操作电压。
15.优选的，加压测试的加压方式为：芯片内字线多晶硅一侧的浮栅的电位为0v，字线多晶硅同侧的位线接触孔中的导电插塞的电位高于存储单元正常工作时需要的操作电压；加压测试结束后，字线多晶硅另一侧的浮栅的电位为0v，字线多晶硅同侧的位线接触孔中的导电插塞的电位高于存储单元正常工作时需要的操作电压，再实施一次加压测试。
16.优选的，通过增大芯片内字线接触孔中的导电插塞和位线接触孔中的导电插塞之间的电位差和增加施压时长，加速浮栅中的电子通过该缺陷造成的漏电通道流失的过程。
17.优选的，该缺陷存在于芯片内浮栅周围的膜层中。
18.优选的，该芯片为flash芯片。
19.如上所述，本技术提供的筛查晶圆缺陷的测试方法，具有以下有益效果：通过在晶圆测试的功能测试之前对芯片实施加压测试，可以有效筛选出芯片存储单元中的浮栅周围的膜层存在缺陷的晶圆，提高产品在应用端的可靠性。
附图说明
20.为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
21.图1显示为现有技术提供的flash器件的剖面结构示意图；
22.图2显示为本技术实施例提供的筛查晶圆缺陷的测试方法的流程图；
23.图3显示为本技术实施例提供的筛查晶圆缺陷的测试方法相对现有技术有效的比对分析图。
具体实施方式
24.以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其它优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
25.下面将结合附图，对本技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。
26.在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
27.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
28.此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
29.请参阅图1，其显示为现有技术提供的flash器件的剖面结构示意图。
30.如图1所示，该flash器件至少包括衬底100、字线多晶硅110、浮栅、控制栅120。衬底100上形成有栅介质层130，第一浮栅140和第二浮栅150设置在栅介质层130上。第一浮栅140和第二浮栅150的上方依次设置有极间介质层160、控制栅120和字线侧墙170。
31.字线多晶硅110设置在栅介质层130上，其底部位于第一浮栅140和第二浮栅150之间。字线多晶硅110与浮栅、极间介质层160、控制栅120和字线侧墙170之间设置有隧穿氧化层180。
32.隧穿氧化层180的外侧设置有第一介质层190和第二介质层191。字线侧墙170的底部内侧、控制栅120的内侧、极间介质层160的内侧均被第一介质层190覆盖，第一介质层190和字线侧墙170的内侧被第二介质层191覆盖。
33.可选的，极间介质层160由层叠的氧化层1603、氮化硅层1602、氧化层1601构成。可选的，字线侧墙170为氧化层，第一介质层190为氧化层，第二介质层191为氮化硅层。
34.该flash器件还包括栅极侧墙101，示例性的，栅极侧墙101由氧化层102和氮化硅层103组合构成。
35.衬底100上形成有层间介质层105，层间介质层105中形成有字线接触孔106和位线接触孔107。字线接触孔106中填充的导电插塞的底部与字线多晶硅110接触，位线接触孔107中填充的导电插塞的底部与栅极侧墙101外侧的源漏区接触。
36.flash通常通过浮栅存储电子，浮栅周围的膜层质量和膜层完整性是影响其储存电子能力的关键因素。如图1所示，浮栅周围的膜层包括栅介质层130、极间介质层160、隧穿氧化层180、第一介质层190、第二介质层191和栅极侧墙101中的氧化层102。
37.flash芯片存储单元密度高，因此对于芯片制造工艺过程引入的缺陷的容忍度更小。如果在上述膜层中引入了缺陷，就会使膜层的隔离性能变差，从而使浮栅中的电子容易流失。当这种缺陷尺寸较小时，现有技术采用的缺陷检查程序和方法无法有效筛查出这种缺陷，进而导致flash芯片的可靠性下降。
38.为了解决这一问题，本技术提供一种筛查晶圆缺陷的测试方法。
39.请参阅图2，其示出了本技术实施例提供的筛查晶圆缺陷的测试方法的流程图。
40.如图2所示，该筛查晶圆缺陷的测试方法的具体实施步骤包括：
41.步骤s1，对芯片中的全部存储单元执行代码pgm00的操作，以使存储单元中的浮栅呈充满电子的状态；
42.步骤s2，对芯片实施加压测试，以使浮栅中的电子通过缺陷造成的漏电通道加速流失；
43.步骤s3，对芯片中的全部存储单元执行代码read00的操作，判断代码pgm00的状态
是否由0变1。
44.在步骤s2中，加压测试的测试条件为：施加于字线接触孔106中的导电插塞的电位为0v，施加于位线接触孔107中的导电插塞的电位高于存储单元正常工作时需要的操作电压，例如5.5v-6.5v，测试时间为30s-60s。
45.上述施加于位线接触孔107中的导电插塞的电位5.5v-6.5v以及测试时间30s-60s只是作为示例，可以通过比对数据保持失效考核的要求来确定加压测试的测试条件，以保证筛查的有效性。
46.通过加压增大字线接触孔106中的导电插塞和位线接触孔107中的导电插塞之间的电位差，如图1所示，加压方式为：字线多晶硅110两侧的浮栅的电位为0v，字线多晶硅110两侧的位线接触孔107中的导电插塞的电位高于存储单元正常工作时需要的操作电压，例如5.5v-6.5v；字线多晶硅110一侧的浮栅的电位为0v，字线多晶硅110同侧的位线接触孔107中的导电插塞的电位高于存储单元正常工作时需要的操作电压，例如5.5v-6.5v，加压测试结束后，字线多晶硅110另一侧的浮栅的电位为0v，字线多晶硅110同侧的位线接触孔107中的导电插塞的电位高于存储单元正常工作时需要的操作电压，例如5.5v-6.5v，再实施一次加压测试。
47.通过增大字线接触孔106中的导电插塞和位线接触孔107中的导电插塞之间的电位差和增加施压时长，加速浮栅中的电子通过由浮栅周围的膜层中的缺陷造成的漏电通道流失的过程。
48.执行步骤s3之后，如果判断代码pgm00的状态由0变1，则通过输出失效代码bin的方式指示该受试晶圆存在失效风险，筛选出该受试晶圆；如果判断代码pgm00的状态未由0变1，则对受试晶圆进行晶圆测试的功能测试。也就是说，本技术实施例提供的筛查晶圆缺陷的测试方法是在晶圆测试(cp)的功能测试之前实施的。
49.请参阅图3，其示出了本技术实施例提供的筛查晶圆缺陷的测试方法相对现有技术有效的比对分析图。
50.选取芯片存储单元中的浮栅周围的膜层存在缺陷的晶圆，进行量产的cp2功能测试，存在特殊图案的数据保持失效的晶圆点位分布如图3(a)所示。
51.重新回到cp1测试，在cp1测试中增加本技术实施例提供的筛查晶圆缺陷的测试方法，对该晶圆实施加压测试，测试结束后，出现大量的失效点位，这些点位围绕在量产的cp2功能测试出现的数据保持失效的点位周围，如图3(b)所示，可以认为位于这些点位的芯片存在潜在的失效风险。
52.经过上述加压测试后，对筛选出的晶圆进行高温烘烤后实施cp2测试，发现数据保持失效的点位很少，如图3(c)所示，达到量产良率的基准水平，可以认为本技术实施例提供的筛查晶圆缺陷的测试方法有效。
53.需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
54.综上所述，本技术提供的筛查晶圆缺陷的测试方法，可以避免通过数据保持考核的相关测试项目筛选存在该缺陷的失效芯片，以及需要长时间放置晶圆才能对此类低激活
能缺陷进行筛查的困扰，从而有效筛选出芯片存储单元中的浮栅周围的膜层存在缺陷的晶圆，提高产品在应用端的可靠性。所以，本技术有效克服了现有技术中的种种缺点而具高度产业利用价值。
55.上述实施例仅例示性说明本技术的原理及其功效，而非用于限制本技术。任何熟悉此技术的人士皆可在不违背本技术的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本技术的权利要求所涵盖。

技术特征：

1.一种筛查晶圆缺陷的测试方法，其特征在于，所述方法包括：步骤s1，对芯片中的全部存储单元执行代码pgm00的操作，以使所述存储单元中的浮栅呈充满电子的状态；步骤s2，对所述芯片实施加压测试，以使所述浮栅中的电子通过所述缺陷造成的漏电通道加速流失；步骤s3，对所述芯片中的全部存储单元执行代码read00的操作，判断所述代码pgm00的状态是否由0变1。2.根据权利要求1所述的方法，其特征在于，执行所述步骤s3之后，如果判断所述代码pgm00的状态由0变1，则通过输出失效代码bin的方式指示受试晶圆存在失效风险，筛选出所述受试晶圆；如果判断所述代码pgm00的状态未由0变1，则对所述受试晶圆进行晶圆测试的功能测试。3.根据权利要求1所述的方法，其特征在于，所述加压测试的测试条件为：施加于所述芯片内字线接触孔中的导电插塞的电位为0v，施加于所述芯片内位线接触孔中的导电插塞的电位高于所述芯片内存储单元正常工作时需要的操作电压，测试时间为30s-60s。4.根据权利要求3所述的方法，其特征在于，所述施加于芯片内位线接触孔中的导电插塞的电位为5.5v-6.5v。5.根据权利要求3所述的方法，其特征在于，通过比对数据保持失效考核的要求来确定所述加压测试的测试条件，以保证筛查的有效性。6.根据权利要求1所述的方法，其特征在于，所述加压测试的加压方式为：所述芯片内字线多晶硅两侧的浮栅的电位为0v，所述字线多晶硅两侧的位线接触孔中的导电插塞的电位高于存储单元正常工作时需要的操作电压。7.根据权利要求1所述的方法，其特征在于，所述加压测试的加压方式为：所述芯片内字线多晶硅一侧的浮栅的电位为0v，所述字线多晶硅同侧的位线接触孔中的导电插塞的电位高于存储单元正常工作时需要的操作电压；所述加压测试结束后，所述字线多晶硅另一侧的浮栅的电位为0v，所述字线多晶硅同侧的位线接触孔中的导电插塞的电位高于存储单元正常工作时需要的操作电压，再实施一次所述加压测试。8.根据权利要求1所述的方法，其特征在于，通过增大所述芯片内字线接触孔中的导电插塞和位线接触孔中的导电插塞之间的电位差和增加施压时长，加速所述浮栅中的电子通过所述缺陷造成的漏电通道流失的过程。9.根据权利要求1所述的方法，其特征在于，所述缺陷存在于所述芯片内浮栅周围的膜层中。10.根据权利要求1所述的方法，其特征在于，所述芯片为flash芯片。

技术总结

本申请提供一种筛查晶圆缺陷的测试方法，包括：步骤S1，对芯片中的全部存储单元执行代码Pgm00的操作，以使存储单元中的浮栅呈充满电子的状态；步骤S2，对芯片实施加压测试，以使浮栅中的电子通过缺陷造成的漏电通道加速流失；步骤S3，对芯片中的全部存储单元执行代码Read00的操作，判断代码Pgm00的状态是否由0变1。如果判断代码Pgm00的状态由0变1，则指示受试晶圆存在失效风险，筛选出该受试晶圆；如果判断代码Pgm00的状态未由0变1，则对该受试晶圆进行晶圆测试的功能测试。通过在晶圆测试的功能测试之前对芯片实施加压测试，可以有效筛选出浮栅周围的膜层存在缺陷的晶圆，提高产品在应用端的可靠性。在应用端的可靠性。在应用端的可靠性。