存储芯片及存储设备的制作方法

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1.本发明涉及芯片技术领域，尤其涉及一种存储芯片及存储设备。

背景技术：

2.eeprom(electrically erasable programmable read-only memory，带电可擦可编程只读存储器)，是一种掉电后数据不丢失的存储芯片。eeprom可以在电脑上或专用设备上擦除已有信息，重新编程。
3.如图2所示，现有的24系列的eeprom芯片有8个引脚，分别是a0/nc(地址选择引脚)、a1/nc(地址选择引脚)、a2/nc(地址选择引脚)、gnd(接地引脚)、sda(通讯数据引脚)、scl(通讯时钟引脚)、wp/nc(写保护使能脚)、vcc(接电源引脚)。通常a0，a1，a2三个引脚用于在eeprom芯片容量不够而采用多个eeprom并联方式进行容量扩展时，用于区分不同的eeprom的id(身份标识号)。如果仅用一个eeprom且地址没有冲突时，通常可将a0，a1，a2三个引脚全部悬空或者接地。scl用于宏定义与操作芯片时钟引脚连接的单片机引脚。sda用于数据的发送或接收。wp引脚是eeprom芯片的写保护功能引脚，通常在芯片不支持写保护或者用户不使用写保护功能时，均可将该引脚悬空或者接地。
4.采用现有的24系列的eeprom芯片往往存在地址选择引脚的功能单一且利用率不高的问题，进而造成资源的浪费。

技术实现要素：

5.本发明要解决的技术问题是为了克服现有24系列的eeprom芯片的地址选择引脚的功能单一且利用率不高的缺陷，提供一种存储芯片及存储设备。
6.本发明是通过下述技术方案来解决上述技术问题：
7.本发明提供一种存储芯片，所述存储芯片包括：地址选择引脚、数据采样模块、存储单元；
8.所述数据采样模块分别与所述地址选择引脚和所述存储单元连接；
9.所述地址选择引脚用于接收待存储的数据信号，并将所述待存储的数据信号发送至所述数据采样模块中；
10.所述数据采样模块用于对所述待存储的数据信号进行采样，并将经过采样的数据信号存储至所述存储单元中；
11.和/或，
12.所述数据采样模块还用于从所述存储单元中获取待读取的数据信号，并将所述待读取的数据信号发送至所述地址选择引脚中；
13.所述地址选择引脚还用于向外发送所述待读取的数据信号。
14.较佳地，所述存储芯片还包括：通讯数据引脚；
15.所述通讯数据引脚与所述数据采样模块电连接；
16.所述通讯数据引脚用于接收所述待存储的数据信号，并将所述待存储的数据信号
发送至所述数据采样模块；
17.和/或，所述通讯数据引脚还用于接收所述待读取的数据信号，并向外发送所述待读取的数据信号。
18.较佳地，所述数据采样模块包括：多路数据采样电路；
19.每个所述地址选择引脚以及所述通讯数据引脚分别通过一路所述数据采样电路与所述存储单元电连接。
20.较佳地，所述存储芯片还包括：串并转换模块；
21.所述串并转换模块分别与各路数据采样电路电连接；
22.所述串并转换模块用于将各路数据采样电路输出的并行信号转化为一路串行的数据信号并存储至存所述存储单元中。
23.较佳地，所述数据采样模块包括通讯数据采样单元，所述通讯数据采样单元包括多个输入端与一个输出端；
24.每个所述地址选择引脚以及所述通讯数据引脚分别与所述通讯数据采样单元的一个输入端连接，所述通讯数据采样单元的输出端与所述存储单元连接。
25.较佳地，所述存储芯片还包括：写保护使能引脚、第一引脚复用模块和地址解码逻辑模块；所述写保护使能引脚与所述第一引脚复用模块电连接；
26.当所述写保护使能引脚接收到低电平时，所述地址选择引脚通过所述第一引脚复用模块与所述地址解码逻辑模块电连接，所述地址解码逻辑模块用于根据所述地址选择引脚接收的地址信号解析设备地址；
27.当所述写保护使能引脚接接收到高电平时，所述地址选择引脚通过所述第一引脚复用模块与所述数据采样模块电连接。
28.较佳地，所述存储芯片还包括：第二引脚复用模块和单路数据采样电路，所述第二引脚复用模块与所述写保护使能引脚电连接；
29.当所述写保护使能引脚接收到低电平时，所述通讯数据引脚通过所述第二引脚复用模块与所述单路数据采样电路电连接；
30.当所述写保护使能引脚接接收到高电平时，所述通讯数据引脚通过所述第二引脚复用模块与所述数据采样模块电连接。
31.较佳地，所述存储芯片还包括通讯时钟引脚，所述通讯时钟引脚与所述数据采样模块连接；
32.当所述通讯时钟引脚接收到高电平时，所述数据采样模块对所述待存储的数据信号进行采样；当所述通讯时钟引脚接收到低电平时，所述数据采样模块停止对所述待存储的数据信号进行采样。
33.较佳地，发送完所述待存储的数据信号至所述数据采样模块之后，所述通讯数据引脚还用于发送应答信号；
34.和/或，发送完所述待存储的数据信号至所述数据采样模块之后，所述地址选择引脚还用于发送应答信号。
35.本发明还提供一种存储设备，所述存储设备包括如前述的存储芯片。
36.本发明的积极进步效果在于：
37.本发明通过设置地址选择引脚、数据采样模块、存储单元，使得地址选择引脚不仅
用于接收待存储的数据信号，将待存储的数据信号发送至所述数据采样模块中，还使得地址选择引脚还用于向外发送待读取的数据信号，从而丰富了地址选择引脚的功能，且提高了地址选择引脚的利用率。
附图说明
38.图1为本发明一示例性实施例提供的一种存储芯片的结构示意图；
39.图2为24系列的eeprom芯片的结构示意图；
40.图3为本发明一示例性实施例的存储芯片的数据引脚的第一种数据传输波形示意图；
41.图4为本发明一示例性实施例的存储芯片的数据引脚的第二种数据传输波形示意图；
42.图5为本发明一示例性实施例的i2c总线波形示意图；
43.图6为本发明一示例性实施例的存储设备结构示意图；
具体实施方式
44.下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
45.图1是本发明一示例性实施例示出的一种存储芯片，所述存储芯片包括：地址选择引脚11、数据采样模块12、存储单元13；所述数据采样模块12分别与所述地址选择引脚11和所述存储单元13连接。本发明实施例中，借助地址选择引脚11，能够实现数据的读写功能。
46.当将数据写入存储芯片时，所述地址选择引脚11用于接收待存储的数据信号，并将所述待存储的数据信号发送至所述数据采样模块12中；所述数据采样模块12用于对所述待存储的数据信号进行采样，并将经过采样的数据信号存储至所述存储单元13中；具体地，存储单元13可以为存储器阵列，可保存数据100年。在本实施例中，地址选择引脚11通过数据采样模块12将数据信号存储至所述存储单元13中，即数据写入的过程，在一具体的实施例中，数据写周期时间最大为10ms。写周期时间是指从一个写时序的有效停止信号到内部编程/擦除周期结束这一段时间。在写周期期间，总线接口电路禁能，器件不响应外部操作。
47.当从存储芯片读取数据时，所述数据采样模块12还用于从所述存储单元13中获取待读取的数据信号，并将所述待读取的数据信号发送至所述地址选择引脚11中；所述地址选择引脚11还用于向外发送所述待读取的数据信号。具体地，从所述存储单元中获取待读取的数据信号，即为读操作，读操作可以有三种方式，例如：立即地址读、选择读和连续读。
48.本实施例中，该存储芯片通过设置有地址选择引脚11、数据采样模块12、存储单元13，将数据采样模块12分别与地址选择引脚11和存储单元13连接，使得地址选择引脚11不仅用于接收待存储的数据信号，将待存储的数据信号发送至所述数据采样模块12中，还使得地址选择引脚11还用于向外发送待读取的数据信号，从而改变了地址选择引脚11传统上只能用于地址设置的功能，使得地址选择引脚11可以用于数据的传输功能，从而丰富了地址选择引脚的功能，且提高了地址选择引脚的利用率。
49.地址选择引脚的数量可根据实际需求自行设置，可以是一个也可以是多个。当设置多个时，多个地址选择引脚可并行进行数据读写，进而提高了eeprom芯片读写数据的效
率。
50.在一个实施例中，发送完所述待存储的数据信号至所述数据采样模块之后，所述地址选择引脚还用于发送应答信号，表示完成数据发送。
51.在一个实施例中，存储芯片还包括通讯数据引脚14。
52.所述通讯数据引脚14与所述数据采样模块12电连接；所述通讯数据引脚14用于接收所述待存储的数据信号，并将所述待存储的数据信号发送至所述数据采样模块12；通讯数据引脚14的数量可以为一个，也可以为多个，本实施例对此不作特别限定。通讯数据引脚14是一个开漏输出管脚，可与其它开漏输出或集电极开路输出进行wire-or(线或)。
53.和/或，所述通讯数据引脚14还用于接收所述待读取的数据信号，并向外发送所述待读取的数据信号。
54.本实施例中，通讯数据引脚14可以与地址选择引脚并行进行数据读写，从而进一步提高了eeprom芯片读写数据的效率。
55.所述通讯数据引脚14还用于发送完所述待存储的数据信号至所述数据采样模块12之后还用于发送应答信号。具体地，i2c(内部集成电路总线)总线数据传送时，每成功地传送一个字节数据后，所述通讯数据引脚14发送一个应答信号，应当信号可以为ack(肯定应答)或nack(否定应答)。在一具体实施例中，如图3所示，当通讯数据引脚14的数量为1时，在第9个时钟周期时将通讯数据引脚对应线被拉低，表示其收到一个8位数据，并发送ack，表示完成数据发送。在另一具体实施例中，如图4所述，当通讯数据引脚14和地址选择引脚11的数量分别为1和3时，则在第3个时钟周期时将通讯数据引脚对应线被拉低，表示其收到一个8位数据，并发送ack，表示完成数据发送。
56.在一个实施例中，所述数据采样模块12包括多路数据采样电路121，每个所述地址选择引脚以及所述通讯数据引脚分别与通过一路数据采样电路与存储单元电连接。具体地，多路数据采样电路121的通路数量与地址选择引脚11的数量及通讯数据引脚14的数量相关。多路数据采样电路121的通路数量可以为地址选择引脚11的数量及通讯数据引脚14的数量之和，例如，通讯数据引脚14为1个，地址选择引脚11的为3个，则多路数据采样电路121为4路。
57.在一个实施例中，所述数据采样模块12包括通讯数据采样单元122，通讯数据采样单元122包括多个输入端与一个输出端；每个所述地址选择引脚11以及所述通讯数据引脚14分别与所述通讯数据采样单元122的一个输入端连接，所述通讯数据采样单元122的输出端与所述存储单元13连接。具体地，多路数据采样单元122的输入端数量与地址选择引脚11的数量及通讯数据引脚14的数量相关。多路数据采样单元122的输入端数量可以为地址选择引脚的数量11及通讯数据引脚14的数量之和，例如，通讯数据引脚14为1个，地址选择引脚11的为3个，则多路数据采样单元122的输入端为4路。
58.本实施中，存储芯片增加了通讯数据引脚14，通讯数据引脚14与数据采样模块电连接，通讯数据引脚14用于接收待存储的数据信号和待读取的数据信号，使得通讯数据引脚14在读写数据时能够进行数据传输，另外，在数据采样模块12分别包括多路数据采样电路121和通讯数据采样单元122时，通讯数据引脚14和地址选择引脚11分别与一路所述数据采样电路121电连接，或通讯数据引脚14和地址选择引脚11分别通讯数据采样单元122包括多个输入端与一个输出端电连接，从而实现了多路数据的同时传输，更加提高了eeprom芯
片读写数据的效率。
59.在一个实施例中，当数据采样模块包括多路数据采样电路时，存储芯片还包括：串并转换模块15；
60.所述串并转换模块15分别与各路数据采样电路电连接；所述串并转换模块15用于将各路数据采样电路输出的并行信号转化为一路串行的数据信号并存储至存所述存储单元13中。在一具体的实施例中，例如，通讯数据引脚14为1个，地址选择引脚11的为3个，则多路数据采样电路为4路时，则串并转换模块15与4路数据采样电路输出的并行信号转化为一路串行的数据信号并存储至存所述存储单元13中。
61.本实施例中，当数据采样模块包括多路数据采样电路时，存储芯片上增设了串并转换模块15，使得当采样模块12包括多路数据采样电路时，串并转换模块能够将数据采样电路输出的并行信号转化为一路串行的数据信号并存储至存所述存储单元13中，从而实现了多路数据的同时传输，进一步提高了eeprom芯片读写数据的效率。
62.在一个实施例中，存储芯片1还包括写保护使能引脚16、第一引脚复用模块17和地址解码逻辑模块18；
63.所述写保护使能引脚16与所述第一引脚复用模块17电连接；当所述写保护使能引脚16接收到低电平时，所述地址选择引脚11通过所述第一引脚复用模块17与所述地址解码逻辑模块18电连接，所述地址解码逻辑模块18用于根据所述地址选择引脚11接收的地址信号解析设备地址；具体地，当写保护使能引脚16接收到低电平时，写保护使能引脚16执行写保护功能，可使用户避免由于不当操作而造成对存储单元13内部数据的改写。同时，地址选择引脚11执行地址设置的功能，例如，有三个地址引脚分别为a0，a1，a2，当在eeprom芯片容量不够，采用多个eeprom并联方式扩展容量时，用于区分不同的eeprom的id。如果仅用一个eeprom且地址没有冲突时，通常可将三个引脚全部悬空或者接地。
64.当所述写保护使能引脚16接接收到高电平时，所述地址选择引脚11通过所述第一引脚复用模块17与所述数据采样模块12电连接。
65.本实施例中存储芯片增设了写保护使能引脚16、第一引脚复用模块17和地址解码逻辑模块18，当写保护使能引脚16接收到低电平时，写保护使能引脚16执行写保护功能，使得地址选择引脚11通过第一引脚复用模块17与地址解码逻辑模块18电连接，地址解码逻辑模块18用于根据地址选择引脚11接收的地址信号解析设备地址；当保护使能引脚16接接收到高电平时，地址选择引脚11通过第一引脚复用模块17与数据采样模块12电连接，从而实现了写保护使能引脚16控制存储芯片的工作模式，使得存储芯片可以有多种工作模式，不仅能提高eeprom芯片读写数据的效率还能够提高芯片容量。
66.在一个实施例中，存储芯片还包括：第二引脚复用模块19和单路数据采样电路20，第二引脚复用模块19与写保护使能引脚16电连接；当写保护使能引脚16接收到低电平时，通讯数据引脚14通过第二引脚复用模块19与单路数据采样电路20电连接；当写保护使能引脚16接收到高电平时，通讯数据引脚14通过第二引脚复用模块19与数据采样模块12电连接。
67.本实施例中，存储芯片增设了第二引脚复用模块19和单路数据采样电路20，当写保护使能引脚16接收到低电平时，通讯数据引脚14通过单路数据采样电路进行数据读写，实现一路的通讯数据引脚的数据读写，当写保护使能引脚16接收到高电平时，通讯数据引
脚14通过与数据采样模块12电连接，从而实现通讯数据引脚14与地址选择引脚11并行进行数据读写，进而提高了eeprom芯片读写数据的效率。
68.在一个实施例中，存储芯片还包括：通讯时钟引脚21；
69.本实施例中的通讯时钟引脚21是一个输入管脚，用于所有数据发送或接收的时钟。所述通讯时钟引脚21与所述数据采样模块12连接；当所述通讯时钟引脚21接收到高电平时，所述数据采样模块12对所述待存储的数据信号进行采样；当所述通讯时钟引脚21接收到低电平时，所述数据采样模块12停止对所述待存储的数据信号进行采样。在具体实施例中，例如，当存储芯片通过i2c总线接口进行操作时，只有总线空闲时才允许启动数据传送，在数据传送过程，当通讯时钟引脚21对应的时钟线接收高电平时，数据线必须保持稳定状态，不允许有跳变，通讯时钟引脚21对应的时钟线接收高电平时，数据线的任何变换被看作总线的起始或停止信号。时钟线保持高电平期间，数据线电平从高到低的跳变作为i2c总线的起始信号。时钟线保持高电平期间，数据线电平从低到高的跳变作为i2c总线的停止信号。
70.本实施例中，如图5所示，i2c总线的波形由一个sda(通讯数据)波形和一个scl波形搭配组成。当scl(通讯时钟)为高电平时，sda由高到低切换表示start(开始)，由低到高切换表示stop(停止)；当scl为低电平时，sda发送端可以切换高低电平，sda的接收端在下一个scl的上升沿读取数据。
71.本实施例中，该存储芯片增加了通讯时钟引脚21，通讯时钟引脚21与数据采样模块12电连接，当通讯时钟引脚21接收到高电平时，数据采样模块12对待存储的数据信号进行采样；当通讯时钟引脚21接收到低电平时，数据采样模块12停止对待存储的数据信号进行采样，从而使得地址选择引脚11可以用于启动和停止数据的传输功能，进而eeprom芯片能够实现自动控制读写数据的功能。
72.图6是本发明一示例性实施例示出的一种存储设备，该存储设备包括存储芯片1。
73.本实施例中，存储芯片1可以采用前述任意实施例中的存储芯片1。
74.本实施中，所述存储设备可以采用前述任意一个实施例中的存储芯片1，从而存储设备的丰富了的功能，及利用率，并且也提高了存储设备的读写数据的效率。
75.虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

技术特征：

1.一种存储芯片，其特征在于，所述存储芯片包括：地址选择引脚、数据采样模块、存储单元；所述数据采样模块分别与所述地址选择引脚和所述存储单元连接；所述地址选择引脚用于接收待存储的数据信号，并将所述待存储的数据信号发送至所述数据采样模块中；所述数据采样模块用于对所述待存储的数据信号进行采样，并将经过采样的数据信号存储至所述存储单元中；和/或，所述数据采样模块还用于从所述存储单元中获取待读取的数据信号，并将所述待读取的数据信号发送至所述地址选择引脚中；所述地址选择引脚还用于向外发送所述待读取的数据信号。2.如权利要求1所述的存储芯片，其特征在于，所述存储芯片还包括：通讯数据引脚；所述通讯数据引脚与所述数据采样模块电连接；所述通讯数据引脚用于接收所述待存储的数据信号，并将所述待存储的数据信号发送至所述数据采样模块；和/或，所述通讯数据引脚还用于接收所述待读取的数据信号，并向外发送所述待读取的数据信号。3.如权利要求2所述的存储芯片，其特征在于，所述数据采样模块包括：多路数据采样电路；每个所述地址选择引脚以及所述通讯数据引脚分别通过一路所述数据采样电路与所述存储单元电连接。4.如权利要求3所述的存储芯片，其特征在于，所述存储芯片还包括：串并转换模块；所述串并转换模块分别与各路数据采样电路电连接；所述串并转换模块用于将各路数据采样电路输出的并行信号转化为一路串行的数据信号并存储至存所述存储单元中。5.如权利要求2所述的存储芯片，其特征在于，所述数据采样模块包括通讯数据采样单元，所述通讯数据采样单元包括多个输入端与一个输出端；每个所述地址选择引脚以及所述通讯数据引脚分别与所述通讯数据采样单元的一个输入端连接，所述通讯数据采样单元的输出端与所述存储单元连接。6.如权利要求2所述的存储芯片，其特征在于，所述存储芯片还包括：写保护使能引脚、第一引脚复用模块和地址解码逻辑模块；所述写保护使能引脚与所述第一引脚复用模块电连接；当所述写保护使能引脚接收到低电平时，所述地址选择引脚通过所述第一引脚复用模块与所述地址解码逻辑模块电连接，所述地址解码逻辑模块用于根据所述地址选择引脚接收的地址信号解析设备地址；当所述写保护使能引脚接接收到高电平时，所述地址选择引脚通过所述第一引脚复用模块与所述数据采样模块电连接。7.如权利要求6所述的存储芯片，其特征在于，所述存储芯片还包括：第二引脚复用模块和单路数据采样电路，所述第二引脚复用模块与所述写保护使能引脚电连接；
当所述写保护使能引脚接收到低电平时，所述通讯数据引脚通过所述第二引脚复用模块与所述单路数据采样电路电连接；当所述写保护使能引脚接接收到高电平时，所述通讯数据引脚通过所述第二引脚复用模块与所述数据采样模块电连接。8.如权利要求1所述的存储芯片，其特征在于，所述存储芯片还包括通讯时钟引脚，所述通讯时钟引脚与所述数据采样模块连接；当所述通讯时钟引脚接收到高电平时，所述数据采样模块对所述待存储的数据信号进行采样；当所述通讯时钟引脚接收到低电平时，所述数据采样模块停止对所述待存储的数据信号进行采样。9.如权利要求2所述的存储芯片，其特征在于，发送完所述待存储的数据信号至所述数据采样模块之后，所述通讯数据引脚还用于发送应答信号；和/或，发送完所述待存储的数据信号至所述数据采样模块之后，所述地址选择引脚还用于发送应答信号。10.一种存储设备，其特征在于，所述存储设备包括如权利要求1至9中任意一项所述的存储芯片。

技术总结

本发明公开了一种存储芯片及存储设备，存储芯片包括：地址选择引脚、数据采样模块、存储单元；数据采样模块分别与地址选择引脚和存储单元连接；地址选择引脚用于接收待存储的数据信号，并将待存储的数据信号发送至数据采样模块中；数据采样模块用于对待存储的数据信号进行采样，并将经过采样的数据信号存储至存储单元中；和/或，数据采样模块还用于从存储单元中获取待读取的数据信号，并将待读取的数据信号发送至地址选择引脚中；地址选择引脚还用于向外发送待读取的数据信号，从而丰富了地址选择引脚的功能，且提高了地址选择引脚的利用率。且提高了地址选择引脚的利用率。且提高了地址选择引脚的利用率。