用于模拟内容可寻址存储器的存储单元及其装置的制作方法

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1.本发明是有关于一种用于内容可寻址存储器的存储单元以及内容可寻址存储器装置，且特别是有关于一种用于模拟内容可寻址存储器的存储单元以及模拟内容可寻址存储器装置。

背景技术：

2.随着存储器技术的发展，一种内容可寻址存储器(content-addressable memory，cam)被提出。cam是一种应用于高速存储器内部(in-memory)搜索的特殊存储器，并可以使用高度并行的方式将输入搜索词与阵列中所有列的储存词进行比较。cam在图像(pattern)匹配与搜索的许多应用提供了非常强大的功能。
3.相较于传统的三元cam(ternary cam)，模拟cam显著地增加了数据密度，并减少存储器内部的处理电路操作的能量损耗与处理电路的面积。模拟cam需要具有良好存储单元的稳定性与较高的阵列密度。随着大数据(big data)的发展，在庞大数据库中进行数据搜索与数据比对时，则需要一个高密度的模拟cam。如何在判断搜索范围是否匹配于储存范围时，避免数据比较的误判，乃业界所致力的方向之一。
4.公开内容
5.本发明有关于一种用于模拟内容可寻址存储器的存储单元以及模拟内容可寻址存储器装置，其利用电流控制电路来固定匹配范围内的不同输入信号所对应的电流电平，减少数据比较时的误判情况。
6.根据本发明的第一方面，提出一种用于一模拟内容可寻址存储器(analog content-addressable memory，analog cam)的存储单元。存储单元包括一n型晶体管、一p型晶体管、及一电流控制电路。n型晶体管具有一第一栅极。n型晶体管的第一栅极用于接收一第一输入信号。p型晶体管具有一第二栅极。p型晶体管的第二栅极用于接收一第二输入信号。电流控制电路耦接至n型晶体管及p型晶体管的至少二者之一，用于产生一导通电流。其中，当第一输入信号的输入电压与第二输入信号的输入电压位于一匹配范围内时，n型晶体管与p型晶体管均导通，且对应的导通电流实质上为一固定电流值。匹配范围与n型晶体管的阈值电压、p型晶体管的阈值电压、及固定电流值相关。
7.根据本发明的另一方面，提出一种模拟内容可寻址存储器装置，包括一字线驱动电路、多个存储单元、多个匹配信号线、多个源极线、一源极线驱动电路、及一感测放大器电路。字线驱动电路用于提供多个第一输入信号与多个第二输入信号。各存储单元包括一n型晶体管、一p型晶体管、及一电流控制电路。n型晶体管具有一第一栅极。n型晶体管的第一栅极用于接收对应的第一输入信号。p型晶体管具有一第二栅极。p型晶体管的第二栅极用于接收对应的第二输入信号。电流控制电路耦接至n型晶体管及p型晶体管的至少二者之一，用于产生一导通电流。各匹配信号线耦接至对应的存储单元。各源极线与对应的电流控制电路耦接。源极线驱动电路耦接至这些源极线。感测放大器电路耦接至这些匹配信号线。其中，针对这些存储单元中的一特定存储单元，当对应至特定存储单元的第一输入信号的输
入电压与对应至特定存储单元的第二输入信号的输入电压皆位于特定存储单元的一匹配范围内时，特定存储单元的n型晶体管与p型晶体管均导通，且特定存储单元的导通电流实质上为一固定电流值。特定存储单元的匹配范围与特定存储单元的n型晶体管的阈值电压、特定存储单元的p型晶体管的阈值电压、及固定电流值相关。
8.根据本发明的再一方面，提出一种模拟内容可寻址存储器装置，包括一第一字线驱动电路、一第二字线驱动电路、一第一n沟道nand串列组、一第一p沟道nand串列组、多个第一感测放大电路、多个第二感测放大电路、及多个第一与逻辑门。第一字线驱动电路用于提供多个第一输入信号，第二字线驱动电路用于提供多个第二输入信号。第一n沟道nand串列组包括多个第一n沟道nand串列。各第一n沟道nand串列用于接收这些第一输入信号。各第一n沟道nand串列还用于产生一第一电流。第一p沟道nand串列组包括多个第一p沟道nand串列。各第一p沟道nand串列用于接收这些第二输入信号，各第一p沟道nand串列还用于产生一第二电流。这些第一感测放大电路分别耦接至第一n沟道nand串列组的这些第一n沟道nand串列。这些第二感测放大电路分别耦接至第一p沟道nand串列组的这些第一p沟道nand串列。这些第一感测放大电路与这些第二感测放大电路各具有一阈值电流值。各第一与逻辑门耦接至对应的第一感测放大电路与对应的第二感测放大电路。其中这些第一与逻辑门之一为一选定的第一与逻辑门。当选定的第一与逻辑门所对应的第一电流与第二电流的电流均大于或等于阈值电流值时，选定的第一与逻辑门输出一第一逻辑值。
9.为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
10.图1为模拟内容可寻址存储器(analog content-addressable memory，analog cam)的操作示意图；
11.图2为模拟cam存储单元；
12.图3为模拟cam存储单元的匹配范围；
13.图4为根据一实施例的模拟内容可寻址存储器的存储单元的电路图；
14.图5a为未具有电流控制电路的存储单元的匹配范围；
15.图5b为连接于图5a的存储单元的匹配信号线的输出电压与放电时间的关系图；
16.图6a为具有电流控制电路的存储单元的匹配范围；
17.图6b为连接于图6a的存储单元的匹配信号线的输出电压与放电时间的关系图；
18.图7为将图4所示的存储单元应用于模拟内容可寻址存储器装置300的一例；
19.图8为根据另一实施例的模拟内容可寻址存储器的存储单元的电路图；
20.图9为具有电流控制电路的存储单元的匹配范围示意图；
21.图10为应用图8的存储单元的模拟内容可寻址存储器装置的电路图。
22.图11为根据另一实施例的模拟内容可寻址存储器装置。
23.附图标记说明
24.100，200，400：模拟内容可寻址存储器
25.202，304：存储单元
26.204，312，ml：匹配信号线
27.206，306，402：n型晶体管
28.208，308，404：p型晶体管
29.210，310，406：电流控制电路
30.210a，310a：控制晶体管
31.300，500，600：模拟内容可寻址存储器装置
32.302：字线驱动电路
33.314，sl：源极线
34.316：源极线驱动电路
35.318：感测放大器电路
36.406a：第一感测放大器
37.406b：第二感测放大器
38.408：与逻辑门
39.502：第一字线驱动电路
40.504：第二字线驱动电路
41.506：第一n沟道nand串列组
42.508：第一p沟道nand串列组
43.510(1)，510(2)，510(n)：第一感测放大电路
44.512(1)，512(2)，512(n)：第二感测放大电路
45.514(1)，514(2)，514(n)：第一与逻辑门
46.516(1)，516(2)，516(n)：第一n沟道nand串列
47.518(1)，518(2)，518(n)：第一p沟道nand串列
48.520，620：译码器
49.602：第三字线驱动电路
50.604：第四字线驱动电路
51.606：第二n沟道nand串列组
52.608：第二p沟道nand串列组
53.610(1)，610(2)，610(n)：第三感测放大电路
54.612(1)，612(2)，612(n)：第四感测放大电路
55.614(1)，614(2)，614(n)：第二与逻辑门
56.616(1)，616(2)，616(n)：第二n沟道nand串列
57.618(1)，618(2)，618(n)：第二p沟道nand串列
58.622(1)，622(2)，622(n)：第三与逻辑门s1，a(1)，a(2)，a(n)，b(1)，b(2)，b(n)：输入信号
59.cl1：模拟cam存储单元
60.r(1)，r(2)，r(3)，r(4)：列
61.rn：匹配不成功结果
62.ry：匹配成功结果
63.msn：第一浮动栅极装置
64.msp：第二浮动栅极装置
65.ip，i
pass
：导通电流
66.mr，mr0，mr1，mra，mrb，mrc：匹配范围
67，cp：曲线
68.lb：下限
69.ub：上限
70.g1，g2，g3：栅极
71.d1，d2，d3：漏极
72.s1，s2，s3：源极
73.c(1)，c(2)，
…
，c(n)，c(i)：控制电压
74.i1(1)，i1(2)，i1(n)：第一电流
75.i2(1)，i2(2)，i2(n)：第二电流
76.i3(1)，i3(2)，i3(n)：第三电流
77.i4(1)，i4(2)，i4(n)：第四电流
78.sl1(1)，sl1(2)，sl1(m)：第一输入信号
79.sl2(1)，sl2(2)，sl2(m)：第二输入信号
80.sl3(1)，sl3(2)，sl3(m)：第三输入信号
81.sl4(1)，sl4(2)，sl4(m)：第四输入信号
82.bl1(1)，bl1(2)，bl1(3)，bl1(n)：第一位线信号
83.bl2(1)，bl2(2)，bl2(3)，bl2(n)：第二位线信号
84.bl3(1)，bl3(2)，bl3(3)，bl3(n)：第三位线信号
85.bl4(1)，bl4(2)，bl4(3)，bl4(n)：第四位线信号
具体实施方式
86.请参照图1，其为模拟内容可寻址存储器(analog content-addressable memory，analog cam)100的操作示意图。模拟内容可寻址存储器100包括多个模拟cam存储单元cl1。模拟cam存储单元cl1排列于多列r(1)、r(2)、r(3)、r(4)，以储存多笔模拟内容。举例来说，储存于列r(1)的内容是“0.00～1.00、0.48～0.76、0.00～0.15”。“0.00～1.00”代表任何数值都能匹配。储存于列r(2)的内容是“0.62～1.00、0.25～0.63、0.25～1.00”。储存于列r(3)的内容是“0.26～0.61、0.12～0.40、0.00～1.00”。储存于列r(4)的内容是“0.00～0.43、0.00～0.28、0.58～1.00”。多个输入信号s1输入至模拟内容可寻址存储器100。第一个输入信号s1的内容是“0.81”，第二个输入信号s1的内容是“0.62”，第三个输入信号s1的内容是“0.12”。
87.这些输入信号s1与储存于列r(1)的内容进行比对。储存于列r(1)的“0.00～1.00、0.48～0.76、0.00～0.15”为匹配。由于“0.81”、“0.62”及“0.12”分别落入“0.00～1.00”、“0.48～0.76”及“0.00～0.15”，故据以输出匹配成功结果ry。
88.这些输入信号s1与储存于列r(2)的内容进行比对后，输出匹配不成功结果rn。这些输入信号s1与储存于列r(3)的内容进行比对后，输出匹配不成功结果rn。这些输入信号s1与储存于列r(4)的内容进行比对后，输出匹配不成功结果rn。也就是说，模拟内容可寻址存储器100可以储存模拟内容，任何与输入信号s1匹配的模拟内容可以被搜索出来。
89.请参照图2，其为模拟cam存储单元cl1。模拟cam存储单元cl1包括一第一浮动栅极装置msn及第二浮动栅极装置msp。第一浮动栅极装置msn具有一n型沟道，第二浮动栅极装置msp具有一p型沟道。第二浮动栅极装置msp以串联的方式连接于第一浮动栅极装置msn。第一浮动栅极装置msn为一n型金属氧化物半导体(nmos)，第二浮动栅极装置msp为一p型金属氧化物半导体(pmos)。第一浮动栅极装置msn的漏极连接于一匹配信号线ml，第一浮动栅极装置msn的源极连接于第二浮动栅极装置msp的源极。第二浮动栅极装置msp的漏极连接于一源极线sl。输入信号s1同时输入至第一浮动栅极装置msn与第二浮动栅极装置msp的栅极。
90.请参照图3，其为模拟cam存储单元cl1的匹配范围mr。曲线cn为第一浮动栅极装置msn的特性曲线，曲线cp为第二浮动栅极装置msp的特性曲线。曲线cn与曲线cp的陡峭斜率大于0.01mv/dec。举例来说，图3的曲线cn及曲线cp的陡峭曲线为0.015mv/dec。第一浮动栅极装置msn与第二浮动栅极装置msp为超陡峭元件(super steep slope devices)。
91.在模拟cam存储单元cl1中，第一浮动栅极装置msn的阈值电压低于第二浮动栅极装置msp的阈值电压，以于第一浮动栅极装置msn的阈值电压与第二浮动栅极装置msp的阈值电压之间形成匹配范围mr。在模拟cam存储单元cl1中，匹配范围mr的下限lb为第一浮动栅极装置msn的阈值电压，匹配范围mr的上限ub为第二浮动栅极装置msp的阈值电压。
92.如图2及图3所示，当输入信号s1落于匹配范围mr之内时，第一浮动栅极装置msn被导通且第二浮动栅极装置msp也被导通，故形成了导通电流ip。当输入信号s1不位于匹配范围mr之内时，第一浮动栅极装置msn不导通或者第二浮动栅极装置msp不导通，故不会形成导通电流ip。
93.请参照图4，其为根据本公开一实施例的模拟内容可寻址存储器200的存储单元202的电路图。模拟内容可寻址存储器200例如包括存储单元202与匹配信号线204。存储单元202包括n型晶体管206、p型晶体管208与电流控制电路210。n型晶体管206具有栅极g1，n型晶体管206的栅极g1用于接收输入信号b(i)。p型晶体管208具有栅极g2，p型晶体管208的栅极g2用于接收输入信号a(i)。电流控制电路210耦接至n型晶体管206及p型晶体管208的至少二者之一，例如是耦接至p型晶体管208，电流控制电路210并用于产生至少一导通电流，例如是导通电流i
pass
。其中，当输入信号b(i)的输入电压与输入信号a(i)的输入电压位于匹配范围内时，n型晶体管206与p型晶体管208均导通，且对应的导通电流i
pass
实质上为一固定电流值。匹配范围与n型晶体管的阈值电压206、p型晶体管208的阈值电压、及此固定电流值相关。
94.如此，通过使用电流控制电路210，使得n型晶体管206与p型晶体管208导通时流过n型晶体管206与p型晶体管208的电流大小，被固定为电流控制电路210的电流大小。如此，即使输入信号a(i)或b(i)的输入电压可能有多个不同的电平，仍使得n型晶体管206与p型晶体管208导通时流过n型晶体管206与p型晶体管208的电流大小实质上相同。如此，即使输入信号a(i)或b(i)的输入电压可能有多个不同的电平仍可使得连接于存储单元202的匹配信号线204上的放电时间相同，以致使匹配信号线204具有稳定的放电时间以减少误判产生。
95.如图4所示，电流控制电路210例如具有控制晶体管210a，控制晶体管210a为金属氧化物半导体场效应晶体管(mosfet)或浮动栅极(float gate，fg)晶体管。n型晶体管206
的漏极d1用于与匹配信号线204电性连接，n型晶体管206的源极s1与p型晶体管208的源极s2电性连接，p型晶体管208的漏极d2与控制晶体管210a的一端(例如是控制晶体管210a的漏极d3)电性连接。控制晶体管210a具有栅极g3，控制晶体管210a的栅极g3用于接收控制电压c(i)，控制电压c(i)实质上为一固定电压值。
96.控制晶体管210a的另一端(例如是控制晶体管210a的源极s3)例如是与一源极线sl电性连接。在一实施例中，n型晶体管206与p型晶体管208为2d(二维)快闪存储器结构或3d(二维)快闪存储器结构。在一实施例中，n型晶体管206与p型晶体管208可以使用f-n隧穿(fowler-nordheim tunneling，fn tunneling)、沟道热电子注入技术(channel hot electron，che)或是多晶硅对多晶硅(poly to poly)的方式来进行编程(program)。在进行编程时，输入信号a(i)的输入电压与输入信号b(i)的输入电压可为不同。而在进行数据搜索与比较时，输入信号a(i)的输入电压与输入信号b(i)的输入电压则为相同。在一实施例中，n型晶体管206与p型晶体管208可以使用f-n隧穿、带对带热空穴入射(band-to-band hot hole，btbhh)或是多晶硅对多晶硅的方式来进行擦除(erase)。
97.在一实施例中，模拟内容可寻址存储器200为快闪存储器。快闪存储器例如为电荷储存存储器(charge storage memory)、电荷捕捉存储器(charge trapping memory)、分离式栅极存储器(split gate memory)或铁电场效应晶体管(ferroelectric field-effect transistor，fefet)存储器。在另一实施例中，模拟内容可寻址存储器200为超陡峭(super steep slope)快闪存储器。超陡峭快闪存储器为晶闸管随机存取存储器(thyristor random access memory，tram)、栅极控制晶闸管(gate control thyristor，gct)、隧穿式场效应晶体管(tunnel field-effect transistor，tfet)或负电容场效应晶体管(negative capacitance field-effect transistor，ncfet)。
98.请参照图5a与图5b，图5a为未具有电流控制电路210的存储单元202的匹配范围mr0，图5b为连接于图5a的存储单元202的匹配信号线204的输出电压与放电时间的关系图。曲线cn为n型晶体管206的特性曲线，曲线cp为p型晶体管208的特性曲线，n型晶体管206的阈值电压vthn(例如，约-2.8v)与p型晶体管208的阈值电压vthp(例如，约-0.4v)定义出匹配范围mr0。当n型晶体管206与p型晶体管208操作于次阈值区(subthreshold region)时，即可能产生的曲线cn与cp在匹配范围mr0中的斜率不够陡峭的情形。如图5a与图5b所示，当存储单元202未具有电流控制电路210时，当输入信号a(i)及b(i)的输入电压为v1时，n型晶体管206的导通电流为i1，使得p型晶体管208的导通电流也为i1。此时，导通的n型晶体管206与p型晶体管208将使得匹配信号线204上的输出电压由原始电压vms依照曲线v(i1)下降，而于时间点t2下降至用于判断是否匹配的参考电压vref。同理，当输入信号a(i)及b(i)的输入电压为v2时，n型晶体管206的导通电流为i2，使得匹配信号线204上的输出电压由原始电压vms依照曲线v(i2)下降，而于时间点t1下降至用于判断是否匹配的参考电压vref。当输入信号a(i)及b(i)的输入电压为v3时，n型晶体管206的导通电流为i3，使得匹配信号线204上的输出电压由原始电压vms依照曲线v(i3)下降，而于时间点t3下降至用于判断是否匹配的参考电压vref。由于不同的输入信号a(i)及b(i)的输入电压将对应至不同的导通电流大小，而使得匹配信号线204上的输出电压由原始电压vms下降至参考电压vref的时间不同。也就是说，对于电压电平不同的多个输入信号a(i)或b(i)来说，由于匹配信号线204放电时的电流电平并未固定，使得连接于存储单元202的匹配信号线204上的放电时间不
同，以致使匹配信号线204具有不同的放电时间。如此，将使得要在进行存储器内部的数据搜索与比对，以判断存储单元所储存的数据范围以及所输入的数据是否匹配时，进行判断动作所需的时间长度变得不固定，而使得误判的几率上升。
99.请参照图6a与图6b，图6a为具有电流控制电路210的存储单元202的匹配范围mr1，图6b为连接于图6a的存储单元202的匹配信号线204的输出电压与放电时间的关系图。图6a的曲线cn与曲线cp相同于图5a的曲线cn与曲线cp。具有电流控制电路210的存储单元202的匹配范围mr1与n型晶体管206的阈值电压、p型晶体管208的阈值电压相关、及固定电流值相关。匹配范围mr1例如是由n型晶体管206与p型晶体管208以导通电流i
pass
均导通时，所对应的n型晶体管206的最小的栅极电压v4(大于n型晶体管206的阈值电压vthn)，以及p型晶体管208的最大栅极电压v5(小于p型晶体管208的阈值电压vthp)所定义。如图6a与图6b所示，当输入信号a(i)及b(i)的输入电压为v1时，n型晶体管206与p型晶体管208的导通电流为i
pass
。此时，导通的n型晶体管206与p型晶体管208将使得匹配信号线204上的输出电压由原始电压vms依照曲线v下降，而于时间点t4下降至用于判断是否匹配的参考电压vref。同理，当输入信号a(i)及b(i)的输入电压为v2及v3时，n型晶体管206的导通电流依然为i
pass
，使得匹配信号线204上的输出电压由原始电压vms仍然依照曲线v)下降，而分别于时间点t4下降至用于判断是否匹配的参考电压vref。由于不同的输入信号a(i)及b(i)的输入电压将对应至相同的导通电流i
pass
，而使得匹配信号线204上的输出电压由原始电压vms下降至参考电压vref的放电时间几乎相同。也就是说，当存储单元202具有电流控制电路210时，由于匹配信号线204放电时的电流大小被固定，使得连接于存储单元202的匹配信号线204上的不同的输入信号的输入电压所对应的放电时间实质上相同，以使匹配信号线204具有稳定的放电时间。如此，将使得要在进行存储器内部的数据搜索与比对，以判断存储单元所储存的数据与所输入的数据是否匹配时，进行判断动作所需的时间长度为固定，而减少误判的几率。
100.请参照图7，其为将图4所示的存储单元应用于模拟内容可寻址存储器装置300的一例。模拟内容可寻址存储器装置300包括字线驱动电路302、多个存储单元304(即图4的存储单元202)、多个匹配信号线312、多个源极线314、源极线驱动电路316与感测放大器电路(sense amplifier)318。字线驱动电路302用于提供多个输入信号b(1)，b(2)，
…
，b(n)与多个输入信号a(1)，a(2，
…
，a(n)。模拟内容可寻址存储器装置300的各个存储单元304包括n型晶体管306、p型晶体管308与电流控制电路310，各个存储单元304的n型晶体管306具有栅极g1，各个存储单元304的n型晶体管306的栅极g1用于接收对应的输入信号b(i)，i为1至n的正整数。各个存储单元304的p型晶体管308具有栅极g2，各个存储单元304的p型晶体管308的栅极g2用于接收对应的输入信号a(i)。电流控制电路310耦接至p型晶体管308，用于产生导通电流i
pass
。各个匹配信号线312耦接至对应的存储单元304，各个源极线314与对应的电流控制电路310耦接。源极线驱动电路316耦接至多个源极线314，感测放大器电路318耦接至多个匹配信号线312。其中，针对这些存储单元中的一特定存储单元304(j，i)(j为介于1与m之间的整数)，当对应至特定存储单元304(j，i)的输入信号b(i)的输入电压与对应至特定存储单元304(j，i)的输入信号a(i)的输入电压皆位于特定存储单元304(j，i)的匹配范围内时，特定存储单元304(j，i)的n型晶体管306与p型晶体管308均导通，且特定存储单元304(j，i)的导通电流i
pass
实质上为一固定电流值。特定存储单元304(j，i)的匹配范围
与特定存储单元304(j，i)的n型晶体管306的阈值电压、特定存储单元304(j，i)的p型晶体管308的阈值电压、与此固定电流值相关。
101.当对多个存储单元304(例如是存储单元304(1，1)至存储单元304(m，n))进行编程或擦除时，输入信号a(i)可与输入信号b(i)不同。而当使输入信号a(1)至a(n)与储存于第1列至第m列存储单元304的内容进行比对时，则输入信号a(i)输入信号b(i)相同。
102.举例来说，当输入信号a(1)至输入信号a(n)与储存于第1列至第m列的存储单元304(1，1)至存储单元304(m，n)的内容进行比对时，假设输入信号a(1)至输入信号a(n)分别位于第1列的存储单元304(1，1)至存储单元304(1，n)的匹配范围内时，代表输入信号a(1)至输入信号a(n)的内容与储存于第1列的存储单元304(1，1)至存储单元304(1，n)的内容为匹配。也即是输入信号a(1)至输入信号a(n)所对应的模拟数值，分别位于第1列的存储单元304(1，1)至存储单元304(1，n)的匹配范围所对应的模拟数值范围之内。此时，第1列的存储单元304(1，1)至存储单元304(1，n)均会导通而有电流流过，以将匹配信号线312(1)的电压下拉，使感测放大器电路318侦测出匹配成功结果。
103.而如果输入信号a(1)至输入信号a(n)有任何一个不位于第1列的存储单元304(1，1)至存储单元304(1，n)的匹配范围内时，代表输入信号a(1)至输入信号a(n)的内容与储存于第1列的存储单元304(1，1)至存储单元304(1，n)的内容为不匹配。也即是输入信号a(1)至输入信号a(n)所对应的模拟数值，并没有完全位于第1列的存储单元304(1，1)至存储单元304(1，n)的匹配范围所对应的模拟数值范围之内。此时，第1列的存储单元304(1，1)至存储单元304(1，n)至少一者不会导通，而使得匹配信号线312(1)的电压不会被下拉至小于参考电压vref。如此，感测放大器电路318将侦测出匹配不成功结果。也就是说，模拟内容可寻址存储器300可以储存模拟内容，任何与输入信号a(1)至输入信号a(n)匹配的模拟内容(例如是某一列的存储单元304所储存的模拟内容)可以被搜索出来。
104.通过使用图4所示的存储单元，可以让模拟内容可寻址存储器装置300在进行存储器内部的数据搜索与比对，以判断存储单元所储存的数据以及所输入的数据是否匹配时，可以让导通的存储单元以固定的电流来使匹配信号线312的电压下降，让匹配信号线312的电压下降的时间为可控制的，以减少误判的几率。
105.请参照图8，其为根据本公开另一实施例的模拟内容可寻址存储器的存储单元400的电路图。存储单元400包括n型晶体管402、p型晶体管404、电流控制电路406与与逻辑门408，n型晶体管402具有栅极g1，n型晶体管402的栅极g1用于接收输入信号b(i)。p型晶体管404具有栅极g2，p型晶体管404的栅极g2用于接收输入信号a(i)。电流控制电路406具有第一感测放大器406a与第二感测放大器406b。与逻辑门408耦接至第一感测放大器406a与第二感测放大器406b，第一感测放大器406a与第二感测放大器406b各具有一阈值电流值。n型晶体管402与第一感测放大器406a电性连接，p型晶体管404与第二感测放大器406b电性连接。当输入信号b(i)的输入电压与输入信号a(i)的输入电压位于匹配范围内时，n型晶体管402对应的至少一导通电流的一i1与p型晶体管404对应的至少一导通电流的另一i2均大于或等于阈值电流值，与逻辑门408输出一第一逻辑值。
106.请同时参考图8及图9，其中图9为具有电流控制电路406的存储单元400的匹配范围示意图。匹配范围与n型晶体管402的阈值电压vthn、p型晶体管404的阈值电压vthp、及第一感测放大器406a与第二感测放大器406b的阈值电流值相关。如图9所示，当第一感测放大
器406a与第二感测放大器406b的阈值电流值为阈值电流值ith1时，匹配范围mra为n型晶体管402的导通电流为阈值电流值ith1的栅极电压v1’与p型晶体管404的导通电流为阈值电流值ith1的栅极电压v6’所决定。当第一感测放大器406a与第二感测放大器406b的阈值电流值为阈值电流值ith2时，匹配范围mra为n型晶体管402的导通电流为阈值电流值ith2的栅极电压v2’与p型晶体管404的导通电流为阈值电流值ith1的栅极电压v5’所决定。当第一感测放大器406a与第二感测放大器406b的阈值电流值为阈值电流值ith3时，匹配范围mra为n型晶体管402的导通电流为阈值电流值ith3的栅极电压v3’与p型晶体管404的导通电流为阈值电流值ith1的栅极电压v4’所决定。
107.兹以第一感测放大器406a与第二感测放大器406b的阈值电流值为阈值电流值ith1为例做说明。请同时参考图8与图9。当输入信号a(i)的输入电压与输入信号b(i)的输入电压位于匹配范围mra内时，n型晶体管402产生第一电流11，p型晶体管404产生第二电流i2。当第一电流i1及第二电流i2均大于或等于第一感测放大器406a与第二感测放大器406b的阈值电流值，第一感测放大器406a与第二感测放大器406b将输出第一逻辑值，例如是逻辑值1。当与逻辑门408的两个输入端的输入均为第一逻辑值时，与逻辑门408将输出第一逻辑值(例如是逻辑值1)，以指示输入信号a(i)的输入电压与输入信号b(i)的输入电压均位于匹配范围mra内。
108.因此，依据图8的实施例，存储单元400的第一感测放大器406a与第二感测放大器406b可分别于输入信号a(i)与输入信号b(i)位于匹配范围内时，以相同的第一感测放大器406a与第二感测放大器406b的阈值电流值来进行n型晶体管402与p型晶体管404是否导通的判断，而可达到减少误判的几率的功效。
109.请参照图10，其为应用图8的存储单元的模拟内容可寻址存储器装置500的电路图。模拟内容可寻址存储器装置500包括第一字线驱动电路502、第二字线驱动电路504、第一n沟道nand串列组506、第一p沟道nand串列组508、多个第一感测放大电路510(1)，510(2)，
…
，510(n)、多个第二感测放大电路512(1)，512(2)，
…
，512(n)与多个第一与逻辑门514(1)，514(2)，
…
，514(n)。第一字线驱动电路502用于提供多个第一输入信号sl1(1)，sl1(2)，
…
，sl1(m)，第二字线驱动电路504用于提供多个第二输入信号sl2(1)，sl2(2)，
…
，sl2(m)。第一n沟道nand串列组506包括多个第一n沟道nand串列516(1)，516(2)，
…
，516(n)，各第一n沟道nand串列516用于接收第一输入信号sl1(1)，sl1(2)，
…
，sl1(m)，各第一n沟道nand串列516还用于产生第一电流，例如第一n沟道nand串列516(1)，516(2)，
…
，516(n)分别产生第一电流i1(1)，i1(2)，
…
，i1(n)。第一p沟道nand串列组508包括多个第一p沟道nand串列518(1)，518(2)，
…
，518(n)，各第一p沟道nand串列518用于接收第二输入信号sl2(1)，sl2(2)，
…
，sl2(m)。各第一p沟道nand串列518还用于产生一第二电流，例如第一p沟道nand串列518(1)，518(2)，
…
，518(n)分别产生第二电流i2(1)，i2(2)，
…
，i2(n)。多个第一感测放大电路510(1)，510(2)，
…
，510(n)分别耦接至第一n沟道nand串列组506的第一n沟道nand串列516(1)，516(2)，
…
，516(n)。第二感测放大电路512(1)，512(2)，
…
，512(n)分别耦接至第一p沟道nand串列组508的多个第一p沟道nand串列518(1)，518(2)，
…
，518(n)，第一感测放大电路510(1)，510(2)，
…
，510(n)与第二感测放大电路512(1)，512(2)，
…
，512(n)各具有一阈值电流值。各个第一与逻辑门耦接至对应的第一感测放大电路510与对应的第二感测放大电路512。其中第一与逻辑门514(1)，514(2)，
…
，514(n)之一为选定的第一与
逻辑门514(i)(i为1至n中的一正整数)。当选定的第一与逻辑门510(i)所对应的第一电流i1(i)与第二电流i2(i)的电流均大于或等于阈值电流值时，选定的第一与逻辑门514(i)输出一第一逻辑值至译码器520。此时译码器520将判断出第一字线驱动电路502所提供的数据与第一n沟道nand串列516(i)所储存的数据匹配，第二字线驱动电路504所提供的数据与第一p沟道nand串列518(i)所储存的数据匹配。
110.因此，依据图9，模拟内容可寻址存储器装置500的第一感测放大电路510(i)与第二感测放大电路512(i)可分别于第一电流i1(i)与第二电流i2(i)大于或等于相同的电流电平，也即是第一感测放大电路510(i)与第二感测放大电路512(i)的阈值电流值时，即可让第一感测放大电路510(i)与第二感测放大电路512(i)输出第一逻辑值。如此，可以避免于进行存储器内部的模拟数据的搜索与比对时，因为第一电流i1(i)或第二电流i2(i)的大小不同，而使得侦测是否匹配所需的时间长度有所差异，而造成误判的情况。
111.更进一步来说，如图10所示，第一n沟道nand串列组506的第一n沟道nand串列516(i)的一端用于接收第一位线信号bl1(i)，第一n沟道nand串列组506的第一n沟道nand串列516(i)的另一端则耦接至对应的第一感测放大电路510(i)。第一p沟道nand串列组508的第一p沟道nand串列518(i)的一端用于接收第二位线信号bl2(i)，第一p沟道nand串列组508的第一p沟道nand串列518(i)的另一端则是耦接至第二感测放大电路512(i)。第一n沟道nand串列组506的第一n沟道nand串列516(i)包括多个第一n型晶体管，第一p沟道nand串列组508的第一p沟道nand串列518(i)包括多个第一p型晶体管。第一n沟道nand串列516(i)的第一n型晶体管的栅极用于接收第一输入信号sl1(1)，sl1(2)，
…
，sl1(m)。第一p沟道nand串列518(i)的第一p型晶体管的栅极用于接收第二输入信号sl2(1)，sl2(2)，
…
，sl2(m)。
112.假设多个第一n沟道nand串列之一(例如是第一n沟道nand串列516(i)，i为1至n的正整数)所储存的数据范围与输入信号匹配。当第一字线驱动电路502所提供的第一输入信号sl1(1)，sl1(2)，
…
，sl1(m)与第一n沟道nand串列516(i)中的m个存储单元的储存范围匹配时，也即是第一输入信号sl1(1)，sl1(2)，
…
，sl1(m)的电压电平分别位于第一n沟道nand串列516(i)中的m个存储单元的匹配范围内时，则第一n沟道nand串列516(i)将输出第一电流i1(i)。同理，当第二字线驱动电路504所提供的第二输入信号sl2(1)，sl2(2)，
…
，sl2(m)与第一p沟道nand串列518(i)中的m个存储单元的储存范围匹配时，也即是第二输入信号sl2(1)，sl2(2)，
…
，sl2(m)的电压电平分别位于第一p沟道nand串列518(i)中的m个存储单元的匹配范围内时，则第一p沟道nand串列518(i)将输出第二电流i2(i)。此时，当第一电流i1(i)与第二电流i2(i)的电流均大于或等于阈值电流值时，第一与逻辑门514(i)输出一第一逻辑值，代表第一字线驱动电路502所提供的数据与第一n沟道nand串列516(i)所储存的数据匹配，且第二字线驱动电路504所提供的数据与第一p沟道nand串列518(i)所储存的数据匹配。
113.在一实施例中，第一n沟道nand串列组506与第一p沟道nand串列组508为2d快闪存储器结构或3d快闪存储器结构。在一实施例中，第一n沟道nand串列组506与第一p沟道nand串列组508可以使用f-n隧穿、沟道热电子注入技术或是多晶硅对多晶硅的方式来进行编程。在一实施例中，第一n沟道nand串列组506与第一p沟道nand串列组508可以使用f-n隧穿、带对带热空穴入射或是多晶硅对多晶硅的方式来进行擦除。
114.在一实施例中，模拟内容可寻址存储器装置500为快闪存储器，快闪存储器为电荷
储存存储器、电荷捕捉存储器、分离式栅极存储器或铁电场效应晶体管存储器。在另一实施例中，模拟内容可寻址存储器装置500为超陡峭快闪存储器，超陡峭快闪存储器为晶闸管随机存取存储器、栅极控制晶闸管、隧穿式场效应晶体管、或负电容场效应晶体管。
115.请参照图11，其为根据另一实施例的模拟内容可寻址存储器装置600。模拟内容可寻址存储器装置600包括图10的模拟内容可寻址存储器装置500、第三字线驱动电路602、第四字线驱动电路604、第二n沟道nand串列组606、第二p沟道nand串列组608、多个第三感测放大电路610(1)，610(2)，
…
，610(n)、多个第四感测放大电路612(1)，612(2)，
…
，612(n)、多个第二与逻辑门614(1)，614(2)，
…
，614(n)与多个第三与逻辑门622(1)，622(2)，
…
，622(n)。第三字线驱动电路602用于提供多个第三输入信号sl3(1)，sl3(2)，
…
，sl3(m)，第四字线驱动电路604用于提供多个第四输入信号sl4(1)，sl4(2)，
…
，sl4(m)。第二n沟道nand串列组606包括多个第二n沟道nand串列616(1)，616(2)，
…
，616(n)，各第二n沟道nand串列用于接收第三输入信号sl3(1)，sl3(2)，
…
，sl3(m)。各第二n沟道nand串列还用于产生一第三电流，例如第二n沟道nand串列616(1)，616(2)，
…
，616(n)分别产生第三电流i3(1)，i3(2)，
…
，i3(n)。第二p沟道nand串列组608包括多个第二p沟道nand串列618(1)，618(2)，
…
，618(n)。各第二p沟道nand串列用于接收第四输入信号sl4(1)，sl4(2)，
…
，sl4(m)，各第二p沟道nand串列还用于产生一第四电流，例如第二p沟道nand串列618(1)，618(2)，
…
，618(n)分别产生第四电流i4(1)，i4(2)，
…
，i4(n)。第三感测放大电路610(1)，610(2)，
…
，610(n)耦接至第二n沟道nand串列组606的多个第二n沟道nand串列616(1)，616(2)，
…
，616(n)，多个第四感测放大电路612(1)，612(2)，
…
，612(n)耦接至第二p沟道nand串列组608的多个第二p沟道nand串列618(1)，618(2)，
…
，618(n)，多个第三感测放大电路610(1)，610(2)，
…
，610(n)与多个第四感测放大电路612(1)，612(2)，
…
，612(n)各具有一阈值电流值。各个第二与逻辑门614(1)，614(2)，
…
，614(n)耦接至对应的第三感测放大电路与对应的第四感测放大电路。各个第三与逻辑门622(1)，622(2)，
…
，622(n)耦接至对应的第一与逻辑门及对应的第二与逻辑门。其中，第二与逻辑门614(1)，614(2)，
…
，614(n)之一为选定的第二与逻辑门614(i)，i为1至n中的一正整数。当选定的第二与逻辑门614(i)所对应的第三电流i3(i)与第四电流i4(i)的电流均大于或等于阈值电流值时，选定的第二与逻辑门输614(i)出第一逻辑值。第三与逻辑门622(1)，622(2)，
…
，622(n)之一为选定的第三与逻辑门622(i)。当选定的第三与逻辑门622(i)所对应的第一与逻辑门514(i)与第二与逻辑门614(i)均输出第一逻辑值时，选定的第三与逻辑门输622(i)出第一逻辑值。
116.如图11所示，第二n沟道nand串列组606的各个第二n沟道nand串列616(1)，616(2)，
…
，616(n)的一端用于接收一第三位线信号，例如第二n沟道nand串列616(1)，616(2)，
…
，616(n)分别接收第三位线信号bl3(1)，bl3(2)，
…
，bl3(n)。第二n沟道nand串列组606的各个第二n沟道nand串列616(1)，616(2)，
…
，616(n)的另一端耦接至对应的第三感测放大电路，例如各个第二n沟道nand串列616(1)，616(2)，
…
，616(n)分别耦接至第三感测放大电路610(1)，610(2)，
…
，610(n)。第二p沟道nand串列组608的各个第二p沟道nand串列618(1)，618(2)，
…
，618(n)的一端用于接收第四位线信号，例如第二p沟道nand串列618(1)，618(2)，
…
，618(n)接收第四位线信号bl4(1)，bl4(2)，
…
，bl4(n)。第二p沟道nand串列组608的各个第二p沟道nand串列618(1)，618(2)，
…
，618(n)的另一端耦接至对应的第四感测放大电路，例如第二p沟道nand串列618(1)，618(2)，
…
，618(n)的另一端耦接至第四感测
放大电路612(1)，612(2)，
…
，612(n)。第二n沟道nand串列组606的各个第二n沟道nand串列包括多个第二n型晶体管。第二p沟道nand串列组608的各个第二p沟道nand串列包括多个第二p型晶体管。各个第二n沟道nand串列的各个第二n型晶体管的栅极用于接收对应的第三输入信号。各个第二p沟道nand串列的各个第二p型晶体管的栅极用于接收对应的第四输入信号。因此，依据图11的实施例，模拟内容可寻址存储器装置600的第一感测放大电路510(1)，510(2)，
…
，510(n)、第二感测放大电路512(1)，512(2)，
…
，512(n)、第三感测放大电路610(1)，610(2)，
…
，610(n)与第四感测放大电路612(1)，612(2)，
…
，612(n)分别对应第一输入信号sl1(1)，sl1(2)，
…
，sl1(m)、第二输入信号sl2(1)，sl2(2)，
…
，sl2(m)、第三输入信号sl3(1)，sl3(2)，
…
，sl3(m)与第四输入信号sl4(1)，sl4(2)，
…
，sl4(m)。当第三字线驱动电路602所提供的第三输入信号sl3(1)，sl3(2)，
…
，sl3(m)与第二n沟道nand串列616(i)中的m个存储单元的储存范围匹配时，也即是第三输入信号sl3(1)，sl3(2)，
…
，sl3(m)的电压电平分别位于第二n沟道nand串列616(i)中的m个存储单元的匹配范围内时，则第二n沟道nand串列616(i)将输出第三电流i3(i)。同理，当第四字线驱动电路604所提供的第四输入信号sl4(1)，sl4(2)，
…
，sl4(m)与第二p沟道nand串列618(i)中的m个存储单元的储存范围匹配时，也即是第四输入信号sl4(1)，sl4(2)，
…
，sl4(m)的电压电平分别位于第二p沟道nand串列618(i)中的m个存储单元的匹配范围内时，则第二p沟道nand串列618(i)将输出第四电流i4(i)。此时，当第三电流i3(i)与第四电流i4(i)的电流均大于或等于阈值电流值时，第二与逻辑门614(i)输出一第一逻辑值，代表第三字线驱动电路602所提供的数据与第二n沟道nand串列616(i)所储存的数据匹配，且第四字线驱动电路604所提供的数据与第二p沟道nand串列618(i)所储存的数据匹配。
117.当第一与逻辑门514(i)输出第一逻辑值，且第二与逻辑门614(i)输出第一逻辑值时，第三与逻辑门622(i)将输出第一逻辑值。如第11图所示，当i＝2时，则第三与逻辑门622(2)将输出第一逻辑值(例如逻辑值“1”)至译码器620。此时译码器620将判断出第一字线驱动电路502所提供的数据与第一n沟道nand串列516(i)所储存的数据匹配，第二字线驱动电路504所提供的数据与第一p沟道nand串列518(i)所储存的数据匹配，第三字线驱动电路602所提供的数据与第二n沟道nand串列616(i)所储存的数据匹配，且第四字线驱动电路604所提供的数据与第二p沟道nand串列618(i)所储存的数据匹配。如此，通过模拟内容可寻址存储器装置600，可增加搜索的数据量(即增加输入信号量)，例如可以增加第三字线驱动电路602所提供的数据以及第四字线驱动电路604所提供的数据来进行数据搜索与比对，以提高模拟内容可寻址存储器的效能。再者，模拟内容可寻址存储器装置600还可减少n沟道nand串列与p沟道nand串列的大小，以降低rc延迟，以加速模拟内容可寻址存储器装置的反应速度。
118.根据上述的实施例，本公开提出的模拟内容可寻址存储器的存储单元以及模拟内容可寻址存储器装置利用电流控制电路来固定匹配范围内的不同输入信号的电流电平，使匹配信号线的放电时间稳定，以减少数据搜索及比对时的误判几率，并可加快模拟内容可寻址存储器装置的处理速度。
119.综上所述，虽然本发明已以实施例公开如上，然其并非用于限定本发明。本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

技术特征：

1.一种用于一内容可寻址存储器的存储单元，该存储单元包括：一n型晶体管，具有一第一栅极，该n型晶体管的该第一栅极用于接收一第一输入信号；一p型晶体管，具有一第二栅极，该p型晶体管的该第二栅极用于接收一第二输入信号；以及一电流控制电路，耦接至该n型晶体管及该p型晶体管的至少二者之一，用于产生至少一导通电流；其中，当该第一输入信号的输入电压与该第二输入信号的输入电压位于一匹配范围内时，该n型晶体管与该p型晶体管均导通，且对应的该导通电流实质上为一固定电流值，该匹配范围与该n型晶体管的阈值电压、该p型晶体管的阈值电压、及该固定电流值相关。2.根据权利要求1所述的存储单元，其中该电流控制电路具有一控制晶体管，该控制晶体管为一金属氧化物半导体场效应晶体管或一浮动栅极晶体管，该n型晶体管的一第一端与该p型晶体管的一第一端电性连接，该p型晶体管的一第二端与该控制晶体管的一端电性连接，该控制晶体管具有一第三栅极，该控制晶体管的该第三栅极用于接收一控制电压，该控制电压实质上为一固定电压值。3.根据权利要求2所述的存储单元，其中该n型晶体管的一第二端用于与一匹配信号线电性连接，该n型晶体管的该第二端为漏极，该n型晶体管的该第一端为源极。4.根据权利要求1所述的存储单元，其中该存储单元还包括一与逻辑门，该电流控制电路具有一第一感测放大器与一第二感测放大器，该与逻辑门耦接至该第一感测放大器与该第二感测放大器，该第一感测放大器与该第二感测放大器各具有一阈值电流值，该n型晶体管与该第一感测放大器电性连接，该p型晶体管与该第二感测放大器电性连接；其中，当该n型晶体管对应的该至少一导通电流的一电流与该p型晶体管对应的该至少一导通电流的另一电流均大于或等于该阈值电流值时，该与逻辑门输出一第一逻辑值。5.根据权利要求1所述的存储单元，其中该模拟内容可寻址存储器为一快闪存储器，该快闪存储器为一电荷储存存储器、一电荷捕捉存储器、一分离式栅极存储器或一铁电场效应晶体管存储器。6.根据权利要求1所述的存储单元，其中该模拟内容可寻址存储器为一超陡峭快闪存储器，该超陡峭快闪存储器为一晶闸管随机存取存储器、一栅极控制晶闸管、一隧穿式场效应晶体管或一负电容场效应晶体管。7.根据权利要求1所述的存储单元，其中该n型晶体管与该p型晶体管为一2d快闪存储器结构或一3d快闪存储器结构。8.一种模拟内容可寻址存储器装置，包括：一字线驱动电路，用于提供多个第一输入信号与多个第二输入信号；多个存储单元，各该存储单元包括：一n型晶体管，具有一第一栅极，该n型晶体管的该第一栅极用于接收对应的该第一输入信号；一p型晶体管，具有一第二栅极，该p型晶体管的该第二栅极用于接收对应的该第二输入信号；及一电流控制电路，耦接至该n型晶体管及该p型晶体管的至少二者之，用于产生一导通电流；
多个匹配信号线，各该匹配信号线耦接至对应的该存储单元；多个源极线，各该源极线与对应的该电流控制电路耦接；一源极线驱动电路，耦接至这些源极线；以及一感测放大器电路，耦接至这些匹配信号线；其中，针对这些存储单元中的一特定存储单元，当对应至该特定存储单元的该第一输入信号的输入电压与对应至该特定存储单元的该第二输入信号的输入电压皆位于该特定存储单元的一匹配范围内时，该特定存储单元的该n型晶体管与该p型晶体管均导通，且该特定存储单元的该导通电流实质上为一固定电流值，该特定存储单元的该匹配范围与该特定存储单元的该n型晶体管的阈值电压、该特定存储单元的该p型晶体管的阈值电压、及该固定电流值相关。9.根据权利要求8所述的模拟内容可寻址存储器装置，其中各该存储单元的该电流控制电路具有一控制晶体管，该控制晶体管为一金属氧化物半导体场效应晶体管或一浮动栅极晶体管，该n型晶体管的一第一端与该p型晶体管的一第一端电性连接，该p型晶体管的一第二端与该控制晶体管的一端电性连接，该控制晶体管具有一第三栅极，该控制晶体管的该第三栅极用于接收一控制电压，该控制电压实质上为一固定电压值。10.根据权利要求9所述的模拟内容可寻址存储器装置，其中各该存储单元的该n型晶体管的一第二端用于与对应的该匹配信号线电性连接，该n型晶体管的该第二端为漏极，该n型晶体管的该第一端为源极。11.根据权利要求8所述的模拟内容可寻址存储器装置，其中该模拟内容可寻址存储器装置为一快闪存储器，该快闪存储器为一电荷储存存储器、一电荷捕捉存储器、一分离式栅极存储器或一铁电场效应晶体管存储器。12.根据权利要求8所述的模拟内容可寻址存储器装置，其中该模拟内容可寻址存储器装置为一超陡峭快闪存储器，该超陡峭快闪存储器为一晶闸管随机存取存储器、一栅极控制晶闸管、一隧穿式场效应晶体管、或一负电容场效应晶体管。13.根据权利要求8所述的模拟内容可寻址存储器装置，其中该n型晶体管与该p型晶体管为一2d快闪存储器结构。14.一种模拟内容可寻址存储器装置，包括：一第一字线驱动电路与一第二字线驱动电路，该第一字线驱动电路用于提供多个第一输入信号，该第二字线驱动电路用于提供多个第二输入信号；一第一n沟道nand串列组，包括多个第一n沟道nand串列，各第一n沟道nand串列用于接收这些第一输入信号，各第一n沟道nand串列还用于产生一第一电流；一第一p沟道nand串列组，包括多个第一p沟道nand串列，各第一p沟道nand串列用于接收这些第二输入信号，各第一p沟道nand串列还用于产生一第二电流；多个第一感测放大电路与多个第二感测放大电路，这些第一感测放大电路分别耦接至该第一n沟道nand串列组的这些第一n沟道nand串列，这些第二感测放大电路分别耦接至该第一p沟道nand串列组的这些第一p沟道nand串列，这些第一感测放大电路与这些第二感测放大电路各具有一阈值电流值；以及多个第一与逻辑门，各该第一与逻辑门耦接至对应的该第一感测放大电路与对应的该第二感测放大电路；
其中这些第一与逻辑门之一为一选定的第一与逻辑门，当该选定的第一与逻辑门所对应的该第一电流与该第二电流的电流均大于或等于该阈值电流值时，该选定的第一与逻辑门输出一第一逻辑值。15.根据权利要求14所述的模拟内容可寻址存储器装置，其中该第一n沟道nand串列组的各该第一n沟道nand串列的一端用于接收一第一位线信号，该第一n沟道nand串列组的各该第一n沟道nand串列的另一端耦接至对应的该第一感测放大电路，该第一p沟道nand串列组的各该第一p沟道nand串列的一端用于接收一第二位线信号，该第一p沟道nand串列组的各该第一p沟道nand串列的另一端耦接至对应的该第二感测放大电路，该第一n沟道nand串列组的各该第一n沟道nand串列包括多个第一n型晶体管，该第一p沟道nand串列组的各该第一p沟道nand串列包括多个第一p型晶体管，各该第一n沟道nand串列的各该第一n型晶体管的栅极用于接收对应的该第一输入信号，各该第一p沟道nand串列的各该第一p型晶体管的栅极用于接收对应的该第二输入信号。16.根据权利要求14所述的模拟内容可寻址存储器装置，其中该模拟内容可寻址存储器装置还包括：一第三字线驱动电路与一第四字线驱动电路，该第三字线驱动电路用于提供多个第三输入信号，该第四字线驱动电路用于提供多个第四输入信号；一第二n沟道nand串列组，包括多个第二n沟道nand串列，各第二n沟道nand串列用于接收这些第三输入信号，各第二n沟道nand串列还用于产生一第三电流；一第二p沟道nand串列组，包括多个第二p沟道nand串列，各第二p沟道nand串列用于接收这些第四输入信号，各第二p沟道nand串列还用于产生一第四电流；多个第三感测放大电路与多个第四感测放大电路，这些第三感测放大电路耦接至该第二n沟道nand串列组的这些第二n沟道nand串列，这些第四感测放大电路耦接至该第二p沟道nand串列组的这些第二p沟道nand串列，这些第三感测放大电路与这些第四感测放大电路各具有一阈值电流值；以及多个第二与逻辑门，各该第二与逻辑门耦接至对应的该第三感测放大电路与对应的该第四感测放大电路；多个第三与逻辑门，各该第三与逻辑门耦接至对应的该第一与逻辑门及对应的该第二与逻辑门；其中，这些第二与逻辑门之一为一选定的第二与逻辑门，当该选定的第二与逻辑门所对应的该第三电流与该第四电流的电流均大于或等于该阈值电流值时，该选定的第二与逻辑门输出该第一逻辑值；以及其中这些第三与逻辑门之一为一选定的第三与逻辑门，当该选定的第三与逻辑门所对应的该第一与逻辑门与该第二与逻辑门均输出该第一逻辑值时，该选定的第三与逻辑门输出该第一逻辑值。17.根据权利要求16所述的模拟内容可寻址存储器装置，其中该第二n沟道nand串列组的各该第二n沟道nand串列的一端用于接收一第三位线信号，该第二n沟道nand串列组的各该第二n沟道nand串列的另一端耦接至对应的该第三感测放大电路，该第二p沟道nand串列组的各该第二p沟道nand串列的一端用于接收一第四位线信号，该第二p沟道nand串列组的各该第二p沟道nand串列的另一端耦接至对应的该第四感测放大电路，该第二n沟道nand串
列组的各该第二n沟道nand串列包括多个第二n型晶体管，该第二p沟道nand串列组的各该第二p沟道nand串列包括多个第二p型晶体管，各该第二n沟道nand串列的各该第二n型晶体管的栅极用于接收对应的该第三输入信号，各该第二p沟道nand串列的各该第二p型晶体管的栅极用于接收对应的该第四输入信号。18.根据权利要求14所述的模拟内容可寻址存储器装置，其中该模拟内容可寻址存储器装置为一快闪存储器，该快闪存储器为一电荷储存存储器、一电荷捕捉存储器、一分离式栅极存储器或一铁电场效应晶体管存储器。19.根据权利要求14所述的模拟内容可寻址存储器装置，其中该第一n沟道nand串列组与该第一p沟道nand串列组为一2d快闪存储器结构或一3d快闪存储器结构。20.根据权利要求14所述的模拟内容可寻址存储器装置，其中该模拟内容可寻址存储器装置为一超陡峭快闪存储器，该超陡峭快闪存储器为一晶闸管随机存取存储器、一栅极控制晶闸管、一隧穿式场效应晶体管、或一负电容场效应晶体管。

技术总结

本公开提供一种用于一模拟内容可寻址存储器的存储单元和模拟内容可寻址存储器装置。模拟内容可寻址存储器的存储单元包括一N型晶体管、一P型晶体管、及一电流控制电路。N型晶体管的栅极用于接收一第一输入信号。P型晶体管的栅极用于接收一第二输入信号。电流控制电路耦接至N型晶体管及P型晶体管的至少二者之一，用于产生至少一导通电流。其中，当第一输入信号的输入电压与第二输入信号的输入电压位于一匹配范围内时，N型晶体管与P型晶体管均导通，且对应的导通电流实质上为一固定电流值。匹配范围与N型晶体管的阈值电压、P型晶体管的阈值电压、及固定电流值相关。及固定电流值相关。及固定电流值相关。