异型显示基板和显示装置的制作方法

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1.本发明涉及显示技术领域，尤其涉及一种异型显示基板和显示装置。

背景技术：

2.随着显示技术的不断发展，goa(gate on array)技术得到了广泛的应用，这种goa技术是将栅极驱动电路集成在显示产品的基板上，以使得显示产品能够实现窄边框设计。
3.显示产品一般包括矩形显示产品，这种显示产品在进行边框布局时，一般先设计四个栅极驱动电路单元，然后将此四个栅极驱动电路进行阵列操作，得到位于边框区的整列栅极驱动电路。
4.对于异型的显示产品，由于显示产品用于布局栅极驱动电路的边框区左右边界为异型，无法利用软件对栅极驱动电路进行阵列操作，只能手动逐级摆放栅极驱动电路并调整两侧走线。这种方式对于低分辨率的异型显示产品还能够适用，但对于高分辨率的显示产品，手动逐级摆放和调整全部栅极驱动电路，耗时较长，效率较低，不利于生产进度和产能。

技术实现要素：

5.本发明的目的在于提供一种异型显示基板和显示装置，用于解决在对异型显示产品进行栅极驱动电路的布局时，手动逐级摆放和调整全部栅极驱动电路，耗时较长，效率较低，不利于生产进度和产能。
6.为了实现上述目的，本发明提供如下技术方案：
7.本发明的第一方面提供一种异型显示基板，包括：显示区和围绕所述显示区的非显示区；所述非显示区包括异型布局区，所述异型布局区包括依次排列的多级栅极驱动电路，所述异型布局区还包括依次排列的第n区域和第n+1区域，n大于或等于1；
8.所述多级栅极驱动电路包括位于所述第n区域，且依次排列的至少两个第n栅极驱动电路，所述至少两个第n栅极驱动电路的目标部分之间的连线，与第一方向之间具有第一夹角，相邻两个第n栅极驱动电路之间沿第二方向错开距离a；所述第二方向与所述第一方向相交；
9.所述多级栅极驱动电路还包括位于所述第n+1区域，且依次排列的至少两个第n+1栅极驱动电路，所述至少两个第n+1栅极驱动电路的目标部分之间的连线，与所述第一方向之间具有第二夹角，所述第二夹角与所述第一夹角不同，相邻两个第n+1栅极驱动电路之间沿第二方向错开距离b，a与b不相等。
10.可选的，所述异型布局区还包括连接区域，所述连接区域的至少部分位于所述第n区域和所述第n+1区域之间，所述连接区域包括至少一个连接栅极驱动电路；
11.所述连接栅极驱动电路与相邻的第n栅极驱动电路之间沿第二方向错开距离c，c与a相等或不相等；
12.和/或，
13.所述连接栅极驱动电路与相邻的第n+1栅极驱动电路之间沿第二方向错开距离d，d与b相等或不相等。
14.可选的，所述距离a与所述第一夹角成正比，所述距离b与所述第二夹角成正比。
15.可选的，所述第n栅极驱动电路包括第n输出晶体管，相邻两个第n栅极驱动电路中，所述第n输出晶体管的栅极之间沿第二方向错开距离a；
16.所述第n+1栅极驱动电路包括第n+1输出晶体管，相邻两个第n+1栅极驱动电路中，所述第n+1输出晶体管的栅极之间沿第二方向错开距离b。
17.可选的，所述显示区包括圆形显示区，所述异型布局区包括弧形布局区，所述显示区沿所述第二方向相对的两侧，均设置有所述弧形布局区，所述弧形布局区包括所述第n区域，所述连接区域和所述第n+1区域。
18.可选的，所述弧形布局区包括第一区域至第n+x区域，x大于或等于2；
19.所述弧形布局区划分为三部分区域，第一部分区域包括第一区域至第m区域，第二部分区域包括第m+1区域至第m+c区域，第三部分区域包括第m+c+1区域至第n+x区域，1≤m＜n+x，m+1≤m+c＜n+x，m+c+1≤n+x；
20.所述第一部分区域中，各区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角在60
°
至80
°
之间；
21.所述第二部分区域中，各区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角在10
°
至25
°
之间；
22.所述第三部分区域中，各区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角在60
°
至80
°
之间。
23.可选的，所述第一部分区域中，所述第一区域至所述第m区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离逐渐变小；
24.所述第三部分区域中，所述第m+c+1区域至所述第n+x区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离逐渐变大。
25.可选的，所述第一部分区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离在150微米至300微米之间；
26.所述第二部分区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离在30微米至60微米之间；
27.所述第三部分区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离在150微米至300微米之间。
28.可选的，所述弧形布局区包括：y条时钟信号线和所述多级栅极驱动电路；每一级栅极驱动电路均包括栅极驱动信号输出端，时钟信号输入端，输入信号端和复位端；
29.第y
×
(b-1)+f级栅极驱动电路的时钟信号输入端与第f条时钟信号线耦接，y为大于或等于2的整数，f为小于或等于y的正整数，b为大于或等于1的整数。
30.可选的，所述多级栅极驱动电路中：第a级栅极驱动电路的栅极驱动信号输出端，分别与第a+e级栅极驱动电路的输入信号端和第a-e级栅极驱动电路的复位端耦接，a大于或等于3的整数，e为小于a的正整数；
31.所述多级栅极驱动电路划分为依次排列的多组栅极驱动电路组，每组栅极驱动电路组包括相邻的至少两级栅极驱动电路；所述第n区域包括至少一组栅极驱动电路组，该至
少一组栅极驱动电路组中包括所述第n栅极驱动电路；所述第n+1区域包括至少一组栅极驱动电路组，该至少一组栅极驱动电路组中包括所述第n+1栅极驱动电路。
32.可选的，所述第n区域包括多个第n子区域，所述第n子区域中包括对应的所述第n栅极驱动电路和信号线；连接相同时钟信号线的第n栅极驱动电路所在的第n子区域中的布局结构完全相同；
33.所述第n+1区域包括多个第n+1子区域，所述第n+1子区域中包括对应的所述第n+1栅极驱动电路和信号线；连接相同时钟信号线的第n+1栅极驱动电路所在的第n+1子区域中的布局结构完全相同。
34.可选的，连接不同时钟信号线的第n栅极驱动电路所在的各第n子区域中，不同时钟信号线的布局方式不同；
35.连接不同时钟信号线的第n+1栅极驱动电路所在的各第n+1子区域中，不同时钟信号线的布局方式不同。
36.可选的，各级栅极驱动电路的布局结构完全相同，所述第n子区域和所述n+1子区域中，信号线的布局方式不完全相同。
37.可选的，所述第n栅极驱动电路，所述连接区域和所述第n+1栅极驱动电路均包括：
38.输入子电路，用于向上拉节点输入进位信号；
39.输出子电路，用于向驱动信号输出端输入时钟信号；
40.第一上拉节点复位子电路，用于向所述上拉节点输入第一复位信号；
41.第二上拉节点复位子电路，用于向所述上拉节点输入第二复位信号；
42.下拉节点复位子电路，用于向下拉节点输入所述第二复位信号；
43.输出复位子电路，用于向所述驱动信号输出端输入所述第二复位信号；
44.存储子电路，所述存储子电路分别与所述上拉节点和所述驱动信号输出端耦接。
45.基于上述异型显示基板的技术方案，本发明的第二方面提供一种显示装置，包括上述异型显示基板。
46.本发明提供的技术方案中，通过设置第n区域中的所述至少两个第n栅极驱动电路的目标部分之间的连线，与第一方向之间具有第一夹角，相邻两个第n栅极驱动电路之间沿第二方向错开距离a；以及设置第n+1区域中的所述至少两个第n+1栅极驱动电路的目标部分之间的连线，与所述第一方向之间具有第二夹角，所述第二夹角与所述第一夹角不同，相邻两个第n+1栅极驱动电路之间沿第二方向错开距离b，a与b不相等；使得所述第n区域和所述第n+1区域中的布局结构能够与异型布局区的形状很好的匹配。
47.而且，本发明提供的技术方案中，通过设置所述第n区域包括至少两个第n栅极驱动电路，所述至少两个第n栅极驱动电路的目标部分之间的连线，与第一方向之间具有第一夹角，相邻两个第n栅极驱动电路之间沿第二方向错开距离a；使得每个第n栅极驱动电路的布局方式相同，每个第n栅极驱动电路周边布局的至少部分信号线的布局方式相同。这样在对第n区域进行布局时，可以直接在第n区域复制相同的所述至少两个第n栅极驱动电路，然后仅调整各第n栅极驱动电路周边布局方式不同的信号线即可。
48.本发明提供的技术方案中，通过设置所述第n+1区域包括至少两个第n+1栅极驱动电路，所述至少两个第n+1栅极驱动电路的目标部分之间的连线，与第一方向之间具有第二夹角，相邻两个第n+1栅极驱动电路之间沿第二方向错开距离b；使得每个第n+1栅极驱动电
路的布局方式相同，每个第n+1栅极驱动电路周边布局的至少部分信号线的布局方式相同。这样在对第n+1区域进行布局时，可以直接在第n+1区域复制相同的所述至少两个第n+1栅极驱动电路，然后仅调整各第n+1栅极驱动电路周边布局方式不同的信号线即可。
49.因此，本发明提供的技术方案中，在对异型布局区进行栅极驱动电路的布局时，通过分区域布局，无需逐级摆放和大量信号线的调节，有效提升了栅极驱动电路的布局效率，降低了布局时长，提升了生产进度和产能。
附图说明
50.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
51.图1为本发明实施例提供的异型显示基板的结构示意图；
52.图2为本发明实施例提供的第n区域和第n+1区域的第一布局示意图；
53.图3为本发明实施例提供的第n区域和第n+1区域的第二布局示意图；
54.图4为本发明实施例提供的栅极驱动电路和其周边信号的布局示意图；
55.图5为本发明实施例提供的多级栅极驱动电路的级联示意图；
56.图6为本发明实施例提供的第n区域中栅极驱动电路耦接的第一时钟信号线的布局示意图；
57.图7为本发明实施例提供的第n区域中栅极驱动电路耦接的第二时钟信号线的布局示意图；
58.图8为本发明实施例提供的第n区域中栅极驱动电路耦接的第三时钟信号线的布局示意图；
59.图9为本发明实施例提供的第n区域中栅极驱动电路耦接的第四时钟信号线的布局示意图；
60.图10为本发明实施例提供的第n+1区域中栅极驱动电路耦接的第一时钟信号线的布局示意图；
61.图11为本发明实施例提供的第n+1区域中栅极驱动电路耦接的第二时钟信号线的布局示意图；
62.图12为本发明实施例提供的第n+1区域中栅极驱动电路耦接的第三时钟信号线的布局示意图；
63.图13为本发明实施例提供的第n+1区域中栅极驱动电路耦接的第四时钟信号线的布局示意图；
64.图14为本发明实施例提供的4t1c结构的栅极驱动电路的电路图；
65.图15为本发明实施例提供的4t1c结构的栅极驱动电路的工作时序图；
66.图16为本发明实施例提供的4t1c结构的栅极驱动电路在输入时段的工作示意图；
67.图17为本发明实施例提供的4t1c结构的栅极驱动电路在输出时段的工作示意图；
68.图18为本发明实施例提供的4t1c结构的栅极驱动电路在复位时段的工作示意图；
69.图19为本发明实施例提供的11t1c结构的栅极驱动电路的电路图。
具体实施方式
70.为了进一步说明本发明实施例提供的异型显示基板和显示装置，下面结合说明书附图进行详细描述。
71.请参阅图1至图4，本发明实施例提供了一种异型显示基板，包括：显示区10和围绕所述显示区10的非显示区，所述非显示区包括异型布局区21，所述异型布局区21包括依次排列的多级栅极驱动电路，所述异型布局区21还包括依次排列的第n区域30和第n+1区域40，n大于或等于1；
72.所述多级栅极驱动电路包括位于所述第n区域30，且依次排列的至少两个第n栅极驱动电路，所述至少两个第n栅极驱动电路的目标部分之间的连线，与第一方向之间具有第一夹角θ1，相邻两个第n栅极驱动电路之间沿第二方向错开距离a；所述第二方向与所述第一方向相交；
73.所述多级栅极驱动电路还包括位于所述第n+1区域40，且依次排列的至少两个第n+1栅极驱动电路，所述至少两个第n+1栅极驱动电路的目标部分之间的连线，与所述第一方向之间具有第二夹角θ2，所述第二夹角与所述第一夹角不同，相邻两个第n+1栅极驱动电路之间沿第二方向错开距离b，a与b不相等。
74.示例性的，位于显示区10一侧的异型布局区21包括n+x个区域，同一个区域内包括的依次排列的至少两个栅极驱动电路中，位于两端的两个栅极驱动电路的目标部分之间的连线，与第一方向之间具有一定夹角。
75.示例性的，一个区域内包括依次排列的8个栅极驱动电路，这8个栅极驱动电路中，第一个栅极驱动电路中的目标部分和第八个栅极驱动电路的目标部分之间的连线，与第一方向之间具有一定夹角。值得注意，第二个栅极驱动电路的目标部分至第七个栅极驱动电路的目标部分均位于该连线上。
76.示例性的，所述目标部分可以为某一特定结构的指定位置。如：每个输出晶体管(即后续提到的第三晶体管m3)的栅极的中心部分。由于所述输出晶体管的栅极面积较大，以所述输出晶体管的栅极为参照容易识别和量测，减小测试误差。
77.需要说明，图1中还示意了驱动芯片ic，柔性电路板fpc，扇出区22。图3中的301-clk1代表第n子区域中的栅极驱动电路与第一时钟信号线耦接。图3中的301-clk2代表第n子区域中的栅极驱动电路与第二时钟信号线耦接。图3中的301-clk3代表第n子区域中的栅极驱动电路与第三时钟信号线耦接。图3中的301-clk4代表第n子区域中的栅极驱动电路与第四时钟信号线耦接。图3中的401-clk1代表第n+1子区域中的栅极驱动电路与第一时钟信号线耦接。图3中的401-clk2代表第n+1子区域中的栅极驱动电路与第二时钟信号线耦接。图3中的401-clk3代表第n+1子区域中的栅极驱动电路与第三时钟信号线耦接。图3中的401-clk4代表第n+1子区域中的栅极驱动电路与第四时钟信号线耦接。图3中的50-clk2代表连接区域中的栅极驱动电路与第二时钟信号线耦接。
78.示例性的，所述多级栅极驱动电路级联，每级栅极驱动电路用于为对应的扫描线提供栅极驱动信号。
79.示例性的，所述异型布局区21包括边界具有一定弧度的区域。
80.示例性的，所述第n栅极驱动电路和所述第n+1栅极驱动电路包括的电路结构相同，如均包括4t1c(4个晶体管1个电容)、8t1c(8个晶体管1个电容)、10t1c(10个晶体管1个
电容)、11t1c(11个晶体管1个电容)、17t1c(17个晶体管1个电容)或21t1c(21个晶体管1个电容)等模型。
81.示例性的，所述第n栅极驱动电路和所述第n+1栅极驱动电路中的电路结构的布局方式相同，所述第n栅极驱动电路和所述第n+1栅极驱动电路中信号线的布局方式不完全相同。
82.需要说明的是，两个栅极驱动电路的布局方式相同指：两个栅极驱动电路包括的各器件的尺寸，形状相同，各器件的相对位置相同。两个栅极驱动电路周边的信号线的布局方式相同指：信号线的尺寸，形状相同，信号线相对于栅极驱动电路的布局位置相同。
83.所述第n栅极驱动电路和所述第n+1栅极驱动电路中信号线的布局方式不完全相同指：所述第n栅极驱动电路和所述第n+1栅极驱动电路中一部分信号线的布局方式不相同(如时钟信号线)，另一部分信号线的布局方式相同(如除时钟信号线之外的其他信号线)。
84.示例性的，以所述栅极驱动电路包括11t1c结构为例，第n子区域301和第n+1子区域401中，所述信号线包括：第一帧起始信号线，用于输入第一帧起始信号stv1；第二帧起始信号线，用于输入第二帧起始信号stv2；输入控制信号线，用于输入输入控制信号input；进位信号线，用于输入进位信号vds，第一下拉控制线，用于输入第一下拉控制信号gch；时钟信号线，用于输入时钟信号clk；第一复位控制线，用于输入第一复位控制信号reset；第二复位控制线，用于输入第二复位控制信号stv0；第三复位控制线，用于输入第三复位控制信号gcl；第一复位信号线，用于输入第一复位信号vsd；第二复位信号线，用于输入第二复位信号vgl。
85.示例性的，所述第n栅极驱动电路的目标部分和所述第n+1栅极驱动电路的目标部分是相同的参考部分。如：均是具有特定功能的晶体管包括的部分，或者均是电容包括的部分。
86.示例性的，相邻两个第n栅极驱动电路之间沿第二方向错开距离a，所述至少两个第n栅极驱动电路的目标部分之间能够连成一条直线，该直线与第一方向之间具有第一夹角。
87.示例性的，相邻两个第n+1栅极驱动电路之间沿第二方向错开距离b，所述至少两个第n+1栅极驱动电路的目标部分之间能够连成一条直线，该直线与第一方向之间具有第二夹角。
88.示例性的，所述异型显示基板的显示区包括数据线和栅线，所述数据线包括沿所述第一方向延伸的至少部分，所述栅线包括沿所述第二方向延伸的至少部分。示例性的，所述第一方向与所述第二方向垂直。
89.根据上述异型显示基板的具体结构可知，本发明实施例提供的异型显示基板中，设置所述异型布局区21包括依次排列的第n区域30和第n+1区域40，第n区域30中的相邻第n栅极驱动电路之间沿第二方向错开距离a；各第n栅极驱动电路的目标部分之间的连线与第一方向之间具有第一夹角；所述第n+1区域40中的相邻第n+1栅极驱动电路之间沿第二方向错开距离b；各第n+1栅极驱动电路的目标部分之间的连线与第一方向之间具有第二夹角。
90.本发明实施例提供的异型显示基板中，通过设置第n区域30中的所述至少两个第n栅极驱动电路的目标部分之间的连线，与第一方向之间具有第一夹角，相邻两个第n栅极驱动电路之间沿第二方向错开距离a；以及设置第n+1区域40中的所述至少两个第n+1栅极驱
动电路的目标部分之间的连线，与所述第一方向之间具有第二夹角，所述第二夹角与所述第一夹角不同，相邻两个第n+1栅极驱动电路之间沿第二方向错开距离b，a与b不相等；使得所述第n区域30和所述第n+1区域40中的布局结构能够与异型布局区21的形状很好的匹配。
91.而且，本发明实施例提供的异型显示基板中，通过设置所述第n区域30包括至少两个第n栅极驱动电路，所述至少两个第n栅极驱动电路的目标部分之间的连线，与第一方向之间具有第一夹角，相邻两个第n栅极驱动电路之间沿第二方向错开距离a；使得每个第n栅极驱动电路的布局方式相同，每个第n栅极驱动电路周边布局的至少部分信号线的布局方式相同。这样在对第n区域30进行布局时，可以直接在第n区域30复制相同的所述至少两个第n栅极驱动电路，然后仅调整各第n栅极驱动电路周边布局方式不同的信号线即可。
92.更详细地说，以位于显示区10一侧的异型布局区21包括y条时钟信号线为例。在一个区域(如第n区域)中，以y个栅极驱动电路为一组，该区域中包括k组。一组栅极驱动电路中的y个栅极驱动电路与y条时钟信号线一一对应耦接。在该区域中，各组栅极驱动电路布局方式相同，可以直接复制，布局时只需在相邻组之间，将栅极驱动电路错开预设距离(对应第n区域时错开距离a)即可。这样可以提高布线栅极驱动电路的工作效率，
93.示例性的，y等于4，第一区域包括依次排列的8个栅极驱动电路，8个栅极驱动电路中，第一栅极驱动电路与第一时钟信号线连接，第二栅极驱动电路和第二时钟信号线连接，第三栅极驱动电路与第三时钟信号线连接，第四栅极驱动电路和第四时钟信号线连接，第五栅极驱动电路与第一时钟信号线连接，第六栅极驱动电路和第二时钟信号线连接，第七栅极驱动电路与第三时钟信号线连接，第八栅极驱动电路和第四时钟信号线连接。
94.所述8个栅极驱动电路中，第一栅极驱动电路和第二栅极驱动电路沿所述第二方向错开距离a，在将所述第一栅极驱动电路至第四栅极驱动电路排布好后，第五栅极驱动电路至第八栅极驱动电路可以直接复制所述第一栅极驱动电路至第四栅极驱动电路的排布，并设置第五栅极驱动电路相对与第四栅极驱动电路错开距离a。值得注意，由于第五栅极驱动电路和第一栅极驱动电路均连接第一时钟信号线，因此第五栅极驱动电路和第一栅极驱动电路连接的第一时钟信号线的布局方式相同。同理，第二栅极驱动电路和第六栅极驱动电路连接的第二时钟信号线的布局方式相同。第三栅极驱动电路和第七栅极驱动电路连接的第三时钟信号线的布局方式相同。第四栅极驱动电路和第八栅极驱动电路连接的第四时钟信号线的布局方式相同。第一时钟信号线至第四时钟信号线布局方式各不相同，具体布局方式需要根据异型布局区的边缘单独设置。
95.同样的，本发明实施例提供的异型显示基板中，通过设置所述第n+1区域40包括至少两个第n+1栅极驱动电路，所述至少两个第n+1栅极驱动电路的目标部分之间的连线，与第一方向之间具有第二夹角，相邻两个第n+1栅极驱动电路之间沿第二方向错开距离b；使得每个第n+1栅极驱动电路的布局方式相同，每个第n+1栅极驱动电路周边布局的至少部分信号线的布局方式相同。这样在对第n+1区域40进行布局时，可以直接在第n+1区域40复制相同的所述至少两个第n+1栅极驱动电路，然后仅调整各第n+1栅极驱动电路周边布局方式不同的信号线即可。
96.因此，本发明实施例提供的异型显示基板中，在对异型布局区21进行栅极驱动电路的布局时，通过分区域布局，无需逐级摆放和大量信号线的调节，有效提升了栅极驱动电路的布局效率，降低了布局时长，提升了生产进度和产能。
97.本发明实施例提供的异型显示基板采用goa设计，有利于异型显示基板的窄边框化。
98.另外，本发明实施例提供的异型显示基板在应用于小尺寸显示装置中时，由于小尺寸显示装置中信号线的长度较短，几乎没有发生esd(静电释放)的概率，因此，可以设置本发明实施例提供的异型显示基板不包括静电环设计，这样能够为栅极驱动电路提供更大的布局空间，有利于更好的实现窄边框设计。
99.如图1至图4所示，在一些实施例中，所述异型布局区21还包括连接区域50，所述连接区域50的至少部分位于所述第n区域30和所述第n+1区域40之间，所述连接区域50包括至少一个连接栅极驱动电路；
100.所述连接栅极驱动电路与相邻的第n栅极驱动电路之间沿第二方向错开距离c，c与a相等或不相等；
101.和/或，
102.所述连接栅极驱动电路与相邻的第n+1栅极驱动电路之间沿第二方向错开距离d，d与b相等或不相等。
103.示例性的，所述连接栅极驱动电路与所述第n栅极驱动电路和所述第n+1栅极驱动电路包括的电路结构相同。
104.示例性的，所述连接栅极驱动电路与所述第n栅极驱动电路和所述第n+1栅极驱动电路中的电路结构的布局方式相同，所述连接栅极驱动电路与所述第n栅极驱动电路和所述第n+1栅极驱动电路中信号线的布局方式不完全相同。
105.示例性的，所述连接栅极驱动电路与所述第n栅极驱动电路和所述第n+1栅极驱动电路相同，能够与显示区域中相应的扫描线耦接，为耦接的扫描线提供栅极驱动信号。
106.示例性的，连接区域的栅极驱动电路用于连接相邻的两个区域。该相邻的两个区域按照各自的斜率排布。连接区域的栅极驱动电路耦接的时钟信号线可以和其连接的其他区域的时钟信号线的布局方式不同，以实现根据相邻的区域的布局情况，调整合适的走线布局位置。
107.上述实施例提供的异型显示基板中，通过在所述第n区域30和所述第n+1区域40之间设置所述连接区域50，并设置所述连接栅极驱动电路与相邻的第n栅极驱动电路之间沿第二方向错开距离c，所述连接栅极驱动电路与相邻的第n+1栅极驱动电路之间沿第二方向错开距离d，使得所述连接区域50中的连接栅极驱动电路能够起到错开距离的调节作用，这样不仅保证了相邻第n栅极驱动电路之间的错开距离，以及相邻所述第n+1栅极驱动电路之间的错开距离，还使得所述第n栅极驱动电路和所述第n+1栅极驱动电路之间的布局位置能够通过所述连接栅极驱动电路实现更圆滑的过渡，能够与异型布局区21的边界更好的匹配。
108.如图3所示，在一些实施例中，设置所述距离a与所述第一夹角成正比，所述距离b与所述第二夹角成正比。
109.上述设置方式使得所述第n栅极驱动电路和所述第n+1栅极驱动电路的布局能够更好的匹配异型布局区21的布局空间，使得所述第n栅极驱动电路和所述第n+1栅极驱动电路的布局边界与所述异型布局区21的边界之间更好的匹配，从而更有效的提升了对异型布局区21的布局空间的利用率。
110.在一些实施例中，所述第n栅极驱动电路包括第n输出晶体管，相邻两个第n栅极驱动电路中，所述第n输出晶体管的栅极之间沿第二方向错开距离a；
111.所述第n+1栅极驱动电路包括第n+1输出晶体管，相邻两个第n+1栅极驱动电路中，所述第n+1输出晶体管的栅极之间沿第二方向错开距离b。
112.示例性的，所述第n输出晶体管和所述第n+1输出晶体管的结构相同，布局方式相同。
113.示例性的，以所述第n输出晶体管的栅极远离所述显示区的边界为参照，计算相邻的所述第n输出晶体管的栅极之间沿第二方向错开距离。示例性的，以所述第n输出晶体管的栅极靠近所述显示区的边界为参照，计算相邻的所述第n输出晶体管的栅极之间沿第二方向错开距离。
114.示例性的，以所述第n+1输出晶体管的栅极远离所述显示区的边界为参照，计算相邻的所述第n+1输出晶体管的栅极之间沿第二方向错开距离。示例性的，以所述第n+1输出晶体管的栅极靠近所述显示区的边界为参照，计算相邻的所述第n+1输出晶体管的栅极之间沿第二方向错开距离。
115.需要说明，除了相邻的第n输出晶体管的栅极之间沿第二方向错开距离a之外，相邻的第n栅极驱动电路中，相同的其他元件之间沿第二方向也错开距离a。除了相邻的第n+1输出晶体管的栅极之间沿第二方向错开距离b之外，相邻的第n+1栅极驱动电路中，相同的其他元件之间沿第二方向也错开距离b。
116.如图1至图4所示，在一些实施例中，设置所述显示区包括圆形显示区，所述异型布局区21包括弧形布局区，所述显示区沿所述第二方向相对的两侧，均设置有所述弧形布局区，所述弧形布局区包括所述第n区域30，所述连接区域50和所述第n+1区域40。
117.示例性的，位于所述显示区两侧的两个所述弧形布局区对称设置，两个所述弧形布局区的对称轴穿过所述圆形显示区的圆心，且沿所述第一方向延伸。
118.示例性的，每个弧形布局区均包括所述多级栅极驱动电路。
119.示例性的，所述异型显示基板中可以从显示区沿所述第二方向相对的两侧为扫描线提供扫描信号。
120.示例性的，每条扫描线能够在显示区沿所述第二方向相对的两侧同时接收扫描信号。
121.示例性的，奇数条扫描线能够接收显示区沿所述第二方向左侧的栅极驱动电路提供的扫描信号。偶数条扫描线能够接收显示区沿所述第二方向右侧的栅极驱动电路提供的扫描信号。
122.上述设置方式还有利于进一步提升对所述异型布局区21的布局效率。
123.在一些实施例中，设置所述弧形布局区包括第一区域至第n+x区域，x大于或等于2；
124.所述弧形布局区划分为三部分区域，第一部分区域包括第一区域至第m区域，第二部分区域包括第m+1区域至第m+c区域，第三部分区域包括第m+c+1区域至第n+x区域，1≤m＜n+x，m+1≤m+c＜n+x，m+c+1≤n+x；
125.所述第一部分区域中，各区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角在60
°
至80
°
之间，可以包括端点值；
126.所述第二部分区域中，各区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角在10
°
至25
°
之间，可以包括端点值；
127.所述第三部分区域中，各区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角在60
°
至80
°
之间，可以包括端点值。
128.示例性的，所述弧形布局区包括沿弧形延伸方向依次排列的第一区域至第n+x区域。所述弧形布局区划分为三部分区域，其中所述第二部分区域位于所述第一部分区域和所述第三部分区域之间。
129.示例性的，第一区域至第m区域中，每个区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角均在60
°
至80
°
之间。第m+1区域至第m+c区域中，每个区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角在10
°
至25
°
之间。第m+c+1区域至第n+x区域中，每个区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角在60
°
至80
°
之间。
130.示例性的，n+x等于9，m等于3，m+c等于6。
131.示例性的，所述第一区域至所述第n+x区域中，存在至少两个区域内的栅极驱动电路与第一方向之间形成的夹角相同。
132.上述设置方式能够使得多级栅极驱动电路更好的匹配弧形布局区的布局空间，实现将多级栅极驱动电路很好的布局在所述弧形布局区内。
133.在一些实施例中，所述第一部分区域中，所述第一区域至所述第m区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离逐渐变小；
134.所述第三部分区域中，所述第m+c+1区域至所述第n+x区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离逐渐变大。
135.示例性的，所述第一区域至所述第n+x区域中，存在至少两个区域内的栅极驱动电路沿第二方向错开的距离相等。
136.示例性的，n+x等于9。第九区域中相邻栅极驱动电路之间沿第二方向错开的距离包括170微米。第八区域中相邻栅极驱动电路之间沿第二方向错开的距离包括110微米。第七区域中相邻栅极驱动电路之间沿第二方向错开的距离包括80微米。第六区域中相邻栅极驱动电路之间沿第二方向错开的距离包括45微米。第五区域中相邻栅极驱动电路之间沿第二方向错开的距离包括0微米。第四区域中相邻栅极驱动电路之间沿第二方向错开的距离包括45微米。第三区域中相邻栅极驱动电路之间沿第二方向错开的距离包括90微米。第二区域中相邻栅极驱动电路之间沿第二方向错开的距离包括160微米。第一区域中相邻栅极驱动电路之间沿第二方向错开的距离包括300微米。
137.上述设置方式能够使得多级栅极驱动电路更好的匹配弧形布局区的布局空间，实现将多级栅极驱动电路很好的布局在所述弧形布局区内。
138.在一些实施例中，所述第一部分区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离在150微米至300微米之间，可以包括端点值；
139.所述第二部分区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离在30微米至60微米之间，可以包括端点值；
140.所述第三部分区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离在150微米至300微米之间，可以包括端点值。
141.示例性的，第一区域至第m区域中，每个区域内的栅极驱动电路之间沿第二方向错开的距离在30微米至60微米之间。第m+1区域至第m+c区域中，每个区域内的栅极驱动电路之间沿第二方向错开的距离在30微米至60微米之间。第m+c+1区域至第n+x区域中，每个区域内的内的栅极驱动电路之间沿第二方向错开的距离在150微米至300微米之间。
142.上述设置方式能够使得多级栅极驱动电路更好的匹配弧形布局区的布局空间，实现将多级栅极驱动电路很好的布局在所述弧形布局区内。
143.在一些实施例中，所述弧形布局区包括：y条时钟信号线和所述多级栅极驱动电路；每一级栅极驱动电路均包括栅极驱动信号输出端，时钟信号输入端，输入信号端和复位端；
144.第y
×
(b-1)+f级栅极驱动电路的时钟信号输入端与第f条时钟信号线耦接，y为大于或等于2的整数，f为小于或等于y的正整数，b为大于或等于1的整数。
145.在一些实施例中，所述多级栅极驱动电路中：第a级栅极驱动电路的栅极驱动信号输出端，分别与第a+e级栅极驱动电路的输入信号端和第a-e级栅极驱动电路的复位端耦接，a大于或等于3的整数，e为小于a的正整数；
146.所述多级栅极驱动电路划分为依次排列的多组栅极驱动电路组，每组栅极驱动电路组包括相邻的至少两级栅极驱动电路；所述第n区域30包括至少一组栅极驱动电路组，该至少一组栅极驱动电路组中包括所述第n栅极驱动电路；所述第n+1区域40包括至少一组栅极驱动电路组，该至少一组栅极驱动电路组中包括所述第n+1栅极驱动电路。
147.示例性的，第y
×
(b-1)+f级栅极驱动电路的时钟信号输入端与第f条时钟信号线耦接，接收所述第f条时钟信号线提供的第f时钟信号。
148.示例性的，y等于4，f取值1，2，3，4。
149.示例性的，所述多级栅极驱动电路中：第一级栅极驱动电路的输入信号端与所述弧形布局区中包括的第一帧起始信号线耦接；第二级栅极驱动电路的输入信号端与所述弧形布局区中包括的第二帧起始信号线耦接。
150.示例性的，第a级栅极驱动电路的栅极驱动信号输出端，与第a+e级栅极驱动电路的输入信号端耦接，第a级栅极驱动电路的栅极驱动信号输出端输出的栅极驱动信号，作为第a+e级栅极驱动电路的输入信号。第a级栅极驱动电路的栅极驱动信号输出端，与第a-e级栅极驱动电路的复位端耦接，第a级栅极驱动电路的栅极驱动信号输出端输出的栅极驱动信号，作为第a-e级栅极驱动电路的复位信号。
151.如图5所示，图5中示意了奇数条扫描线接收右侧异型布局区中的栅极驱动电路提供的栅极驱动信号(即扫描信号)，偶数条扫描线接收左侧异型布局区中的栅极驱动电路提供的栅极驱动信号。
152.gate-1至gate480代表扫描线。dummy-1至dummy-4代表虚拟扫描线。
153.图5中方块内标记的gate-1至gate480，以及dummy-1至dummy-4代表与相应标号的扫描线耦接，用于为相应标记的扫描线提供栅极驱动信号。
154.左侧异型布局区中包括第一帧起始信号线stv1和第二帧起始信号线stv2。右侧异型布局区中包括第三帧起始信号线stv3和第四帧起始信号线stv4。右侧异型布局区中包括第五时钟信号线clk5，第六时钟信号线clk6，第七时钟信号线clk7和第八时钟信号线clk8。
155.示例性的，所述多级栅极驱动电路划分为依次排列的多组栅极驱动电路组，每级
栅极驱动电路仅属于一组栅极驱动电路组。
156.示例性的，所述第n区域30包括至少一组栅极驱动电路组，该至少一组栅极驱动电路组中包括的栅极驱动电路即为所述第n栅极驱动电路；所述第n+1区域40包括至少一组栅极驱动电路组，该至少一组栅极驱动电路组中包括的栅极驱动电路即为所述第n+1栅极驱动电路。
157.将所述多级栅极驱动电路按照上述方式级联，不仅保证了所述多级栅极驱动电路的工作性能，还有利于缩小所述多级栅极驱动电路占用的布局空间，有利于异型显示基板的窄边框化。
158.在一些实施例中，所述栅极驱动电路包括栅极驱动信号输出端、输入端和复位端；第a-h级栅极驱动电路用于通过其栅极驱动信号输出端为第a级栅极驱动电路提供输入信号，第a+h+1极栅极驱动电路用于通过其栅极驱动信号输出端为第a级栅极驱动电路提供复位信号。
159.示例性的，以位于显示区一侧的异型布局区中布局四条时钟信号线为例。第一栅极驱动电路用于通过其栅极驱动信号输出端为第三级栅极驱动电路提供输入信号。第六极栅极驱动电路用于通过其栅极驱动信号输出端为第三级栅极驱动电路提供复位信号。
160.需要说明，复位可以根据实际需要设定，不用限定，例如：可以第四栅极驱动电路为第一栅极驱动电路复位，也可以是第五栅极驱动电路为第一栅极驱动电路复位。
161.如图3所示，在一些实施例中，所述第n区域30包括多个第n子区域301，所述第n子区域301中包括对应的所述第n栅极驱动电路和信号线；连接相同时钟信号线的第n栅极驱动电路所在的第n子区域301中的布局结构相同；
162.所述第n+1区域40包括多个第n+1子区域401，所述第n+1子区域401中包括对应的所述第n+1栅极驱动电路和信号线；连接相同时钟信号线的第n+1栅极驱动电路所在的第n+1子区域401中的布局结构相同。
163.如图6所示，示例性的，第一时钟信号线clk1包括三段连接线，第一段连接线沿所述第一方向延伸，第三段连接线沿所述第二方向延伸，所述第一方向与所述第二方向垂直，第二段连接线分别与所述第一段连接线和所述第三段连接线耦接。在同一个区域中(如第n区域)，包括第一时钟信号线的各子区域内：第一时钟信号线均按此方式布局。
164.如图8所示，示例性的，第三时钟信号线clk3与第一时钟信号线clk1的布局方式不同，以配合异型布局区的布局需求。
165.示例性的，沿所述第一方向第n子区域301的宽度与显示区中一个子像素占用的布局区域的宽度大致相同。沿所述第一方向第n+1子区域401的宽度与显示区中一个子像素占用的布局区域的宽度大致相同。需要说明，理论上设置沿所述第一方向第n子区域301的宽度与显示区中一个子像素占用的布局区域的宽度相同，沿所述第一方向第n+1子区域401的宽度与显示区中一个子像素占用的布局区域的宽度相同。但是由于异型显示基板在制作过程中存在工艺误差，可能导致实际制作时的实际宽度与理论设定宽度存在一定的误差，考虑该工艺误差，限定上述宽度为大致相同。
166.示例性的，所述第n区域30包括依次排列的多个第n子区域301，所述第n子区域301与所述第n栅极驱动电路一一对应，所述第n子区域301中包括对应的所述第n栅极驱动电路，以及该第n栅极驱动电路耦接的信号线。
167.如图4，图5和图19所示，示例性的，所述第n子区域301和所述第n+1子区域401中的信号线的种类和数量均与栅极驱动电路的具体结构相关。以所述栅极驱动电路包括11t1c结构为例，所述第n子区域301和所述第n+1子区域401中，所述信号线包括：第一帧起始信号线，用于输入第一帧起始信号stv1；第二帧起始信号线，用于输入第二帧起始信号stv2；输入控制信号线，用于输入输入控制信号input；进位信号线，用于输入进位信号vds，第一下拉控制线，用于输入第一下拉控制信号gch；时钟信号线，用于输入时钟信号clk；第一复位控制线，用于输入第一复位控制信号reset；第二复位控制线，用于输入第二复位控制信号stv0；第三复位控制线，用于输入第三复位控制信号gcl；第一复位信号线，用于输入第一复位信号vsd；第二复位信号线，用于输入第二复位信号vgl。
168.示例性的，输入控制信号线用于连接当前子区域中的栅极驱动电路的输入信号端和前e级栅极驱动电路的栅极驱动信号输出端。第一复位控制线用于连接当前子区域中的栅极驱动电路的复位端和后e级栅极驱动电路的栅极驱动信号输出端。
169.上述设置方式使得连接相同时钟信号线的第n栅极驱动电路所在的第n子区域301可以直接复制，连接相同时钟信号线的第n+1栅极驱动电路所在的第n+1子区域401可以直接复制，避免了手动逐级摆放和调整全部栅极驱动电路导致的布局耗时较长，效率较低的问题。有效提升了异型显示基板的生产进度和产能。
170.在一些实施例中，如图6至图9所示，设置连接不同时钟信号线的第n栅极驱动电路所在的各第n子区域301中，不同时钟信号线的布局方式不同；
171.如图10至图13所示，连接不同时钟信号线的第n+1栅极驱动电路所在的各第n+1子区域401中，不同时钟信号线的布局方式不同。
172.需要说明，所述不同时钟信号线的布局方式不同是指：时钟信号线的形状尺寸不同，和/或时钟信号线相对于栅极驱动电路的布局位置不同。
173.如图6至图13所示，在一些实施例中，设置各级栅极驱动电路的布局结构完全相同，所述第n子区域301和所述n+1子区域中，信号线的布局方式不完全相同。
174.需要说明，信号线的布局方式不同是指信号线的形状尺寸不同，和/或信号线相对于栅极驱动电路的布局位置不同。
175.上述设置方式使得所述第n区域30和所述第n+1区域40中的布局结构能够与异型布局区21的形状很好的匹配。
176.上述设置在对异型布局区21进行栅极驱动电路的布局时，通过分区域布局，仅需要调整少部分信号线(如时钟信号线)即可，无需逐级摆放和大量信号线的调节，有效提升了栅极驱动电路的布局效率，降低了布局时长，提升了生产进度和产能。
177.在一些实施例中，所述第n栅极驱动电路，所述连接区域50和所述第n+1栅极驱动电路均包括：
178.输入子电路，用于向上拉节点pu输入进位信号；
179.输出子电路，用于向驱动信号输出端输入时钟信号；
180.第一上拉节点复位子电路，用于向所述上拉节点pu输入第一复位信号；
181.第二上拉节点复位子电路，用于向所述上拉节点pu输入第二复位信号；
182.下拉节点复位子电路，用于向下拉节点pd输入所述第二复位信号；
183.输出复位子电路，用于向所述驱动信号输出端输入所述第二复位信号；
184.存储子电路，所述存储子电路分别与所述上拉节点pu和所述驱动信号输出端耦接。
185.如图19所示，示例性的，所述输入子电路包括第一晶体管m1。所述输出子电路包括第三晶体管m3。第一上拉节点复位子电路包括第二晶体管m2。所述第二上拉节点复位子电路包括第四晶体管m4和第十晶体管m10。所述下拉节点复位子电路包括第五晶体管m5。第六晶体管m6，第八晶体管m8和第九晶体管m9。所述输出复位子电路包括第七晶体管m7和第十一晶体管m11。所述存储子电路包括存储电容c。
186.所述第一晶体管m1的栅极与输入控制线耦接，所述第一晶体管m1的第一极与进位信号线耦接，所述第一晶体管m1的第二极与所述上拉节点pu耦接。
187.所述第二晶体管m2的栅极与所述第一复位控制线耦接，所述第二晶体管m2的第一极与所述上拉节点pu耦接，所述第二晶体管m2的第二极与所述第一复位信号线耦接。
188.所述第三晶体管m3的栅极与所述上拉节点pu耦接，所述第三晶体管m3的第一极与所述时钟信号线耦接，所述第三晶体管m3的第二极与所述栅极驱动信号输出端耦接。
189.所述第四晶体管m4的栅极与第二复位控制线耦接，所述第四晶体管m4的第一极与所述上拉节点pu耦接，所述第四晶体管m4的第二极与第二复位信号线耦接。
190.所述第五晶体管m5的栅极与第九晶体管m9的第二极耦接，所述第五晶体管m5的第一极与第一下拉控制线耦接，所述第五晶体管m5的第二极与下拉节点pd耦接。
191.所述第六晶体管m6的栅极与所述上拉节点pu耦接，所述第六晶体管m6的第一极与所述下拉节点pd耦接，所述第六晶体管m6的第二极与所述第二复位信号线耦接。
192.所述第七晶体管m7的栅极与所述第三复位控制线耦接，所述第三晶体管m3的第一极与所述栅极驱动信号输出端耦接，所述第七晶体管m7的第二极与所述第二复位信号线耦接。
193.所述第八晶体管m8的栅极与所述上拉节点pu耦接，所述第八晶体管m8的第一极与所述第九晶体管m9的第二极耦接，所述第八晶体管m8的第二极与所述第二复位信号线耦接。
194.所述第九晶体管m9的栅极和第一极均与所述第一下拉控制线耦接。
195.所述第十晶体管m10的栅极与所述下拉节点pd耦接，所述第十晶体管m10的第一极与所述上拉节点pu耦接，所述第十晶体管m10的第二极与所述第二复位信号线耦接。
196.所述第十一晶体管m11的栅极与所述下拉节点pd耦接，所述第十一晶体管m11的第一极与所述栅极驱动信号输出端耦接，所述第十一晶体管m11的第二极与所述第二复位信号线耦接。
197.上述实施例提供的栅极驱动电路能够实现正反扫功能，有效降低了噪声，同时能够解决高温信赖性扫描末端横纹问题。
198.参见图14，以栅极驱动电路包括4t1c结构为例，所述栅极驱动电路包括：输入子电路，输出子电路，上拉节点复位子电路，输出复位子电路和存储子电路。所述输入子电路包括第一晶体管m1，所述输出子电路包括第三晶体管m3，所述上拉节点复位子电路包括第二晶体管m2，所述输出复位子电路包括第七晶体管m7。所述存储子电路包括存储电容c，所述存储电容c的第一端与所述上拉节点pu耦接，所述存储电容c的第二端与所述栅极驱动信号输出端耦接。
199.所述第一晶体管m1的栅极和所述第一晶体管m1的第一极均接收输入控制信号input，所述第一晶体管m1的第二极与上拉节点pu耦接。所述第二晶体管m2的栅极接收第一复位控制信号reset，所述第二晶体管m2的第一极与所述上拉节点pu耦接，所述第二晶体管m2的第二极接入负电源信号vss。所述第三晶体管m3的栅极与所述上拉节点pu耦接，所述第三晶体管m3的第一极接收时钟信号clk，所述第三晶体管m3的第二极与栅极驱动信号输出端output耦接。所述第七晶体管m7的栅极接收第一复位控制信号reset，所述第七晶体管m7的第一极与栅极驱动信号输出端output耦接，所述第七晶体管m7的第二极接入负电源信号vss。
200.m1作用为进位信号输入，抬高上拉节点pu电位，使m3打开；m2作用为本行输出结束后，为上拉节点pu复位；m3作用为控制栅极驱动信号输出端output逐行输出时钟信号clk，以实现为显示区中相应的扫描线提供扫描信号；m4作用为本行输出结束后，为栅极驱动信号输出端output复位。
201.如图15至图18所示，工作原理为：首先m1打开：input处于高电平，pu高电平；m3打开：clk低电平，output低电平；然后m1关断；m3继续打开：clk高电平，output高电平；最后m2和m4打开，pu和output接入vss；m3关断；output低电平。
202.4t1c能够实现栅极驱动电路的基础功能，结构简单。
203.本发明实施例还提供了一种显示装置，包括上述实施例提供的异型显示基板。
204.示例性的，所述显示装置包括小尺寸圆形手表。
205.示例性的，所述显示装置包括液晶显示装置。
206.示例性的，所述显示装置可以为：电视、显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板等。
207.上述实施例提供的异型显示基板中，设置所述异型布局区21包括依次排列的第n区域30和第n+1区域40，第n区域30中的相邻第n栅极驱动电路之间沿第二方向错开距离a；各第n栅极驱动电路的目标部分之间的连线与第一方向之间具有第一夹角；所述第n+1区域40中的相邻第n+1栅极驱动电路之间沿第二方向错开距离b；各第n+1栅极驱动电路的目标部分之间的连线与第一方向之间具有第二夹角。
208.上述实施例提供的异型显示基板中，通过设置第n区域30中的所述至少两个第n栅极驱动电路的目标部分之间的连线，与第一方向之间具有第一夹角，相邻两个第n栅极驱动电路之间沿第二方向错开距离a；以及设置第n+1区域40中的所述至少两个第n+1栅极驱动电路的目标部分之间的连线，与所述第一方向之间具有第二夹角，所述第二夹角与所述第一夹角不同，相邻两个第n+1栅极驱动电路之间沿第二方向错开距离b，a与b不相等；使得所述第n区域30和所述第n+1区域40中的布局结构能够与异型布局区21的形状很好的匹配。
209.而且，上述实施例提供的异型显示基板中，通过设置所述第n区域30包括至少两个第n栅极驱动电路，所述至少两个第n栅极驱动电路的目标部分之间的连线，与第一方向之间具有第一夹角，相邻两个第n栅极驱动电路之间沿第二方向错开距离a；使得每个第n栅极驱动电路的布局方式相同，每个第n栅极驱动电路周边布局的至少部分信号线的布局方式相同。这样在对第n区域30进行布局时，可以直接在第n区域30复制相同的所述至少两个第n栅极驱动电路，然后仅调整各第n栅极驱动电路周边布局方式不同的信号线即可。
210.同样的，上述实施例提供的异型显示基板中，通过设置所述第n+1区域40包括至少两个第n+1栅极驱动电路，所述至少两个第n+1栅极驱动电路的目标部分之间的连线，与第一方向之间具有第二夹角，相邻两个第n+1栅极驱动电路之间沿第二方向错开距离b；使得每个第n+1栅极驱动电路的布局方式相同，每个第n+1栅极驱动电路周边布局的至少部分信号线的布局方式相同。这样在对第n+1区域40进行布局时，可以直接在第n+1区域40复制相同的所述至少两个第n+1栅极驱动电路，然后仅调整各第n+1栅极驱动电路周边布局方式不同的信号线即可。
211.因此，上述实施例提供的异型显示基板中，在对异型布局区进行栅极驱动电路的布局时，通过分区域布局，无需逐级摆放和大量信号线的调节，有效提升了栅极驱动电路的布局效率，降低了布局时长，提升了生产进度和产能。
212.因此，本发明实施例提供的显示装置在包括上述异型显示基板时，同样具有上述有益效果，此处不再赘述。
213.需要说明，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。
214.除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
215.可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
216.在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
217.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

技术特征：

1.一种异型显示基板，其特征在于，包括：显示区和围绕所述显示区的非显示区；所述非显示区包括异型布局区，所述异型布局区包括依次排列的多级栅极驱动电路，所述异型布局区还包括依次排列的第n区域和第n+1区域，n大于或等于1；所述多级栅极驱动电路包括位于所述第n区域，且依次排列的至少两个第n栅极驱动电路，所述至少两个第n栅极驱动电路的目标部分之间的连线，与第一方向之间具有第一夹角，相邻两个第n栅极驱动电路之间沿第二方向错开距离a；所述第二方向与所述第一方向相交；所述多级栅极驱动电路还包括位于所述第n+1区域，且依次排列的至少两个第n+1栅极驱动电路，所述至少两个第n+1栅极驱动电路的目标部分之间的连线，与所述第一方向之间具有第二夹角，所述第二夹角与所述第一夹角不同，相邻两个第n+1栅极驱动电路之间沿第二方向错开距离b，a与b不相等。2.根据权利要求1所述的异型显示基板，其特征在于，所述异型布局区还包括连接区域，所述连接区域的至少部分位于所述第n区域和所述第n+1区域之间，所述连接区域包括至少一个连接栅极驱动电路；所述连接栅极驱动电路与相邻的第n栅极驱动电路之间沿第二方向错开距离c，c与a相等或不相等；和/或，所述连接栅极驱动电路与相邻的第n+1栅极驱动电路之间沿第二方向错开距离d，d与b相等或不相等。3.根据权利要求1所述的异型显示基板，其特征在于，所述距离a与所述第一夹角成正比，所述距离b与所述第二夹角成正比。4.根据权利要求1所述的异型显示基板，其特征在于，所述第n栅极驱动电路包括第n输出晶体管，相邻两个第n栅极驱动电路中，所述第n输出晶体管的栅极之间沿第二方向错开距离a；所述第n+1栅极驱动电路包括第n+1输出晶体管，相邻两个第n+1栅极驱动电路中，所述第n+1输出晶体管的栅极之间沿第二方向错开距离b。5.根据权利要求2所述的异型显示基板，其特征在于，所述显示区包括圆形显示区，所述异型布局区包括弧形布局区，所述显示区沿所述第二方向相对的两侧，均设置有所述弧形布局区，所述弧形布局区包括所述第n区域，所述连接区域和所述第n+1区域。6.根据权利要求5所述的异型显示基板，其特征在于，所述弧形布局区包括第一区域至第n+x区域，x大于或等于2；所述弧形布局区划分为三部分区域，第一部分区域包括第一区域至第m区域，第二部分区域包括第m+1区域至第m+c区域，第三部分区域包括第m+c+1区域至第n+x区域，1≤m＜n+x，m+1≤m+c＜n+x，m+c+1≤n+x；所述第一部分区域中，各区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角在60
°
至80
°
之间；所述第二部分区域中，各区域内的栅极驱动电路的目标部分之间的连线，与第一方向之间的夹角在10
°
至25
°
之间；所述第三部分区域中，各区域内的栅极驱动电路的目标部分之间的连线，与第一方向
之间的夹角在60
°
至80
°
之间。7.根据权利要求6所述的异型显示基板，其特征在于，所述第一部分区域中，所述第一区域至所述第m区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离逐渐变小；所述第三部分区域中，所述第m+c+1区域至所述第n+x区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离逐渐变大。8.根据权利要求6所述的异型显示基板，其特征在于，所述第一部分区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离在150微米至300微米之间；所述第二部分区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离在30微米至60微米之间；所述第三部分区域中，各区域内的栅极驱动电路之间沿第二方向错开的距离在150微米至300微米之间。9.根据权利要求5所述的异型显示基板，其特征在于，所述弧形布局区包括：y条时钟信号线和所述多级栅极驱动电路；每一级栅极驱动电路均包括栅极驱动信号输出端，时钟信号输入端，输入信号端和复位端；第y
×
(b-1)+f级栅极驱动电路的时钟信号输入端与第f条时钟信号线耦接，y为大于或等于2的整数，f为小于或等于y的正整数，b为大于或等于1的整数。10.根据权利要求9所述的异型显示基板，其特征在于，所述多级栅极驱动电路中：第a级栅极驱动电路的栅极驱动信号输出端，分别与第a+e级栅极驱动电路的输入信号端和第a-e级栅极驱动电路的复位端耦接，a大于或等于3的整数，e为小于a的正整数；所述多级栅极驱动电路划分为依次排列的多组栅极驱动电路组，每组栅极驱动电路组包括相邻的至少两级栅极驱动电路；所述第n区域包括至少一组栅极驱动电路组，该至少一组栅极驱动电路组中包括所述第n栅极驱动电路；所述第n+1区域包括至少一组栅极驱动电路组，该至少一组栅极驱动电路组中包括所述第n+1栅极驱动电路。11.根据权利要求9所述的异型显示基板，其特征在于，所述第n区域包括多个第n子区域，所述第n子区域中包括对应的所述第n栅极驱动电路和信号线；连接相同时钟信号线的第n栅极驱动电路所在的第n子区域中的布局结构相同；所述第n+1区域包括多个第n+1子区域，所述第n+1子区域中包括对应的所述第n+1栅极驱动电路和信号线；连接相同时钟信号线的第n+1栅极驱动电路所在的第n+1子区域中的布局结构相同。12.根据权利要求11所述的异型显示基板，其特征在于，连接不同时钟信号线的第n栅极驱动电路所在的各第n子区域中，不同时钟信号线的布局方式不同；连接不同时钟信号线的第n+1栅极驱动电路所在的各第n+1子区域中，不同时钟信号线的布局方式不同。13.根据权利要求11所述的异型显示基板，其特征在于，各级栅极驱动电路的布局结构完全相同，所述第n子区域和所述n+1子区域中，信号线的布局方式不完全相同。
14.根据权利要求2所述的异型显示基板，其特征在于，所述第n栅极驱动电路，所述连接区域和所述第n+1栅极驱动电路均包括：输入子电路，用于向上拉节点输入进位信号；输出子电路，用于向驱动信号输出端输入时钟信号；第一上拉节点复位子电路，用于向所述上拉节点输入第一复位信号；第二上拉节点复位子电路，用于向所述上拉节点输入第二复位信号；下拉节点复位子电路，用于向下拉节点输入所述第二复位信号；输出复位子电路，用于向所述驱动信号输出端输入所述第二复位信号；存储子电路，所述存储子电路分别与所述上拉节点和所述驱动信号输出端耦接。15.一种显示装置，其特征在于，包括如权利要求1～14中任一项所述的异型显示基板。

技术总结

本发明提供一种异型显示基板和显示装置，涉及显示技术领域，为解决在对异型显示产品进行栅极驱动电路的布局时，手动逐级摆放和调整全部栅极驱动电路，耗时较长，效率较低，不利于生产进度和产能。所述异型显示基板中异型布局区包括多级栅极驱动电路，多级栅极驱动电路包括位于第N区域的至少两个第N栅极驱动电路和位于第N+1区域的至少两个第N+1栅极驱动电路，至少两个第N栅极驱动电路的目标部分之间的连线与第一方向之间具有第一夹角，相邻两个第N栅极驱动电路之间沿第二方向错开距离a；至少两个第N+1栅极驱动电路的目标部分之间的连线与第一方向之间具有第二夹角，相邻两个第N+1栅极驱动电路之间沿第二方向错开距离b。栅极驱动电路之间沿第二方向错开距离b。栅极驱动电路之间沿第二方向错开距离b。