访问存储器单元的方法、半导体存储器装置和存储器系统与流程

访问存储器单元的方法、半导体存储器装置和存储器系统
1.本专利申请要求于2021年8月24日在韩国知识产权局提交的第10-2021-0111938号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
2.在此描述的本公开的实施例涉及一种电子装置，更具体地，涉及用于在特定存储器单元行被频繁激活时防止邻近存储器行中的数据丢失的方法及执行所述方法的半导体存储器装置。

背景技术：

3.半导体存储器装置可包括按行和列布置的存储器单元。当激活或访问存储器单元的特定行时，在特定行中的存储器单元处可发生电压变化。电压变化可对与特定行邻近的行中的存储器单元造成应力。该应力可导致存储在邻近行中的数据丢失或改变。

技术实现要素：

4.本公开的实施例提供了一种能够补偿或抑制来自特定行中的存储器单元的集中激活的应力的方法和半导体存储器装置、以及包括其的存储器控制器的操作方法。
5.根据一个实施例，一种用于访问按行和列布置的存储器单元的方法包括：激活存储器单元的多个行中的特定行；以及响应于确定集中激活发生在特定行，翻转存储在特定行的存储器单元中的数据位。
6.根据一个实施例，一种半导体存储器装置包括：垫，与外部装置连接；存储器单元阵列，包括按行和列布置的存储器单元；感测放大器，通过位线与存储器单元的列连接；行解码器，通过字线与存储器单元的行连接；缓冲器电路，连接在感测放大器与所述垫之间；以及控制逻辑。响应于确定激活命令被接收，行解码器激活存储器单元的多个行中的一行，并且感测放大器存储激活行的存储器单元的数据位。响应于确定集中激活发生在激活行，控制逻辑控制所述半导体存储器装置，使得存储在感测放大器中的激活行的存储器单元的数据位被翻转。
7.根据一个实施例，一种存储器系统包括：半导体存储器装置，包括按行和列布置的存储器单元；以及存储器控制器，将行地址和激活命令发送到半导体存储器装置。半导体存储器装置响应于激活命令而激活存储器单元的多个行之中的与行地址对应的行，并且半导体存储器装置响应于确定集中激活发生在激活行而翻转存储在激活行的存储器单元中的数据位。
附图说明
8.通过参照附图详细描述本公开的实施例，本公开的以上以及其他目的和特征将变得清楚。
9.图1示出根据本公开的实施例的存储器系统。
10.图2示出根据本公开的实施例的存储器单元阵列。
11.图3示出存储器系统出于防止数据位错误的目的而操作的示例。
12.图4示出根据本公开的实施例的半导体存储器装置。
13.图5示出与图4的半导体存储器装置的一个存储体组对应的感测放大器和局部门控电路的示例。
14.图6示出图4的半导体存储器装置的缓冲器电路的示例。
15.图7示出根据本公开的实施例的图4的半导体存储器装置的操作方法的示例。
16.图8示出控制逻辑确定集中激活是否发生在激活行的处理的示例。
17.图9示出半导体存储器装置确定与翻转操作和刷新操作相关联的集中激活的处理的示例。
18.图10示出根据本公开的实施例的半导体存储器装置调整用于确定集中激活的参考值的处理的示例。
19.图11示出半导体存储器装置在基于图3的第二策略针对攻击行执行翻转操作时执行写入操作的处理的示例。
20.图12示出半导体存储器装置在基于图3的第二策略针对攻击行执行翻转操作时执行写入操作的处理的示例。
21.图13示出根据本公开的实施例的半导体存储器装置。
22.图14示出根据本公开的实施例的图13的半导体存储器装置的操作方法的示例。
23.图15示出根据本公开的实施例的存储器系统的操作方法的示例。
24.图16示出根据本公开的实施例的电子装置的示例。
具体实施方式
25.下面，将以本领域技术人员可实现发明的实施例的程度详细且清楚地描述本公开的实施例。在下文中使用的术语“和/或”意在包括关于该术语的所列项中的任何一个或者所列项中的一些的组合。
26.图1示出根据本公开的实施例的存储器系统10。参照图1，存储器系统10可包括半导体存储器装置100和存储器控制器200。
27.半导体存储器装置100可包括各种存储器(诸如，静态随机存取存储器(sram)、动态随机存取存储器(dram)、相变ram(pram)、磁性ram(mram)、铁电ram(feram)和电阻式ram(rram))中的至少一者。
28.半导体存储器装置100可利用包括两个或更多个存储器封装件的存储器模块来实现。例如，存储器模块可基于双列直插式存储器模块(dimm)来实现。又例如，半导体存储器装置100可利用直接安装在电子装置的板上的嵌入式存储器来实现。
29.存储器控制器200可根据外部主机装置(例如，中央处理器或应用处理器)的请求而访问半导体存储器装置100。例如，存储器控制器200可向半导体存储器装置100提供命令cmd、地址addr、第一控制信号cs1和时钟信号ck。存储器控制器200可从半导体存储器装置100接收第二控制信号cs2。
30.存储器控制器200可基于命令cmd、地址addr、第一控制信号cs1、时钟信号ck和第二控制信号cs2而与半导体存储器装置100交换数据信号dq和数据选通信号dqs。数据选通
信号dqs可以是指示用于锁存数据信号dq的时序的切换信号。
31.图2示出根据本公开的实施例的存储器单元阵列110a和110b以及感测放大器120。存储器单元阵列110a和110b可包括在半导体存储器装置100中。作为一个实施例，存储器单元阵列110a和110b包括在利用dram实现的半导体存储器装置100中的示例被示出。然而，本公开不限于存储器单元阵列110a和110b包括在利用dram实现的半导体存储器装置100中的示例。
32.参照图2，存储器单元阵列110a可包括按行和列布置的多个存储器单元mca，并且存储器单元阵列110b可包括按行和列布置的多个存储器单元mcb。存储器单元mca的行可与字线wl1a和wl2a连接。存储器单元mcb的行可与字线wl1b和wl2b连接。存储器单元mca的列可与位线bl1a、bl2a和bl3a连接。存储单元mcb的列可与位线bl1b、bl2b和bl3b连接。在一个实施例中，行可被理解为具有与字线相同的含义或与其类似的含义。虽然图2中示出4条字线、6条位线和12个存储器单元，但是字线的数量、位线的数量和存储器单元的数量不限于此。
33.存储器单元阵列110a和110b可成对地实现。字线wl1a和wl2a可分别与字线wl1b和wl2b配对。例如，当字线wl1a被激活时，配对的字线wl1b也可一起被激活。同样地，位线bl1a、bl2a和bl3a可分别与位线bl1b、bl2b和bl3b配对。配对的位线可彼此相关联地被驱动。
34.在另一示例中，存储器单元阵列110a和110b不配对。在下文中，基于上下文，术语“字线”和“位线”可表示成对地实现的一对线或者未成对地实现的一条线。此外，根据上下文，术语“行”和“列”可表示成对地实现的一对行、成对地实现的一对列、未成对地实现的一个行以及未成对地实现的一个列。同样地，根据上下文，术语“存储器单元”可表示一对存储器单元或者未成对地实现的一个存储器单元。
35.与存储器单元阵列110a的特定字线wl2a和特定位线bl1a连接的存储单元mca可存储与存储器单元阵列110b的特定字线wl2b和特定位线bl1b连接的存储单元mcb的数据位互补的数据位。也就是说，一个数据位可互补地存储在一对存储器单元mca和mcb中。
36.存储器单元mca和mcb中的每个可包括选择元件se和电容元件ce。选择元件se可响应于字线wl1a、wl1b、wl2a和wl2b中的相应字线的电压而操作。当相应字线(或字线的电压)被激活时，选择元件se可被导通以将电容元件ce与位线bl1a、bl1b、bl2a、bl2b、bl3a和bl3b中的相应位线电连接。当相应字线(或字线的电压)被去激活时，选择元件se可被截止以将电容元件ce与相应位线电断开。
37.电容元件ce可连接在选择元件se与被施加公共电压vc的公共节点之间。电容元件ce可利用电容器来实现。电容元件ce可通过存储通过选择元件se从相应位线传送的电压来存储数据位。在一个实施例中，公共电压vc可以是电源电压、地电压或具有电源电压与地电压之间的电平(例如，与电源电压的电平的一半对应的电平)的电压。
38.当特定字线(例如，wl2a和wl2b)被激活时，存储在与特定字线wl2a和wl2b连接的存储器单元mca和mcb中的数据位可被读取。在这种情况下，在激活的字线wl2a和wl2b的存储器单元mca和mcb的电容元件ce处可发生电压变化。
39.当激活的字线wl2a和wl2b被去激活时，数据位可被写入与特定字线wl2a和wl2b连接的存储器单元mca和mcb中。在这种情况下，在激活的字线wl2a和wl2b的存储器单元mca和
mcb的电容元件ce处可发生电压变化。
40.在激活的字线wl2a和wl2b的存储器单元mca和mcb的电容元件ce处发生的电压变化可由于耦合而导致邻近的相邻字线(例如，wl1a和/或wl1b)的存储器单元mca和mcb的电容元件ce处的电压变化。由于耦合引起的电压变化可用作对邻近行(例如，wl1a和/或wl1b、或者与wl2a和wl2b邻近的第三字线(未示出))的存储器单元mca和mcb的应力，因此可导致数据位错误。例如，连接到第三字线的第三行存储器单元mca可在110a中位于连接到字线wl2a的第二行存储器单元mca下方，并且连接到第三字线的第三行存储器单元mcb可在110b中位于连接到字线wl2b的第二行存储器单元mcb下方。
41.当针对特定字线wl2a和wl2b进行频繁激活或集中激活(concentrated activation)时，施加到邻近的相邻字线(例如，wl1a和/或wl1b、或者第三字线(未示出))的应力可增大，因此，发生错误的概率可增大。
42.在一个实施例中，导致应力或错误因素的行可被称为“攻击行(aggressor row)”。在一个实施例中，受应力或错误因素影响的行可被称为“受害行(victim row)”。
43.图3示出存储器系统10(例如，半导体存储器装置100或存储器控制器200)出于防止数据位错误的目的而操作的示例。参照图1、图2和图3，在第一状态s1下，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可在正常模式下操作。在正常模式下，存储器控制器200可周期性地将刷新命令发送到半导体存储器装置100。
44.半导体存储器装置100可响应于刷新命令执行刷新操作。在刷新操作中，可从特定行中的存储器单元读取数据位，并且可将读取的数据位再次写入特定行中的存储器单元。这样，在特定行中的存储器单元中累积的应力(或错误因素)可被移除。
45.在一个实施例中，在与数据位对应的电荷被存储在电容元件ce中之后，随着时间的推移，电荷可从电容元件ce泄漏出来或者可被注入电容元件ce。电荷泄漏或注入可用作对存储在电容元件ce中的数据位的应力，并且可被累积为错误因素。当电荷通过刷新操作被再次充入电容元件ce(或从电容元件ce释放)时，累积的应力或错误因素可被移除。
46.在一个实施例中，当存储器控制器200在正常模式下不访问半导体存储器装置100时，存储器控制器200可将自刷新命令发送到半导体存储器装置100。响应于自刷新命令，半导体存储器装置100可在不从存储器控制器200接收刷新命令的情况下周期性地执行刷新操作。
47.响应于集中激活ca发生在特定行，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可进入第二状态s2。在第二状态s2下，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可执行基于策略的确定。可在存储器系统10的初始化期间通过外部主机装置或存储器控制器200确定策略。
48.在集中激活ca的策略被设置为第一策略p1的情况下，响应于集中激活ca发生在特定行，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可进入第三状态s3。在第三状态s3下，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可针对受害行执行刷新操作。
49.例如，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可通过针对受害行执行刷新操作来移除通过集中激活ca累积的应力或错误因素。当刷新操作完成(cpt)时，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可返回到第一状
态s1。
50.在集中激活ca的策略被设置为第二策略p2的情况下，响应于集中激活ca发生在特定行，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可进入第四状态s4。在第四状态s4下，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可针对攻击行执行翻转操作。
51.例如，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可通过对发生集中激活ca的攻击行中的存储器单元的数据位进行翻转来补偿或抑制来自集中激活ca的应力或错误因素。
52.例如，当数据位“1”被存储在发生集中激活ca的攻击行中的特定存储器单元中时，邻近的相邻行中的存储器单元可受到以下应力或错误因素的影响：电容元件ce的电压增大至电源电压。例如，在存储在发生集中激活ca的攻击行中的特定存储器单元中的数据位“1”被反相为数据位“0”的情况下，邻近的相邻行中的存储器单元可受到以下应力或错误因素的影响：电容元件ce的电压减小至地电压。
53.当发生集中激活ca的攻击行中的特定存储器单元的数据位被翻转时，翻转操作之前的应力或错误因素以及翻转操作之后的应力或错误因素可被抵消。也就是说，由于集中激活ca引起的应力或错误因素可被补偿或抑制。
54.集中激活ca的策略可被设置为第一策略p1和第二策略p2两者。在这种情况下，存储器系统10(例如，半导体存储器装置100或存储器控制器200)可执行与发生集中激活ca的攻击行相关联的翻转操作以及与受害行相关联的刷新操作两者。
55.图4示出根据本公开的实施例的半导体存储器装置100。参照图1、图2、图3和图4，半导体存储器装置100可包括第一存储体组bg1至第四存储体组bg4。第一存储体组bg1至第四存储体组bg4可具有相同的结构并且可以以相同的方式操作。
56.第一存储体组bg1至第四存储体组bg4中的每个可包括第一存储体b1至第四存储体b4。第一存储体b1至第四存储体b4可具有相同的结构，并且可以以相同的方式操作。
57.第一存储体b1至第四存储体b4中的每个可包括存储器单元阵列110和感测放大器120。存储器单元阵列110可包括参照图2描述的存储器单元阵列110a和110b。感测放大器120可通过位线bl与存储器单元阵列110的存储器单元的列连接。
58.半导体存储器装置100还可包括地址寄存器130、行解码器140(例如，解码器电路)、列解码器150(例如，解码器电路)、第一局部门控电路至第四局部门控电路161、162、163和164、全局门控电路170、缓冲器电路180和控制逻辑190(例如，逻辑电路)。
59.地址寄存器130可通过第一垫pad1从存储器控制器200接收地址addr。地址addr可包括存储体组地址、存储体地址、行地址和列地址。地址寄存器130可将存储体组地址、存储体地址和行地址传送到行解码器140。地址寄存器130可将存储体组地址、存储体地址和列地址传送到列解码器150。
60.地址寄存器130可包括计数器(cnt)131。计数器131可对行地址或列地址向上计数(例如，递增)或向下计数(例如，递减)，并且可在内部生成顺序地递增或递减的行地址或列地址。
61.行解码器140可从地址寄存器130接收存储体组地址、存储体地址和行地址。行解码器140可基于存储体组地址来选择第一存储体组bg1至第四存储体组bg4中的一个。行解
码器140可基于存储体地址来选择被选存储体组中的第一存储体b1至第四存储体b4中的一个。行解码器140可基于行地址来选择被选存储体组中的被选存储体的多条字线中的一条字线(或一对字线)(例如，存储器单元的多个行中的一个行(或一对行))。
62.行解码器140可通过将用于使选择元件se导通的电压施加到被选存储体组中的被选存储体的被选行来激活被选行。在被选字线被激活之后，可允许对被选行中的存储器单元的数据位的访问。
63.行解码器140可通过将用于使选择元件se截止的电压施加到被选存储体组中的被选存储体的被选行来使被选行被去激活。在被选行被去激活之后，可允许对任何其他行的激活。
64.列解码器150可从地址寄存器130接收存储体组地址、存储体地址和列地址。列解码器150可基于存储体组地址生成第一选择信号sel1。列解码器150可将第一选择信号sel1提供给全局门控电路170。
65.列解码器150可基于存储体地址和列地址来生成第二选择信号sel2。列解码器150可将第二选择信号sel2提供给第一局部门控电路至第四局部门控电路161、162、163和164。
66.第一局部门控电路至第四局部门控电路161、162、163和164可分别对应于第一存储体组至第四存储体组bg1、bg2、bg3和bg4。第一局部门控电路至第四局部门控电路161、162、163和164可通过第一输入和输出线io1与第一存储体组至第四存储体组bg1、bg2、bg3和bg4连接。
67.第一输入和输出线io1可包括与第一存储体组至第四存储体组bg1、bg2、bg3和bg4连接的第一存储体组线至第四存储体组线。例如，第一存储体组线可包括与第一存储体至第四存储体b1、b2、b3和b4连接的第一存储体线至第四存储体线，并且第二存储体组线可包括与第一存储体至第四存储体b1、b2、b3和b4连接的第一存储体线至第四存储体线。同样地，第三存储体组线可包括与第一存储体至第四存储体b1、b2、b3和b4连接的第一存储体线至第四存储体线，并且第四存储体组线可包括与第一存储体至第四存储体b1、b2、b3和b4连接的第一存储体线至第四存储体线。作为示例，在图4中示出第一输入和输出线io1的第一存储体组线至第四存储体组线。
68.第一局部门控电路至第四局部门控电路161、162、163和164中的每个可选择属于第一存储体组至第四存储体组bg1、bg2、bg3和bg4中的相应存储体组的多个存储体中的一个。例如，第一局部门控电路161可通过包括在第一输入和输出线io1中的第一存储体组线中的第一存储体线至第四存储体线与第一存储体组bg1的第一存储体至第四存储体连接。
69.第一局部门控电路161可响应于第二选择信号sel2中的相应选择信号来选择第一存储体线至第四存储体线中的一条(例如，可选择一个存储体)。第一局部门控电路161可将选择的存储体线(或存储体)与第二输入和输出线io2的相应线电连接(例如，与稍后将要描述的全局线电连接)。
70.同样地，在第二存储体组至第四存储体组bg2、bg3和bg4中，类似于第一局部门控电路161，第二局部门控电路至第四局部门控电路162、163和164中的每个可选择一个存储体，并且可将选择的存储体与第二输入和输出线io2中的相应线电连接(例如，与稍后将要描述的全局线电连接)。
71.全局门控电路170可通过第二输入和输出线io2与第一局部门控电路至第四局部
门控电路161、162、163和164连接。第二输入和输出线io2可包括与第一局部门控电路至第四局部门控电路161、162、163和164连接的第一全局线至第四全局线。作为示例，在图4中示出第二输入和输出线io2的第一全局线至第四全局线。
72.全局门控电路170可响应于第一选择信号sel1来选择第一全局线至第四全局线中的一条(例如，可选择一个存储体组)。全局门控电路170可将选择的全局线(或选择的存储体组的选择的存储体)与第三输入和输出线io3电连接。
73.缓冲器电路180可与第三输入和输出线io3电连接。缓冲器电路180可通过第二垫pad2与存储器控制器200连接。缓冲器电路180可通过第二垫pad2与存储器控制器200交换数据信号dq和数据选通信号dqs。
74.缓冲器电路180可通过全局门控电路170以及第一局部门控电路至第四局部门控电路161、162、163和164中的被选局部门控电路，将与数据选通信号dqs同步地通过第二垫pad2从存储器控制器200接收的数据信号dq(即，数据位)发送到被选存储体组中的被选存储体的感测放大器120。
75.缓冲器电路180可通过第二垫pad2将“从被选存储体组中的被选存储体的感测放大器120通过第一局部门控电路至第四局部门控电路161、162、163和164中的被选局部门控电路以及全局门控电路170传送的”数据位输出到存储器控制器200。
76.缓冲器电路180可包括翻转电路(fc)181。翻转电路181可从控制逻辑190接收翻转信号fs。响应于翻转信号fs，翻转电路181可选择性地翻转通过缓冲器电路180传送的数据位。例如，响应于翻转信号fs具有第一值，翻转电路181不翻转通过缓冲器电路180传送的数据位。响应于翻转信号fs具有第二值，翻转电路181对通过缓冲器电路180传送的数据位进行反相。例如，当翻转信号fs具有第二值时，将要写入存储器单元阵列110的数据位被反相以生成反相数据，随后反相数据被写入存储器单元阵列110。
77.控制逻辑190可通过第三垫pad3从存储器控制器200接收命令cmd、第一控制信号cs1和时钟信号ck。控制逻辑190可通过第一垫pad1从存储器控制器200接收地址addr。控制逻辑190可通过第四垫pad4从存储器控制器200接收第二控制信号cs2。
78.作为用于防止存储在存储器单元mca和mcb中的数据位的错误的算法的一部分，控制逻辑190可进入第一状态s1。在第一状态s1下，响应于刷新命令作为命令cmd被接收，控制逻辑190可允许计数器131在内部生成行地址。在控制逻辑190的控制下，半导体存储器装置100可基于通过计数器131生成的行地址执行刷新操作。
79.控制逻辑190可监测命令cmd和地址addr。通过监测命令cmd和地址addr，控制逻辑190可确定(或检测)集中激活ca是否发生在特定行。例如，响应于激活命令和行地址被接收，控制逻辑190可存储行地址。控制逻辑190可通过对针对特定行地址的激活命令被接收的次数进行计数来检测集中激活ca。例如，如果针对特定行的激活命令被接收的次数超过阈值数量，则可确定已经发生集中激活ca。
80.又例如，控制逻辑190可通过在给定时间窗(例如，时间段)期间对针对特定行地址的激活命令被接收的次数进行计数来对特定行被激活的次数进行计数。控制逻辑190可通过对特定行被激活的次数进行计数来检测集中激活ca。例如，如果在给定时间窗期间特定行被激活超过阈值数量的次数，则可确定已经发生集中激活ca。
81.响应于集中激活ca发生在特定行，控制逻辑190可进入第二状态s2。在第二状态s2
下，控制逻辑190可确定第一策略p1和第二策略p2中的一个。
82.当第一策略p1被应用于半导体存储器装置100时，在控制逻辑190的控制下，半导体存储器装置100可针对与攻击行邻近的相邻行(即，受害行)执行刷新操作。当第二策略p2被应用于半导体存储器装置100时，在控制逻辑190的控制下，半导体存储器装置100可翻转攻击行中的存储器单元的数据位。
83.例如，控制逻辑190可将翻转信号fs设置为第二电平。控制逻辑190可允许计数器131生成顺序增大的列地址。缓冲器电路180的翻转电路181可基于通过计数器131生成的列地址，接收与被选存储体组中的被选存储体的激活行连接的存储器单元的数据位。翻转电路181可翻转接收的数据位，并且翻转的数据位可被写入(例如，覆写)与被选存储体组中的被选存储体的激活行连接的存储器单元的数据位。
84.图5示出与图4的半导体存储器装置100的一个存储体组(例如，bg1)对应的感测放大器120和局部门控电路161的示例。参照图4和图5，感测放大器120中的每个可包括多个位线感测放大器sa。多个位线感测放大器sa中的每个可与位线对bla和blb中的相应位线对连接。
85.一对位线的电压可被互补地控制(例如，在给定时间段期间，一个电压电平可为高电平，另一电压电平可为低电平)。当多个位线感测放大器sa中的每个放大相应位线对的电压差时，多个位线感测放大器sa可感测存储在激活行的存储器单元中的数据位。
86.每个位线感测放大器sa可放大位线对的差异，以便输出到第一输入和输出线io1的相应的一对输入和输出线(此处以及下文，用作第一输入和输出线io1之中的与第一存储体组bg1对应的线的含义)。一对输入和输出线的电压可被互补地控制(例如，在给定时间段期间，一个电压电平可为高电平，另一电压电平可为低电平)。
87.图5中示出一个存储体包括4个位线感测放大器sa的示例。然而，包括在一个存储体中的位线感测放大器sa的数量不受限制。
88.局部门控电路161可包括列选择晶体管cst、内部输入和输出线iio以及开关电路sc。列选择晶体管cst可连接在第一输入和输出线io1与内部输入和输出线iio之间。列选择晶体管cst可从与第一存储体组bg1的第一存储体b1至第四存储体b4对应的第一存储体线至第四存储体线之中选择将要与内部输入和输出线iio电连接的存储体线。
89.例如，响应于激活电压被施加到第一列选择线csl1，与第一列选择线csl1连接的列选择晶体管cst可被激活(例如，导通)。在这种情况下，属于第一输入和输出线io1的第一存储体组线的第一存储体线之中的与第一列选择线csl1相关联的存储体线可与内部输入和输出线iio电连接。
90.同样地，响应于第一列选择线csl1被激活，属于第一存储体组线的第二存储体线至第四存储体线之中的与第一列选择线csl1相关联的存储体线可与内部输入和输出线iio电连接。
91.响应于激活电压被施加到第二列选择线csl2，与第二列选择线csl2连接的列选择晶体管cst可被激活(例如，导通)。在这种情况下，属于第一输入和输出线io1的第一存储体组线的第一存储体线之中的与第二列选择线csl2相关联的存储体线可与内部输入和输出线iio电连接。
92.同样地，响应于第二列选择线csl2被激活，属于第一存储体组线的第二存储体线
至第四存储体线之中的与第二列选择线csl2相关联的存储体线可与内部输入和输出线iio电连接。也就是说，数量对应于列选择线csl1和csl2的数量的内部输入和输出线对可与局部门控电路161连接。
93.图5中示出针对每个存储体设置两条列选择线csl1和csl2的示例。然而，针对每个存储体设置的列选择线的数量不受限制。此外，图5中示出针对属于一个存储体组的多个存储体共同设置第一列选择线csl1和第二列选择线csl2的示例。然而，可针对属于同一存储体组的每个存储体独立地设置列选择线。相比之下，可针对四个存储体组bg1、bg2、bg3和bg4的存储体b1、b2、b3和b4共同设置第一列选择线csl1和第二列选择线csl2。
94.开关电路sc可响应于存储体选择信号bs而操作。响应于存储体选择信号bs，开关电路sc可从成对的内部输入和输出线iio之中选择与一个存储体对应的线对。开关电路sc可将选择的线对与成对的第二输入和输出线io2(此处和下文，用作第二输入和输出线io2之中的与第一存储体组bg1对应的线的含义)电连接。
95.成对的第二输入和输出线io2中的一对输入和输出线的电压可被互补地控制(例如，在给定时间段期间，一个电压电平可为高电平，另一电压电平可为低电平)。作为示例，在图5中示出两对第二输入和输出线io2，但是第二输入和输出线io2的对的数量不受限制。第二输入和输出线io2的对的数量可对应于列选择线csl1和csl2的数量。
96.在一个实施例中，开关电路sc可用作将内部输入和输出线iio与第二输入和输出线io2电连接的复用器，或者用作将第二输入和输出线io2与内部输入和输出线iio电连接的分用器。
97.在一个实施例中，开关电路sc可作为感测放大器进行操作。例如，开关电路sc可感测并放大内部输入和输出线iio之中的与被选存储体对应的线的信号，以便将感测并放大的信号传送到第二输入和输出线io2。开关电路sc可感测并放大第二输入和输出线io2的信号，以便将感测并放大的信号传送到与内部输入和输出线iio之中的与被选存储体对应的线。开关电路sc也可被称为“局部感测放大器”。
98.在一个实施例中，第一列选择线csl1、第二列选择线csl2和存储体选择信号bs可包括在第二选择信号sel2中。
99.在图4的半导体存储器装置100中，全局门控电路170可被实现为类似于开关电路sc。响应于第一选择信号sel1，全局门控电路170可将成对的第二输入和输出线io2之中的与一个存储体组对应的线对与第三输入和输出线对io3电连接。全局门控电路170可用作复用器或分用器。因此，将省略与全局门控电路170相关联的附加描述以避免冗余。
100.成对的第三输入和输出线io3中的一对输入和输出线的电压可被互补地控制(例如，在给定时间段期间，一个电压电平可为高电平，且另一电压电平可为低电平)。在一个实施例中，第三输入和输出线io3的对的数量不受限制。第三输入和输出线io3的对的数量可对应于列选择线csl1和csl2的数量或用于传送数据信号dq的第二垫pad2的数量。
101.图6示出图4的半导体存储器装置100的缓冲器电路180的示例。参照图4和图6，缓冲器电路180可包括第一缓冲器至第四缓冲器181、182、183和184。图6中示出缓冲器电路180包括4个缓冲器181、182、183和184的示例，但是包括在缓冲器电路180中的缓冲器的数量不受限制。例如，缓冲器181、182、183和184的数量可对应于列选择线csl1和csl2(参照图5)的数量或用于传送数据信号dq的第二垫pad2的数量。在一个实施例中，缓冲器电路180的
与数据选通信号dqs相关联的组件在图6中被省略。
102.第一缓冲器至第四缓冲器181、182、183和184中的每个可包括输入和输出感测放大器iosa、写入驱动器wd、第一翻转电路fc1和第二翻转电路fc2。第一翻转电路fc1和第二翻转电路fc2可包括在图4的翻转电路(fc)181中。
103.输入和输出感测放大器iosa可与成对的第三输入和输出线io3中的相应线对连接。输入和输出感测放大器iosa可放大相应线对的电压差以生成放大结果，并且可基于放大结果输出具有第一位值和第二位值中的一个的数据位。
104.第一翻转电路fc1可接收输入和输出感测放大器iosa的输出位信号和输出位信号的反相位信号。第一翻转电路fc1可响应于第一翻转信号fs1，输出输入和输出感测放大器iosa的输出位信号和反相位信号。第一翻转电路fc1的输出可被传送到第二垫pad2的相应垫。第一翻转信号fs1可包括在图4的翻转信号fs中。
105.第二翻转电路fc2可接收通过第二垫pad2中的相应垫传送的位信号和接收的位信号的反相位信号。第二翻转电路fc2可响应于第二翻转信号fs2，输出通过第二垫pad2的相应垫接收的位信号和反相位信号。第二翻转电路fc2的输出可被传送到写入驱动器wd。第二翻转信号fs2可包括在图4的翻转信号fs中。
106.写入驱动器wd可接收第二翻转电路fc2的输出。写入驱动器wd可输出与接收的信号对应的信号(例如，互补信号)(例如，具有接收的位信号的位值和接收的位信号的反相位值的信号)。写入驱动器wd的一对输出线可与成对的第三输入和输出线io3中的相应线对连接。
107.在读取操作中，输入和输出感测放大器iosa可接收与存储在对应的位线感测放大器sa中的数据位对应的信号(例如，互补位信号)，并且可感测和放大接收的信号以便输出为输出位信号。第一翻转电路fc1可响应于第一翻转信号fs1，将输出位信号或反相位信号输出到第二垫pad2中的相应垫。例如，响应于第一翻转信号fs1，第一翻转电路fc1可选择性地对存储在位线感测放大器sa中的数据位进行反相，以便输出到第二垫pad2中的相应垫。例如，第一翻转电路fc1可包括用于对数据位进行反相的反相器。
108.在写入操作中，第二翻转电路fc2可接收通过第二垫pad2中的相应垫传送的位信号和接收的位信号的反相位信号。第二翻转电路fc2可响应于第二翻转信号fs2将输出位信号或反相位信号输出到写入驱动器wd。例如，响应于第二翻转信号fs2，第二翻转电路fc2可选择性地对接收的位信号进行反相，以便输出到写入驱动器wd。例如，第二翻转电路fc2可包括用于对位信号进行反相的反相器。
109.在翻转操作中，第一翻转信号fs1和第二翻转信号fs2可具有不同的电平。也就是说，第一翻转电路fc1和第二翻转电路fc2中的一个可输出正输入的信号，并且第一翻转电路fc1和第二翻转电路fc2中的另一个可输出负输入的信号。也就是说，存储在位线感测放大器sa中的数据位可通过第一翻转电路fc1和第二翻转电路fc2中的一个被反相。写入驱动器wd可将反相数据位写入(例如，覆写)位线感测放大器sa。
110.图7示出根据公开的实施例的图4的半导体存储器装置100的操作方法的示例。在一个实施例中，用于基于第二策略p2翻转攻击行的数据位的方法的示例在图7中被示出。参照图2、图3、图4、图5、图6和图7，在操作s110中，控制逻辑190接收激活命令作为命令cmd。此外，控制逻辑190和地址寄存器130可接收存储体组地址、存储体地址和行地址作为地址
addr。
111.响应于激活命令，在操作s120中，行解码器140选择存储器单元阵列110的行，使得被选行的字线被激活。行解码器140可基于存储体组地址选择存储体组，可基于存储体地址选择被选存储体组的多个存储体中的一个，并且可选择被选存储体的多个行中的一行，使得被选行的字线被激活。例如，行解码器140可将用于使选择元件se导通的电压施加到被选字线。被选存储体组中的被选存储体的感测放大器120可感测并存储(或锁存)存储在被选行的存储器单元中的数据位。
112.列解码器150可基于存储体组地址生成第一选择信号sel1，并且可基于存储体地址生成第二选择信号sel2中的一些(例如，存储体选择信号bs)。基于第一选择信号sel1和第二选择信号sel2中的一些，与被选存储体组的被选存储体对应的成对的内部输入和输出线iio可与成对的第三输入和输出线io3电连接。
113.在被选行的存储器单元的数据位存储在感测放大器120中之后，可允许对存储在感测放大器120中的数据位的访问(例如，写入访问或读取访问)。被选行的激活可在由半导体存储器装置100的标准定义的时间内完成。
114.在操作s130中，控制逻辑190确定与被选行相关联的激活是否集中。例如，控制逻辑190可确定集中激活是否发生在被选行。当集中激活未发生在被选行时，半导体存储器装置100可终止程序而不执行补偿或抑制由于集中激活而引起的应力或错误的处理。之后，半导体存储器装置100可等待存储器控制器200的命令cmd和地址addr。例如，错误可以是存储在与发生集中激活的被选行邻近的行中的数据的变化。
115.当集中激活发生在被选行时，半导体存储器装置100执行补偿或抑制由于集中激活而引起的应力或错误的处理。例如，半导体存储器装置100可执行操作s140、操作s150和操作s160。
116.在操作s140中，半导体存储器装置100在控制逻辑190的控制下激活列选择线(例如，csl)。例如，计数器131可生成列地址。列解码器150可激活列选择线之中的与通过计数器131生成的列地址对应的列选择线。
117.响应于确定列选择线被激活，被选存储体组中的被选存储体的位线中的一些(即，存储器单元的列中的一些列)可与缓冲器电路180电连接。
118.在操作s150中，与被选字线和激活的列选择线相关联的数据被翻转。缓冲器电路180的输入和输出感测放大器iosa可确定存储在相应的位线感测放大器sa中的数据位。控制逻辑190可通过使用缓冲器电路180的第一翻转电路fc1和第二翻转电路fc2中的一个来翻转数据位。写入驱动器wd可将翻转的数据位写入(例如，覆写)相应的位线感测放大器sa。
119.在操作s160中，控制逻辑190确定激活的列选择线是否是最后的列选择线。例如，控制逻辑190可确定激活行的所有列选择线是否被选择(即，所有存储器单元的数据位是否被翻转)。当激活的列选择线不是最后的列选择线时，计数器131可对当前列地址进行向上计数(或递增)以生成下一列地址。在操作s140至操作s160中，半导体存储器装置100可翻转(或反相)与下一列选择线相关联的存储器单元的数据位。
120.当激活的列选择线是最后的列选择线时，控制逻辑190可存储翻转操作被执行的行(即，激活行)的行地址。当针对特定行翻转操作被执行了一次时，控制逻辑190可存储特定行的行地址。当针对特定行翻转操作被再次执行时，控制逻辑190可清除或删除行地址。
根据行地址是否被存储，控制逻辑190可在写入操作或读取操作中选择性地激活第一翻转信号fs1和/或第二翻转信号fs2。
121.又例如，当激活的列选择线是最后的列选择线时，控制逻辑190可将标志位(例如，翻转或反相信息)存储在与激活行具有相关性的存储装置(例如，存储器单元或寄存器)中。当针对特定行翻转操作被执行了一次时，控制逻辑190可存储第一值的标志位。当针对特定行翻转操作被再次执行时，控制逻辑190可存储第二值的标志位。第一值不同于第二值。根据标志位是否指示第一值和第二值中的一个，控制逻辑190可在写入操作或读取操作中选择性地激活第一翻转信号fs1和/或第二翻转信号fs2。
122.在一个实施例中，控制逻辑190可将标志位存储在内部寄存器或存储装置中。例如，被设置为第一值或被清除为第二值的每个行的标志位可被存储在内部寄存器中。又例如，控制逻辑190可将标志位存储在存储器单元阵列110的存储器单元中的一些中。例如，控制逻辑190可将相应行的标志位存储在属于每个行的存储器单元中的至少一个存储器单元中。
123.又例如，行解码器140可包括与字线wl分别对应的存储元件(诸如，寄存器或锁存器)。行解码器140可将标志位存储在与每个行对应的存储元件中。
124.在处理指示翻转操作被执行的信息之后，半导体存储器装置100可终止补偿或抑制由于集中激活而引起的应力或错误的处理。
125.在一个实施例中，可在被选行被激活之后立即执行操作s140至操作s160。又例如，当被选行被去激活时，可执行操作s140至操作s160。例如，响应于确定从存储器控制器200接收到用于对激活行进行去激活的命令(例如，预充电命令)，半导体存储器装置100可执行操作s140至操作s160并且可对激活行进行去激活。
126.图8示出控制逻辑190确定集中激活是否发生在激活行的处理的示例。参照图2、图4和图8，在操作s210中，控制逻辑190检测特定行的激活。例如，响应于确定激活命令作为命令cmd被接收并且存储体组地址、存储体地址和行地址作为地址addr被接收，控制逻辑190可检测与存储体组地址、存储体地址和行地址对应的行的激活。
127.在操作s220中，控制逻辑190增大激活的计数和/或频率。例如，当与激活行邻近的行数为“1”时，控制逻辑190可管理关于激活行的一个计数和/或一个频率。当与激活行邻近的行数为“2”时，控制逻辑190可管理关于激活行的与两个相邻行对应的两个计数和/或两个频率。用于对计数和/或频率进行计算的计数器可包括在控制逻辑190中。
128.例如，计数可指示在针对相邻行执行刷新操作或者相邻行被激活然后被去激活之后，当前被选行被激活然后被去激活的次数。例如，计数可指示在针对相邻行执行刷新操作或者相邻行被激活然后被去激活之后，接收到激活命令作为命令cmd并且接收到当前激活行的地址作为地址addr的次数。
129.频率可指示在针对相邻行执行刷新操作或者相邻行被激活然后被去激活之后，在给定时间窗期间当前被选行被激活然后被去激活的次数。例如，频率可对应于在给定时间窗期间增大的计数。给定时间窗可对应于从“当前被选行被激活的时间点(例如，当前时间点)早给定时间段的”过去时间点到当前时间点的时段。
130.在操作s230中，控制逻辑190确定计数和/或频率是否达到第一阈值vth1。当计数和/或频率未达到第一阈值vth1时，控制逻辑190确定集中激活未发生在激活行。之后，控制
逻辑190可终止与翻转操作相关联的用于确定集中激活的算法。
131.当在操作s230中确定计数和/或频率达到第一阈值vth1时，在操作s240中，控制逻辑190确定集中激活发生在激活行。在确定集中激活发生在激活行之后，控制逻辑190可初始化计数和/或频率。
132.在一个实施例中，响应于确定针对与特定行邻近的相邻行执行了刷新操作或激活，控制逻辑190可初始化特定行的计数和/或频率。
133.如上所述，在图3的根据第二策略p2的第四状态s4下，控制逻辑190可通过将与激活行相关联的激活的计数和/或频率与第一阈值vth1进行比较来确定集中激活的发生，并且可基于确定结果选择性地翻转攻击行中的存储器单元的数据位。
134.如以上描述的那样，在图3的根据第一策略p1的第三状态s3下，控制逻辑190可通过将激活行的计数和/或频率与等于或不同于第一阈值vth1的阈值进行比较来确定集中激活的发生，并且可基于确定结果选择性地针对受害行中的存储器单元的数据位执行刷新操作。例如，刷新操作可包括从受害行读取数据位并将读取的位写入受害行。
135.图9示出半导体存储器装置100确定与翻转操作和刷新操作相关联的集中激活的处理的示例。参照图1、图2、图3、图4和图9，半导体存储器装置100的控制逻辑190可根据第一策略p1和第二策略p2，一起执行针对攻击行的翻转操作和针对受害行的刷新操作。
136.在操作s310中，控制逻辑190检测行的激活。操作s310可被执行为与操作s210相同。
137.在操作s320中，控制逻辑190增大激活的第一计数和/或第一频率以及第二计数和/或第二频率。第一计数和/或第一频率可与翻转操作相关联地使用。第二计数和/或第二频率可与刷新操作相关联地使用。可与操作s220类似地执行操作s320。用于对第一计数和/或第一频率以及第二计数和/或第二频率进行计算的计数器可包括在控制逻辑190中。
138.在操作s330中，控制逻辑190将第一计数和/或第一频率与第一阈值vth1进行比较。当第一计数和/或第一频率未达到第一阈值vth1时，控制逻辑190可省略操作s340并且可执行操作s350。当第一计数和/或第一频率达到第一阈值vth1时，控制逻辑190执行操作s340。可与操作s230类似地执行操作s330。
139.在操作s340中，控制逻辑190确定第一阶段的集中激活是否发生在激活行。当第一阶段的集中激活被确定时，半导体存储器装置100可执行翻转操作。在第一阶段的集中激活被确定之后，控制逻辑190可初始化第一计数和/或第一频率。可与操作s240类似地执行操作s340。
140.在操作s350中，控制逻辑190将第二计数和/或第二频率与第二阈值vth2进行比较。第二阈值vth2可大于第一阈值vth1。当第二计数和/或第二频率未达到第二阈值vth2时，控制逻辑190可省略操作s360并且可终止用于确定集中激活的算法。当第二计数和/或第二频率达到第二阈值vth2时，控制逻辑190执行操作s360。
141.在操作s360中，控制逻辑190确定第二阶段的集中激活是否发生在激活行。当第二阶段的集中激活被确定时，半导体存储器装置100(例如，半导体存储器装置100的行解码器140和感测放大器120)可执行刷新操作。在第二阶段的集中激活被确定之后，控制逻辑190可初始化第一计数和/或第一频率以及第二计数和/或第二频率。
142.在一个实施例中，第二阈值vth2大于第一阈值vth1。半导体存储器装置100可响应
于激活的次数或频率达到第一阈值vth1而确定第一阶段的集中激活。半导体存储器装置100可通过响应于确定第一阶段的集中激活发生而执行翻转操作来补偿或抑制应力或错误的累积。
143.半导体存储器装置100可响应于激活的次数或频率达到第二阈值vth2而确定第二阶段的集中激活。半导体存储器装置100可通过响应于确定第二阶段的集中激活发生而执行刷新操作来整体地去除应力或错误的影响。
144.刷新操作之间发生的应力或错误可通过翻转操作来补偿或抑制。因此，与基于图3的第一策略p1执行受害行的刷新操作的情况相比，在基于图3的第一策略p1和第二策略p2执行刷新操作和翻转操作两者的情况下，可将用于确定与刷新操作相关联的集中激活的参考(例如，第二阈值vth2)设置为更大的值。
145.在一个实施例中，当特定行被连续激活时，可与特定行相关联地交替执行翻转操作和刷新操作。当第一计数和/或第一频率达到第一阈值vth1并且第二计数和/或第二频率也达到第二阈值vth2时，可与特定行相关联地执行(或保留)翻转操作和刷新操作。又例如，当第一计数和/或第一频率达到第一阈值vth1并且第二计数和/或第二频率也达到第二阈值vth2时，可省略翻转操作，并且可仅执行刷新操作。
146.图10示出半导体存储器装置100调整用于确定集中激活的参考值(例如，第一阈值vth1)的处理的示例。参照图1、图2、图4、图8和图10，在操作s410中，控制逻辑190如参照图8所描述的那样基于第一阈值vth1检测集中激活。
147.在操作s420中，控制逻辑190响应于检测到集中激活而增大集中计数。在操作s430中，控制逻辑190确定集中计数是否达到第三阈值vth3。当集中计数未达到第三阈值vth3时，控制逻辑190可不执行(或可省略)操作s440并且可终止用于调整参考值的算法。
148.当集中计数达到第三阈值vth3时，在操作s440中，控制逻辑190减小第一阈值vth1。也就是说，响应于集中激活在特定行连续发生(多达第三阈值vth3)，半导体存储器装置100可减小用作用于确定集中激活(或执行翻转操作)的确定参考的第一阈值vth1。控制逻辑190可响应于集中激活在特定行连续发生(多达第三阈值vth3)而初始化集中计数。
149.在一个实施例中，控制逻辑190可逐步减小第一阈值vth1。也就是说，当集中计数达到第三阈值vth3时，控制逻辑190可减小第一阈值vth1。当集中计数再次达到第三阈值vth3时，控制逻辑190可进一步减小第一阈值vth1。
150.在一个实施例中，在与特定行邻近的相邻行的数量为2的情况下，控制逻辑190可管理关于特定行的两个集中计数。当针对与特定行邻近的相邻行执行了刷新操作或激活时，控制逻辑190可初始化第一阈值vth1和特定行的集中计数。
151.图11示出半导体存储器装置100在基于图3的第二策略p2针对攻击行执行翻转操作时执行写入操作的处理的示例。参照图1、图2、图3、图4、图6和图11，在操作s510中，半导体存储器装置100接收写入命令作为命令cmd，并且接收写入数据作为数据信号dq。
152.在一个实施例中，可在特定行被激活之后接收写入命令和写入数据。写入命令和写入数据可与作为地址addr的列地址一起被接收。
153.在操作s520中，控制逻辑190确定激活行的翻转信息是否指示翻转。当激活行的翻转信息指示翻转时，存储在感测放大器120中的数据位可处于翻转状态。在操作s530中，控制逻辑190翻转(或反相)写入数据并存储翻转的写入数据。控制逻辑190可控制第二翻转信
号fs2，使得缓冲器电路180的第二翻转电路fc2输出反相位信号。也就是说，半导体存储器装置100可翻转写入数据，并且可将翻转的数据存储(例如，覆写)在感测放大器120的数据位之中的与列地址对应的数据位上。
154.当激活行的翻转信息不指示翻转时，存储在感测放大器120中的数据位可处于正常状态，而不是翻转状态。在操作s540中，控制逻辑190在不执行翻转的情况下存储写入数据。控制逻辑190可控制第二翻转信号fs2，使得缓冲器电路180的第二翻转电路fc2输出位信号。也就是说，半导体存储器装置100可将写入数据(没有翻转操作)存储(例如，覆写)在感测放大器120的数据位之中的与列地址对应的数据位上。
155.当激活行被去激活时，存储在感测放大器120中的数据可被写入存储器单元。也就是说，半导体存储器装置100可基于翻转信息选择性地对写入数据进行反相并且可将写入数据(或反相写入数据)写入(例如，覆写)存储器单元。
156.图12示出半导体存储器装置100在基于图3的第二策略p2针对攻击行执行翻转操作时执行读取操作的处理的示例。参照图1、图2、图3、图4、图6和图12，在操作s610中，半导体存储器装置100接收读取命令作为命令cmd。在一个实施例中，可在特定行被激活之后接收读取命令。读取命令可与作为地址addr的列地址一起被接收。
157.在操作s620中，控制逻辑190确定激活行的翻转信息是否指示翻转。当激活行的翻转信息指示翻转时，存储在感测放大器120中的数据位可处于翻转状态。在操作s630中，读取的数据位被翻转(或反相)并被输出。控制逻辑190可控制第一翻转信号fs1，使得缓冲器电路180的第一翻转电路fc1输出反相位信号。也就是说，半导体存储器装置100可翻转存储在感测放大器120中的数据位之中的与列地址对应的数据位，并且可输出翻转的数据位作为数据信号dq。
158.当激活行的翻转信息不指示翻转时，存储在感测放大器120中的数据位可处于正常状态，而不是翻转状态。在操作s640中，读取的数据位可在未被翻转或反相的情况下被输出。控制逻辑190可控制第一翻转信号fs1，使得缓冲器电路180的第一翻转电路fc1输出位信号。也就是说，半导体存储器装置100可输出存储在感测放大器120中的数据位之中的与列地址对应的数据位作为数据信号dq。
159.也就是说，半导体存储器装置100可基于翻转信息选择性地对读取数据进行反相，以便作为数据信号dq被输出。
160.图13示出根据本公开的实施例的半导体存储器装置100a。参照图1、图2、图3、图5和图13，半导体存储器装置100a可包括第一存储体组bg1至第四存储体组bg4。第一存储体组bg1至第四存储体组bg4中的每个可包括第一存储体b1至第四存储体b4。第一存储体b1至第四存储体b4中的每个可包括存储器单元阵列110和感测放大器120。
161.半导体存储器装置100a还可包括地址寄存器130、行解码器140、列解码器150、第一局部门控电路至第四局部门控电路161、162、163和164、全局门控电路170、缓冲器电路180和控制逻辑190。
162.除了翻转电路(fc)121设置在感测放大器120中之外，半导体存储器装置100a的配置和操作可与图4的半导体存储器装置100的配置和操作相同。因此，将省略附加描述以避免冗余。在第一存储体组bg1至第四存储体组bg4的第一存储体b1至第四存储体b4中的每个中，感测放大器120可包括翻转电路121。
163.图14示出图13的半导体存储器装置100a的操作方法的示例。在一个实施例中，用于基于第二策略p2翻转攻击行的数据位的方法的示例在图14中示出。参照图2、图3、图5、图6、图13和图14，在操作s710中，控制逻辑190接收激活命令作为命令cmd。此外，控制逻辑190和地址寄存器130可接收存储体组地址、存储体地址和行地址作为地址addr。
164.响应于激活命令，在操作s720中，行解码器140选择存储器阵列单元110的多个行中的一行，使得被选行的字线被激活。行解码器140可基于存储体组地址选择存储体组，可基于存储体地址选择被选存储体组的多个存储体中的一个，并且可选择被选存储体的多个行中的一行，使得被选行的字线被激活。
165.在操作s730中，控制逻辑190确定与被选行相关联的激活是否集中。例如，控制逻辑190可确定集中激活是否发生在被选行。当集中激活未发生在被选行时，半导体存储器装置100a可终止程序而不执行补偿或抑制由于集中激活而引起的应力或错误的处理。之后，半导体存储器装置100a可等待存储器控制器200的命令cmd和地址addr。
166.当集中激活发生在被选行时，半导体存储器装置100a可执行补偿或抑制由于集中激活而引起的应力或错误的处理。例如，半导体存储器装置100a可执行操作s740。操作s710、操作s720和操作s730可与操作s110、操作s120和操作s130相同。
167.当集中激活发生在被选行时，在操作s740中，控制逻辑190可翻转数据位。控制逻辑190可通过使用感测放大器120的第一翻转电路fc1和第二翻转电路fc2中的一个来翻转数据位。控制逻辑190可存储激活行的翻转信息。
168.比较图4的半导体存储器装置100和图13的半导体存储器装置100a，图13的半导体存储器装置100a可包括用于多个成对的位线感测放大器或多个成对的列选择晶体管cst中的每个的第一翻转电路fc1和第二翻转电路fc2。因此，存储在感测放大器120中的所有数据位可被同时翻转。
169.在一个实施例中，半导体存储器装置100a可被修改，使得针对多个成对的内部输入和输出线iio中的每个或多个成对的第二输入和输出线io2中的每个设置第一翻转电路fc1和第二翻转电路fc2。
170.图15示出存储器系统10的操作方法的示例。参照图1和图15，在操作s810中，存储器控制器200将激活命令act和行地址ra发送到半导体存储器装置100。在操作s820中，半导体存储器装置100激活与行地址ra对应的行。
171.在操作s830中，存储器控制器200确定是否发生集中激活ca。例如，存储器控制器200可基于参照图8和图9描述的方法来确定是否发生集中激活ca。当未发生集中激活ca时，存储器控制器200可终止补偿或抑制由于集中激活ca而引起的应力或错误的处理。
172.当发生集中激活ca时，在操作s840中，存储器控制器200将翻转命令flip发送到半导体存储器装置100。在操作s850中，响应于翻转命令flip，半导体存储器装置100翻转激活行的数据位。
173.与图7或图14的方法相比，集中激活ca的确定可由存储器控制器200执行。翻转信息可由半导体存储器装置100管理。如参照图11和图12所描述的那样，半导体存储器装置100可基于翻转信息选择性地对数据位进行反相，并且可执行写入操作或读取操作。
174.又例如，翻转信息也可由存储器控制器200管理。半导体存储器装置100可响应于翻转命令flip执行翻转操作，并且可在写入操作或读取操作中不翻转数据位。存储器控制
器200可基于翻转信息翻转写入数据以便被发送到半导体存储器装置100，或者可基于翻转信息翻转从半导体存储器装置100传送的数据。
175.图16示出根据本公开的实施例的电子装置1000的示例。参照图16，电子装置1000可包括主处理器1100、触摸面板1200、触摸驱动器集成电路(tdi)1202、显示面板1300、显示驱动器集成电路(ddi)1302、系统存储器1400、存储装置1500、音频处理器1600、通信块1700、图像处理器1800和用户接口1900。在一个实施例中，电子装置1000可以是各种电子装置(诸如，个人计算机、膝上型计算机、服务器、工作站、便携式通信终端、个人数字助理(pda)、便携式媒体播放器(pmp)、数码相机、智能电话、平板计算机和可穿戴装置)中的一种。
176.主处理器1100可控制电子装置1000的整体操作。主处理器1100可控制/管理电子装置1000的组件的操作。主处理器1100可执行用于操作电子装置1000的各种操作。触摸面板1200可被配置为在触摸驱动器集成电路1202的控制下感测来自用户的触摸输入。显示面板1300可被配置为在显示驱动器集成电路1302的控制下显示图像信息。
177.系统存储器1400可存储在电子装置1000的操作中使用的数据。例如，系统存储器1400可包括易失性存储器(诸如，静态随机存取存储器(sram)、动态ram(dram)或同步dram(sdram))和/或非易失性存储器(诸如，相变ram(pram)、磁阻式ram(mram)、电阻式ram(reram)或铁电ram(fram))。
178.无论是否被供电，存储装置1500都可存储数据。例如，存储装置1500可包括各种非易失性存储器(诸如，闪存、pram、mram、reram和fram)中的至少一种。例如，存储装置1500可包括电子装置1000的嵌入式存储器和/或可移动存储器。
179.音频处理器1600可通过使用音频信号处理器1610来处理音频信号。音频处理器1600可通过麦克风1620接收音频输入，或者可通过扬声器1630提供音频输出。通信块1700可通过天线1710与外部装置/系统交换信号。通信块1700的收发器1720和调制器/解调器(modem)1730可依照以下各种无线通信协议中的至少一种来处理与外部装置/系统交换的信号：长期演进(lte)、全球微波接入互操作性(wimax)、全球移动通信系统(gsm)、码分多址(cdma)、蓝牙、近场通信(nfc)、无线保真(wi-fi)和射频识别(rfid)。
180.图像处理器1800可通过透镜1810接收光。包括在图像处理器1800中的图像装置1820和图像信号处理器(isp)1830可基于接收的光生成关于外部对象的图像信息。除了触摸面板1200、显示面板1300、音频处理器1600和图像处理器1800之外，用户接口1900可包括能够与用户交换信息的接口。用户接口1900可包括键盘、鼠标、打印机、投影仪、各种传感器、人体通信装置等。
181.电子装置1000还可包括电源管理ic(电源管理集成电路，pmic)1010、电池1020和电源连接器1030。电源管理ic 1010可根据从电池1020供应的电力或从电源连接器1030供应的电力生成内部电力，并且可将内部电力提供给主处理器1100、触摸面板1200、触摸驱动器集成电路(tdi)1202、显示面板1300、显示驱动器集成电路(ddi)1302、系统存储器1400、存储装置1500、音频处理器1600、通信块1700、图像处理器1800和用户接口1900。
182.电子装置1000可包括参照图1至图15描述的半导体存储器装置100或存储器系统10。例如，本公开的半导体存储器装置100或存储器系统10可利用系统存储器1400来实现。又例如，半导体存储器装置100或存储器系统10可利用触摸驱动器集成电路1202、显示驱动
器集成电路1302、存储装置1500、音频信号处理器1610、modem 1730、图像信号处理器1830和/或用户接口1900的存储器来实现。
183.在以上实施例中，通过使用术语“第一”、“第二”、“第三”等来描述根据本公开的组件。然而，术语“第一”、“第二”、“第三”等可用于将组件彼此区分开，而不限制本公开。例如，术语“第一”、“第二”、“第三”等不需要涉及任何形式的顺序或数字含义。
184.在以上实施例中，通过使用块来引用根据本公开的实施例的组件。这些块可利用各种硬件装置(诸如，集成电路、专用ic(asic)、现场可编程门阵列(fpga)和复杂可编程逻辑器件(cpld))、在硬件装置中驱动的固件、诸如应用的软件、或硬件装置和软件的组合来实现。此外，块可包括利用集成电路中的半导体元件实现的电路，或者注册为知识产权(ip)的电路。
185.根据本公开，响应于特定行的存储器单元被密集激活，存储在特定行的存储器单元中的数据位可被翻转。因此，提供了一种能够补偿或抑制来自特定行中的存储器单元的集中激活的应力的方法和半导体存储器装置、以及存储器控制器的操作方法。
186.虽然已经参照本公开的实施例描述了本公开，但是对于本领域普通技术人员将清楚的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可对其进行各种改变和修改。

技术特征：

1.一种用于访问按行和列布置的存储器单元的方法，所述方法包括：激活存储器单元的多个行中的特定行；以及响应于确定集中激活发生在特定行，翻转存储在特定行的存储器单元中的数据位。2.根据权利要求1所述的方法，其中，响应于确定集中激活发生在特定行而翻转存储在特定行的存储器单元中的数据位的步骤包括：响应于确定特定行被激活的次数或特定行被激活的频率达到阈值，翻转存储在特定行的存储器单元中的数据位。3.根据权利要求2所述的方法，还包括：响应于确定集中激活连续发生在特定行，减小所述阈值。4.根据权利要求3所述的方法，还包括：响应于确定存储在特定行的相邻行中的至少一个的存储器单元中的数据位被刷新，将所述阈值初始化为初始值。5.根据权利要求2所述的方法，还包括：响应于确定存储在特定行的相邻行中的至少一个的存储器单元中的数据位被刷新，初始化特定行被激活的次数或特定行被激活的频率。6.根据权利要求1所述的方法，还包括：响应于确定集中激活发生在特定行，刷新存储在与特定行邻近的相邻行的存储器单元中的数据位。7.根据权利要求1所述的方法，其中，响应于确定集中激活发生在特定行而翻转存储在特定行的存储器单元中的数据位的步骤包括：响应于确定集中激活连续发生在特定行，交替地执行翻转存储在特定行的存储器单元中的数据位的操作和刷新存储在与特定行邻近的相邻行的存储器单元中的数据位的操作。8.根据权利要求1至7中的任一项所述的方法，还包括：存储指示存储在特定行的存储器单元中的数据位是否由于翻转而被反相的数据位的信息。9.根据权利要求8所述的方法，还包括：接收与特定行的存储器单元中的至少一些存储器单元相关联的写入命令和写入数据；以及基于所述信息选择性地对写入数据进行反相，以便被写入存储器单元中的所述至少一些存储器单元。10.根据权利要求8所述的方法，还包括：接收与特定行的存储器单元中的至少一些存储器单元相关联的读取命令；从存储器单元中的所述至少一些存储器单元读取数据；以及基于所述信息选择性地对读取数据进行反相并输出。11.一种半导体存储器装置，包括：垫，被配置为与外部装置连接；存储器单元阵列，包括按行和列布置的存储器单元；感测放大器，通过位线与存储器单元的列连接；行解码器，通过字线与存储器单元的行连接；
缓冲器电路，连接在感测放大器与所述垫之间；以及控制逻辑，其中，响应于确定激活命令被接收，行解码器激活存储器单元的多个行中的一行，并且感测放大器存储激活行的存储器单元的数据位，并且其中，响应于确定集中激活发生在激活行，控制逻辑控制所述半导体存储器装置，使得存储在感测放大器中的激活行的存储器单元的数据位被执行翻转。12.根据权利要求11所述的半导体存储器装置，其中，控制逻辑存储指示激活行的存储器单元的数据位中的哪些数据位由于翻转而被反相的信息。13.根据权利要求12所述的半导体存储器装置，其中，响应于确定写入命令和写入数据被接收，控制逻辑控制所述半导体存储器装置，使得基于所述信息选择性地对写入数据进行反相，并且将选择性地反相的写入数据覆写在存储在感测放大器中的数据位中的至少一些数据位上。14.根据权利要求12所述的半导体存储器装置，其中，响应于确定读取命令被接收，控制逻辑控制所述半导体存储器装置，使得感测放大器或缓冲器电路基于所述信息对存储在感测放大器中的数据位中的至少一些进行反相并输出。15.根据权利要求11所述的半导体存储器装置，其中，响应于确定集中激活发生在激活行，行解码器和感测放大器针对与激活行邻近的相邻行执行刷新操作。16.根据权利要求11所述的半导体存储器装置，其中，响应于确定集中激活连续发生在激活行，控制逻辑控制所述半导体存储器装置，以便交替地执行翻转激活行的存储器单元的数据位的翻转操作和与激活行邻近的相邻行的存储器单元的刷新操作。17.根据权利要求11至16中的任一项所述的半导体存储器装置，其中，响应于确定激活行被激活的次数或激活行被激活的频率达到阈值，控制逻辑检测到发生集中激活。18.一种存储器系统，包括：半导体存储器装置，包括按行和列布置的存储器单元；以及存储器控制器，被配置为将行地址和激活命令发送到半导体存储器装置，其中，半导体存储器装置响应于激活命令而激活存储器单元的多个行之中的与行地址对应的行，并且其中，半导体存储器装置响应于确定集中激活发生在激活行而翻转存储在激活行的存储器单元中的数据位。19.根据权利要求18所述的存储器系统，其中，响应于存储在激活行的存储器单元中的数据位被翻转之后从存储器控制器接收到读取命令，半导体存储器装置对翻转的数据位再次进行翻转以便输出到存储器控制器。20.根据权利要求18所述的存储器系统，其中，响应于存储在激活行的存储器单元中的数据位被翻转之后从存储器控制器接收到写入命令，半导体存储器装置翻转写入数据以便被覆写在翻转的数据位上。

技术总结

公开了访问存储器单元的方法、半导体存储器装置和存储器系统。所述方法包括激活存储器单元的多个行中的特定行，以及响应于确定集中激活发生在特定行而翻转存储在特定行的存储器单元中的数据位。器单元中的数据位。器单元中的数据位。

技术研发人员：

宋元亨 柳廷旻 赵诚珍

受保护的技术使用者：

三星电子株式会社

技术研发日：

2022.05.30

技术公布日：

2023/2/27