用于电源斜降序列的电压检测器的制作方法

1.本公开内容总体上涉及计算机开发领域，并且更具体地，涉及一种用于电源斜降(ramp down)序列的电压检测器。

背景技术：

2.存储设备可以包括存储器，例如多堆叠体3d交叉点存储器阵列。可以经由存储器阵列的字线和位线对存储器阵列的存储器单元进行编程。各种电压供应可以用于存储器阵列和相关联的控制逻辑单元。
附图说明
3.图1示出了根据某些实施例的计算机系统的部件。
4.图2示出了根据某些实施例的存储器分区。
5.图3示出了根据某些实施例的耦接到存取电路系统的存储器单元。
6.图4是根据某些实施例的三维(3d)交叉点存储器堆叠体的部分的透视图。
7.图5示出了根据某些实施例的包括用于电源斜降序列的电压检测器的示例系统。
8.图6示出了根据某些实施例的电源斜降序列的波形。
9.图7示出了根据某些实施例的电压检测器和相关联的时序图。
10.图8示出了根据某些实施例的电压检测器跳闸窗口。
11.图9示出了根据某些实施例的用于电源斜降的流程。
12.在各个附图中，相同的附图标记和名称表示相同的元件。
具体实施方式
13.尽管附图示出了特定的计算机系统，但是各种实施例的概念可应用于任何合适的计算机系统。其中可以使用本公开内容的教导的系统的示例包括台式计算机系统、服务器计算机系统、存储系统、手持设备、平板计算机、其他薄笔记本、片上系统(soc)设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、数码相机、媒体播放器、个人数字助理(pda)和手持pc。嵌入式应用可以包括微控制器、数字信号处理器(dsp)、soc、网络计算机(netpc)、机顶盒、网络集线器、广域网(wan)交换机或者可以执行下面教导的功能和操作的任何其他系统。本公开内容的各种实施例可以在任何合适的计算环境中使用，例如个人计算设备、服务器、大型机、云计算服务供应商基础设施、数据中心、通信服务供应商基础设施(例如，演进分组核心的一个或多个部分)或包括一个或多个计算设备的其他环境。
14.图1示出了根据某些实施例的计算机系统100的部件。系统100包括耦接到外部输入/输出(i/o)控制器104的中央处理单元(cpu)102、诸如固态驱动器(ssd)或双列直插存储器模块(dimm)的存储设备106、以及系统存储器设备107。在操作期间，数据可以在存储设备106和/或系统存储器设备107与cpu 102之间传递。在各种实施例中，涉及存储设备106或系统存储器设备107的特定存储器访问操作(例如，读取和写入操作)可以由操作系统和/或由
处理器108执行的其他软件应用程序发出。在各种实施例中，存储设备106可以包括存储设备控制器118和一个或多个存储器芯片116，每个存储器芯片116包括任何合适数量的存储器分区122。
15.在诸如存储设备106的各种设备中，可以执行电源斜降序列，其中多个电压源在量值上向地电压(例如，vss)斜降。例如，可以使用电源斜降序列，例如，以使设备的至少一部分进入低功率状态。在存储设备106(例如，包括3d交叉点存储器的一个存储设备)中，可以向存储介质并且向控制电路系统(circuitry)(例如，存储设备控制器118、芯片控制器126等)提供各种电源电压。在一些设备中，高电压供应的斜降可以导致高的不受控制的低压电流。在一些情况下，该电流可能对设备的电路系统(例如，控制器电路系统)造成危险，或者引起其他系统功率输送问题。
16.一些设备可以通过在使高电压供应斜降以便进入低功率状态模式之前发出切断低电压供应的命令来减轻该问题。然而，在一些情况下，这可能是不切实际或不可行的。
17.本公开内容的各种实施例提供了一种电压检测器，其用于感测负的高电压焊盘电压电平(例如vnn)，并且响应于电压电平越过电压阈值而将设备的电路系统置于低功率状态模式。在一些实施例中，电压阈值是具有足够低的量值的电压电平，该电压电平使得耦接到负的高电压的电路系统被停用(因此指示电路系统正进入低功率状态)。例如，当电源斜降序列首先使高电压负轨(例如vnn)向地(vss)斜降，并且然后使第一高电压正轨(例如vhh)和第二高电压正轨(例如vpp)斜降时，可以使用这样的电压检测器。各种实施例可以实现以下中的一个或多个：简化电源斜降序列、减少电源斜降能量和过大电流、系统电容器大小和成本。
18.在各种实施例中，电压检测器可以位于诸如存储器芯片116的存储器芯片的内部(例如，每个存储器芯片116可以包括电压检测器)，并且可以检测用于存储器芯片116的分区的电源斜降序列。
19.cpu 102包括处理器108，例如微处理器、嵌入式处理器、数字信号处理器(dsp)、网络处理器、手持处理器、应用处理器、协处理器、soc或用于执行代码(例如软件指令)的其他设备。在所示实施例中，处理器108包括两个处理元件(在所示实施例中为核心114a和114b)，这两个处理元件可以包括非对称处理元件或对称处理元件。然而，处理器可以包括可以是对称或非对称的任何数量的处理元件。cpu 102在本文中可以被称为主机计算设备(尽管主机计算设备可以是可操作用于向存储设备106发出存储器访问命令的任何合适的计算设备)。
20.在一个实施例中，处理元件是指支持软件线程的硬件或逻辑单元。硬件处理元件的示例包括：线程单元、线程时隙、线程、处理单元、上下文、上下文单元、逻辑处理器、硬件线程、核心和/或能够保持处理器的状态(例如执行状态或架构状态)的任何其他元件。即，在一个实施例中，处理元件是指能够独立地与诸如软件线程、操作系统、应用程序或其他代码等的代码相关联的任何硬件。物理处理器(或处理器插槽)通常是指集成电路，其可能包括任何数量的其他处理元件，例如核心或硬件线程。
21.核心114(例如，114a或114b)可以指位于集成电路上的能够维持独立架构状态的逻辑单元，其中每个独立维持的架构状态与至少一些专用执行资源相关联。硬件线程可以指位于集成电路上的能够维持独立架构状态的任何逻辑单元，其中独立维持的架构状态共
享对执行资源的访问。可以看出，当共享某些资源而其他资源专用于架构状态时，硬件线程和核心的命名之间的界线重叠。然而，通常，核心和硬件线程被操作系统视为单独的逻辑处理器，其中操作系统能够单独地调度每个逻辑处理器上的操作。
22.在各种实施例中，处理元件还可以包括一个或多个算术逻辑单元(alu)、浮点单元(fpu)、高速缓存、指令流水线、中断处理硬件、寄存器或便于处理元件的操作的其他硬件。
23.i/o控制器110是集成i/o控制器，其包括用于在cpu 102与i/o设备之间传送数据的逻辑单元。在其他实施例中，i/o控制器110可以在与cpu 102不同的芯片上。i/o设备可以指能够向诸如cpu 102的电子系统传递数据和/或从其接收数据的任何合适的设备。例如，i/o设备可以包括：音频/视频(a/v)设备控制器，例如图形加速器或音频控制器；数据存储设备控制器，例如闪存存储器设备、磁存储盘或光存储盘控制器；无线收发器；网络处理器；网络接口控制器；或用于诸如监视器、打印机、鼠标、键盘或扫描仪的另一输入设备的控制器；或其他合适的设备。在特定实施例中，i/o设备可以包括通过i/o控制器110耦接到cpu 102的存储设备106。
24.i/o设备可以使用任何合适的信令协议与cpu 102的i/o控制器110通信，所述信令协议例如外围部件互连(pci)、pci express(pcie)、通用串行总线(usb)、串行连接scsi(sas)、串行ata(sata)、光纤通道(fc)、ieee 802.3、ieee 802.11或其他当前或未来的信令协议。在特定实施例中，i/o控制器110和相关联的i/o设备可以根据诸如非易失性存储器express(nvme)(例如，如由可在www.nvmexpress.org/specifications/获得的规范中的一个或多个所描述的)或高级主机控制器接口(ahci)(例如，如由诸如可在http://www.intel/content/www/us/en/io/serial-ata/serial-ata-ahci-spec-rev1-3-1.html获得的串行ata ahci：规范、rev.1.3.1的一个或多个ahci规范所描述的)的逻辑设备接口规范来传送数据和命令。在各种实施例中，耦接到i/o控制器110的i/o设备可以位于片外(例如，不在与cpu 102相同的芯片上)或者可以集成在与cpu 102相同的芯片上。
25.cpu存储器控制器112是集成存储器控制器，其控制去往和来自一个或多个系统存储器设备107的数据流。cpu存储器控制器112可以包括可操作用于从系统存储器设备107读取、向系统存储器设备107写入、或可操作用于从系统存储器设备107请求其他操作的逻辑单元。在各种实施例中，cpu存储器控制器112可以从核心114和/或i/o控制器110接收写入请求，并且可以将这些请求中指定的数据提供给系统存储器设备107以用于存储在系统存储器设备107中。cpu存储器控制器112还可以从系统存储器设备107读取数据，并且将所读取的数据提供给i/o控制器110或核心114。在操作期间，cpu存储器控制器112可以发出包括系统存储器设备107的一个或多个地址的命令，以便从存储器读取数据或向存储器写入数据(或执行其他操作)。在一些实施例中，cpu存储器控制器112可以在与cpu 102相同的芯片上实施，而在其他实施例中，cpu存储器控制器112可以在与cpu 102不同的芯片上实施。i/o控制器110可以对一个或多个存储设备106执行类似的操作。
26.cpu 102还可以通过外部i/o控制器104耦接到一个或多个其他i/o设备。在特定实施例中，外部i/o控制器104可以将存储设备106耦接到cpu 102。外部i/o控制器104可以包括用于管理一个或多个cpu 102与i/o设备之间的数据流的逻辑单元。在特定实施例中，外部i/o控制器104与cpu 102一起位于主板上。外部i/o控制器104可以使用点对点或其他接口与cpu 102的部件交换信息。
27.系统存储器设备107可以存储任何合适的数据，例如由处理器108用来提供计算机系统100的功能的数据。例如，与由核心114执行的程序或访问的文件相关联的数据可以存储在系统存储器设备107中。因此，系统存储器设备107可以包括存储由核心114执行或以其他方式使用的数据和/或指令序列的系统存储器。在各种实施例中，系统存储器设备107可以存储临时数据、即使在去除对系统存储器设备107的供电之后也维持其状态的持久性数据(例如，用户的文件或指令序列)、或其组合。系统存储器设备107可以专用于特定cpu 102或与计算机系统100的其他设备(例如，一个或多个其他处理器或其他设备)共享。
28.在各种实施例中，系统存储器设备107可以包括具有任何数量的存储器分区的存储器、存储器设备控制器和其他支持逻辑单元(未示出)。存储器分区可以包括非易失性存储器和/或易失性存储器。
29.非易失性存储器是一种存储介质，其不需要电力来维持由介质存储的数据的状态，因此，即使中断容纳存储器的设备的电力，非易失性存储器也可以具有确定的状态。非易失性存储器的非限制性示例可以包括以下中的任何一个或其组合：3d交叉点存储器、相变存储器(例如，在存储器单元中使用硫属化物材料玻璃相变材料的存储器)、铁电存储器、硅-氧化物-氮化物-氧化物-硅(sonos)存储器、聚合物存储器(例如，铁电聚合物存储器)、铁电晶体管随机存取存储器(fe-tram)双向存储器、反铁电存储器、纳米线存储器、电可擦除可编程只读存储器(eeprom)、忆阻器、单级或多级相变存储器(pcm)、自旋霍尔效应磁性ram(she-mram)和自旋转移矩磁性ram(sttram)、电阻存储器、并入有忆阻器技术的磁阻随机存取存储器(mram)存储器、包括金属氧化物基、氧空位基和导电桥随机存取存储器(cb-ram)的电阻存储器、基于自旋电子磁性结存储器的设备、基于磁性隧穿结(mtj)的设备、基于dw(畴壁)和sot(自旋轨道转移)的设备、基于晶闸管的存储器设备、或上述设备中的任意设备的组合、或其他存储器。
30.易失性存储器是需要电力来维持由介质存储的数据的状态的存储介质(因此易失性存储器是如果到容纳存储器的设备的电力中断则其状态(并且因此存储在其上的数据)不确定的存储器)。动态易失性存储器需要刷新存储在设备中的数据以维持状态。动态易失性存储器的一个示例包括dram(动态随机存取存储器)，或一些变体，例如同步dram(sdram)。如本文所述的存储器子系统可以与多种存储器技术兼容，例如ddr3(双倍数据速率版本3，jedec(联合电子设备工程委员会)在2007年6月27日最初发布，当前为发布版本21)、ddr4(ddr版本4，jesd79-4初始规范，由jedec在2012年9月发布)、ddr4e(目前由jedec讨论的扩展的ddr版本4)、lpddr3(低功率ddr版本3，jesd209-3b，由jedec在2013年8月发布)、lpddr4(低功率双倍数据速率(lpddr)版本4，jesd209-4，由jedec在2014年8月最初发布)、wio2(宽i/o 2(wideio2)、jesd229-2，由jedec在2014年8月最初发布)、hbm(高带宽存储器dram，jesd235，由jedec在2013年10月最初发布)、ddr5(ddr版本5，目前由jedec讨论)、lpddr5(由jedec在2020年1月最初发布)、hbm2(hbm版本2，由jedec在2020年1月最初发布)、或其他存储器技术或存储器技术的组合，以及基于这些规范的派生或扩展的技术。
31.存储设备106可以存储任何合适的数据，例如由处理器108用来提供计算机系统100的功能的数据。例如，与由核心114a和114b执行的程序或访问的文件相关联的数据可以存储在存储设备106中。因此，在一些实施例中，存储设备106可以存储数据和/或由核心114a和114b执行或以其他方式使用的指令序列。在各种实施例中，存储设备106可以存储即
使在去除对存储设备106的供电之后也维持其状态的持久性数据(例如，用户的文件或软件应用程序代码)。存储设备106可以专用于cpu 102或与计算机系统100的其他设备(例如，另一cpu或其他设备)共享。
32.在所示出的实施例中，存储设备106包括存储设备控制器118和四个存储器芯片116，每个存储器芯片包括可操作用于存储数据的四个存储器分区122，然而，存储设备可以包括任何合适数量的存储器芯片，每个存储器芯片具有任何合适数量的存储器分区。存储器分区122包括可操作用于存储数据的多个存储器单元。存储器分区122的单元可以以任何合适的方式布置，例如以行(例如，字线)和列(例如，位线)、三维结构、扇区或以其他方式布置。在各种实施例中，单元可在逻辑上分组为库(bank)、块、子块、字线、页、帧、字节、切片(slice)或其他合适的组。在各种实施例中，存储器分区122可以包括上面列出的易失性存储器或非易失性存储器中的任何一个或其他合适的存储器。在特定实施例中，每个存储器分区122包括一个或多个3d交叉点存储器阵列。结合以下附图更详细地描述3d交叉点阵列。
33.在各种实施例中，存储设备106可以包括：盘驱动器(例如，固态驱动器)；存储器卡；通用串行总线(usb)驱动器；双列直插式存储器模块(dimm)，例如非易失性dimm(nvdimm)；集成在诸如智能电话、相机或媒体播放器的设备内的储存器；或其他合适的大容量存储设备。
34.在特定实施例中，一个或多个存储器芯片116包含在半导体封装中。在各种实施例中，半导体封装可以包括外壳，该外壳包括一个或多个半导体芯片(也称为管芯)。封装还可以包括用于连接到外部电路的接触引脚或引线。在各种实施例中，存储器芯片可以包括一个或多个存储器分区122。
35.因此，在一些实施例中，存储设备106可以包括封装，该封装包括多个芯片，每个芯片包括一个或多个存储器分区122。然而，存储设备106可以包括在任何合适的物理布置中的一个或多个存储器分区和相关联的逻辑单元的任何合适的布置。例如，存储器分区122可以被包含在一个或多个不同的物理介质中，例如电路板、半导体封装、半导体芯片、盘驱动器、其他介质或其任何组合。
36.系统存储器设备107和存储设备106可以包括任何合适类型的存储器，并且在各种实施例中不限于存储器的特定速度、技术或形状因子。例如，存储设备106可以是盘驱动器(例如固态驱动器)、闪存驱动器、与计算设备集成的存储器(例如，集成在计算设备的电路板上的存储器)、可以插入存储器插槽中的存储器模块(例如，双列直插式存储器模块)、或其他类型的存储设备。类似地，系统存储器107可以具有任何合适的形状因子。此外，计算机系统100可以包括多种不同类型的存储设备。
37.系统存储器设备107或存储设备106可以包括任何合适的接口，以使用任何合适的通信协议与cpu存储器控制器112或i/o控制器110通信，所述通信协议例如基于ddr的协议、pci、pcie、usb、sas、sata、fc、系统管理总线(smbus)或其他合适的协议。在一些实施例中，系统存储器设备107或存储设备106还可以包括通信接口，以根据诸如nvme、ahci或其他合适规范的任何合适的逻辑设备接口规范与cpu存储器控制器112或i/o控制器110通信。在特定实施例中，系统存储器设备107或存储设备106可以包括多个通信接口，每个通信接口使用单独的协议与cpu存储器控制器112和/或i/o控制器110通信。
38.存储设备控制器118可以包括逻辑单元，以从cpu 102接收请求(例如，经由与cpu
存储器控制器112或i/o控制器110通信的接口)，使得对存储器芯片116执行请求，并且将与请求相关联的数据提供给cpu 102(例如，经由cpu存储器控制器112或i/o控制器110)。存储设备控制器118还可以可操作用于经由纠错码(ecc引擎)来检测和/或校正在存储器操作期间遇到的错误。在各种实施例中，控制器118还可以监视存储设备106的各种特性(例如温度或电压)，并且向cpu 102报告相关联的统计。存储设备控制器118可以在与存储器芯片116相同的电路板或设备上实施，或者在不同的电路板或设备上实施。例如，在一些环境中，存储设备控制器118可以是管理计算机系统100的多个不同存储设备106的存储器操作的集中式存储控制器。
39.存储设备控制器118包括地址转换引擎120，以将逻辑地址转换为物理地址。
40.在各种实施例中，存储设备106还包括程序控制逻辑单元124，程序控制逻辑单元124可操作用于控制当向存储器芯片116写入数据或从存储器芯片116读取数据时执行的编程序列。在各种实施例中，程序控制逻辑单元124可以提供在数据的编程和/或读取(或执行与读取或编程操作相关联的其他操作)期间施加到存储器单元的各种电压(或指示应提供哪些电压的信息)，执行纠错，并且执行其他合适的功能。
41.在各种实施例中，程序控制逻辑单元124可以集成在与存储设备控制器118相同的芯片上或者不同的芯片上。在所示的实施例中，程序控制逻辑单元124被示为存储设备控制器118的一部分，尽管在各种实施例中，程序控制逻辑单元124的全部或一部分可以与存储设备控制器118分离并且可通信地耦接到存储设备控制器118。例如，本文所述的程序控制逻辑单元124的全部或一部分可以位于存储器芯片116上。在各种实施例中，本文对“控制器”的引用可以指任何合适的控制逻辑单元，例如存储设备控制器118、芯片控制器126或分区控制器。在一些实施例中，对控制器的引用可以设想分布在多个部件上的逻辑单元，例如存储设备控制器118、芯片控制器126和/或分区控制器的逻辑单元。
42.在各种实施例中，存储设备控制器118可以从主机设备(例如，cpu 102)接收命令，确定用于命令的目标存储器芯片，并且将命令传送到目标存储器芯片的芯片控制器126。在一些实施例中，存储设备控制器118可以在向芯片控制器126发送命令之前修改命令。
43.芯片控制器126可以从存储设备控制器118接收命令，并且确定用于命令的目标存储器分区122。芯片控制器126然后可以将命令发送到所确定的存储器分区122的控制器。在各种实施例中，芯片控制器126可以在将命令发送到分区122的控制器之前修改命令。
44.在一些实施例中，系统100的所有或一些元件驻留在(或耦接到)相同的电路板(例如，主板)上。在各种实施例中，可以存在元件之间的任何合适的划分。例如，cpu 102中所示的元件可以位于单个管芯上(例如，片上)或封装上，或者cpu 102的任何元件可以位于片外或封装外。类似地，存储设备106中所示出的元件可以位于单个芯片上或多个芯片上。在各种实施例中，存储设备106和计算主机(例如，cpu 102)可以位于相同的电路板上或相同的设备上，并且在其他实施例中，存储设备106和计算主机可以位于不同的电路板或设备上。
45.系统100的部件可以以任何合适的方式耦接在一起。例如，总线可以将任何部件耦接在一起。总线可以包括任何已知的互连，例如多点总线、网状互连、环形互连、点对点互连、串行互连、并行总线、一致性(例如，高速缓存一致性)总线、分层协议架构、差分总线和射电收发器逻辑(gunning transceiver logic，gtl)总线。在各种实施例中，集成i/o子系统包括系统100的各种部件之间的点对点多路复用逻辑单元，所述部件例如核心114、一个
或多个cpu存储器控制器112、i/o控制器110、集成i/o设备、直接存储器存取(dma)逻辑单元(未示出)等。在各种实施例中，计算机系统100的部件可以通过一个或多个网络耦接在一起，所述网络包括任何数量的中间网络节点，例如路由器、交换机或其他计算设备。例如，计算主机(例如，cpu 102)和存储设备106可以通过网络可通信地耦接。
46.尽管未示出，但是系统100可以使用电池和/或电源插座连接器和相关联的系统来接收电力，使用显示器来输出由cpu 102提供的数据，或者使用网络接口来允许cpu 102通过网络进行通信。在各种实施例中，电池、电源插座连接器、显示器和/或网络接口可以通信地耦接到cpu 102。可以使用其他电源，例如可再生能源(例如，太阳能或基于运动的电力)。
47.图2示出了根据某些实施例的图1的存储器分区122的详细示例性视图。在一个实施例中，存储器分区122可以包括3d交叉点存储器，3d交叉点存储器可以包括相变存储器或其他合适的存储器类型。在一些实施例中，3d交叉点存储器阵列206可以包括无晶体管(例如，至少相对于存储器的数据存储元件)可堆叠交叉点架构，其中存储器单元207位于排列成网格的行地址线与列地址线的交点处。行地址线215和列地址线217(分别称为字线(wl)和位线(bl))在网格的形成中交叉，并且每个存储器单元207耦接在wl与bl之间，其中wl和bl交叉(例如，在交叉点处)。在交叉点处，wl和bl可以位于不同的垂直平面处，使得wl在bl上方跨过但不物理地接触bl。如上所述，该架构可以是可堆叠的，使得字线可以跨过位于该字线下方的位线和位于该字线上方的另一存储器单元的另一位线。应当注意，行和列是方便用于提供交叉点存储器中wl和bl的布置的定性描述的术语。在各种实施例中，3d交叉点存储器阵列的单元可以是可个别寻址的。在一些实施例中，位存储可基于3d交叉点存储器单元的体电阻的变化。
48.图2示出了根据某些实施例的存储器分区。在图2的实施例中，存储器分区122包括存储器分区控制器210、字线控制逻辑单元214、位线控制逻辑单元216和存储器阵列206。主机设备(例如，cpu 102)可以向存储器分区122提供包括(一个或多个)存储器地址和/或相关联的数据的读取和/或写入命令(例如，经由存储设备控制器118和芯片控制器126)，并且可以从存储器分区122接收读取数据(例如，经由芯片控制器126和存储设备控制器118)。类似地，存储设备控制器118可以向存储器分区122提供(例如，经由芯片控制器126)主机发起的读取和写入命令或设备发起的读取和写入命令，所述命令包括存储器地址。存储器分区控制器210(与字线控制逻辑单元214和位线控制逻辑单元216结合)被配置为执行存储器访问操作，例如，对一个或多个目标存储器单元进行读取和/或对一个或多个目标存储器单元进行写入。
49.存储器阵列206对应于3d交叉点存储器(例如，3d交叉点存储器可以包括相变存储器单元或其他合适的存储器单元)的至少一部分，并且包括多条字线215、多条位线217和多个存储器单元，例如存储器单元207。每个存储器单元在字线(“wl”)和位线(“bl”)的交叉点处耦接在wl与bl之间。
50.存储器分区控制器210可以管理与芯片控制器126和/或存储设备控制器118的通信。在特定实施例中，存储器分区控制器210可以分析从另一控制器接收的一个或多个信号，以确定经由总线发送的命令是否要由存储器分区122使用。例如，控制器210可以分析命令的地址和/或使能信号线上的值，以确定命令是否应用于存储器分区122。控制器210可以被配置为识别与接收到的存储器地址相关联的一条或多条目标wl和/或bl(该存储器地址
可以是与标识存储器分区122的存储器分区地址分离的地址，尽管在一些实施例中，命令的地址字段的一部分可以标识存储器分区，而地址字段的另一部分可以标识一条或多条wl和/或bl)。存储器分区控制器210可以被配置为至少部分地基于包括在所接收的命令中的wl和/或bl标识符来管理wl控制逻辑单元214和bl控制逻辑单元216的操作。存储器分区控制器210可以包括存储器分区控制器电路系统211和存储器控制器接口213。存储器控制器接口213虽然在图2中被示为单个块，但是可以包括多个接口，例如用于wl控制逻辑单元214和bl控制逻辑单元216中的每一个的单独接口。
51.wl控制逻辑单元214包括wl开关电路系统220和感测电路系统222。wl控制逻辑单元214被配置为从存储器分区控制器210接收(一个或多个)目标wl地址并且选择一条或多条wl进行读取和/或写入操作。例如，wl控制逻辑单元214可以被配置为通过将wl选择偏置电压耦接到目标wl来选择目标wl。wl控制逻辑单元214可以被配置为通过将目标wl与wl选择偏置电压解耦和/或通过将wl取消选择偏置电压(例如，中性偏置电压)耦接到wl来取消选择wl。wl控制逻辑单元214可以耦接到包括于存储器阵列206中的多条wl 215。每条wl可以耦接到对应于多条bl 217的多个存储器单元。wl开关电路系统220可以包括多个开关，每个开关被配置为将相应的wl(例如wl 215a)与wl选择偏置电压耦接(或解耦)以选择相应的wl 215a。
52.bl控制逻辑单元216包括bl开关电路系统224。在一些实施例中，bl控制逻辑单元216还可以包括感测电路系统，例如感测电路系统222。bl控制逻辑单元216被配置为选择一条或多条bl进行读取和/或写入操作。bl控制逻辑单元216可以被配置为通过将bl选择偏置电压耦接到目标bl来选择目标bl。bl控制逻辑单元216可以被配置为通过将目标bl与bl选择偏置电压解耦和/或通过将bl取消选择偏置电压(例如，中性偏置电压)耦接到bl来取消选择bl。bl开关电路系统224类似于wl开关电路系统220，除了bl开关电路系统224被配置为将bl选择偏置电压耦接到目标bl。
53.感测电路系统222被配置为例如在读取操作期间(例如，经由在感测间隔期间存在或不存在骤回(snap back)事件)检测一个或多个被感测的存储器单元207的状态。感测电路系统222被配置为将与读取操作的结果相关的逻辑电平输出提供给例如存储器分区控制器210。
54.作为示例，响应于来自存储器分区控制器210的信号，wl控制逻辑单元214和bl控制逻辑单元216可以被配置为通过将wl 215a耦接到wl选择偏置电压并且将bl 217a耦接到bl选择偏置电压以及将其他wl和bl耦接到相应的取消选择偏置电压来选择目标存储器单元(例如存储器单元207a)，以进行读取操作。然后，感测电路系统222中的一个或两个可以被配置为在感测间隔内监视wl 215a和/或bl 217a，以便确定存储器单元207a的状态。
55.因此，wl控制逻辑单元214和/或bl控制逻辑单元216可以被配置为选择用于读取操作的目标存储器单元、发起读取操作、在感测间隔内感测所选择的存储器单元(例如，针对骤回事件)并且将感测的结果提供给例如存储器分区控制器210。
56.在特定实施例中，感测电路系统222可以包括连接到wl电极或栅极的wl负载，以及连接到bl电极或栅极的bl负载。当在阵列中选择特定字线和位线时，wl负载或wl电压与bl电压之间的差对应于读取vdm。vdm可以根据存储器单元的编程状态而在存储器单元207a中感应电流(icell)。诸如感测放大器的比较器可以将icell与参考电流进行比较，以便读取
存储器单元的逻辑单元状态。以此方式，感测放大器/比较器的输出可以指示目标存储器单元的状态。锁存器可以耦接到比较器的输出以存储读取操作的输出。
57.对于阵列的每个矩阵，可以提供多个感测放大器，其中感测电路系统222能够一次处理来自感测放大器的多达最大数量的感测位，例如128位。因此，在一个实施例中，可以由感测电路系统222的感测放大器一次感测128个存储器单元。
58.图3示出了根据某些实施例的耦接到存取电路系统342的存储器单元300。存储器单元300包括存取线304与306之间的存储材料302。存取线304、306将存储器单元300与对存储器单元300进行写入和读取的存取电路系统342电耦接。例如，存取电路系统342可以包括wl开关电路系统220、bl开关电路系统224、感测电路系统222或其他合适的电路系统。
59.在一个实施例中，存储材料302包括表现出存储器效应的自选择材料。自选择材料是一种能够在阵列中选择存储器单元而不需要单独的选择器元件的材料。因此，存储材料302可以表示“选择器/存储材料”。如果用于存取存储器单元的电路系统(例如342)可以使材料处于多个状态中的一个(例如，经由写入操作)并且稍后确定所编程状态(例如，经由读取操作)，那么材料表现出存储器效应。存取电路系统342可以通过使存储材料302处于特定状态而将信息存储在存储器单元300中。存储材料302可以包括例如硫属化物材料或能够用作存储元件和选择器两者的其他材料，以便能够寻址特定的存储器单元并且确定存储器单元的状态。因此，在一个实施例中，存储器单元300是包括单层材料的自选择存储器单元，该单层材料用作选择存储器单元的选择器元件、以及存储逻辑状态的存储器元件两者。在所示的实施例中，每个存储器单元300为二端子设备(即，存储器单元300具有两个电极以接收足以向存储器单元300写入和从存储器单元300读取的控制信号)。
60.在其他实施例中，每个存储器单元(例如，300)包括被配置为存储信息的存储器元件和耦接到存储器元件的单独存储器单元选择设备(例如，选择器)。选择设备可以包括双向阈值开关、二极管、双极结型晶体管、场效应晶体管等。在一个实施例中，第一硫属化物层可以包括存储器元件，并且第二硫属化物层可以包括选择设备。
61.存储材料302可以包括可编程为多个状态的任何合适的材料。在一些实施例中，存储材料302可以包括硫属化物材料，所述硫属化物材料包括具有至少一个硫族元素离子(即来自周期表的第16族的元素)的化合物。例如，存储材料302可以包括以下中的一个或多个：硫(s)、硒(se)或碲(te)。另外或可替换地，在各种实施例中，存储材料302可以包括锗(ge)、锑(sb)、铋(bi)、铅(pb)、锡(sn)、铟(in)、银(ag)、砷(as)、磷(p)、钼(mo)、镓(ga)、铝(al)、氧(o)、氮(n)、铬(cr)、金(au)、铌(nb)、钯(pd)、钴(co)、钒(v)、镍(ni)、铂(pt)、钛(ti)、钨(w)、钽(ta)或其他材料。在各种示例中，存储材料302可以包括一种或多种硫属化物材料，例如te-se、ge-te、in-se、sb-te、ta-sb-te、as-te、as-se、al-te、as-se-te、ge-sb-te、ge-as-se、te-ge-as、v-sb-se、nb-sb-se、in-sb-te、in-se-te、te-sn-se、v-sb-te、se-te-sn、ge-se-ga、mo-sb-se、cr-sb-se、ta-sb-se、bi-se-sb、mo-sb-te、ge-bi-te、w-sb-se、ga-se-te、ge-te-se、cr-sb-te、sn-sb-te、w-sb-te、as-sb-te、ge-te-ti、te-ge-sb-s、te-ge-sn-o、te-ge-sn-au、pd-te-ge-sn、in-se-ti-co、ge-sb-te-pd、ge-sb-te-co、sb-te-bi-se、ag-in-sb-te、ge-se-te-in、as-ge-sb-te、se-as-ge-in、ge-sb-se-te、ge-sn-sb-te、ge-te-sn-ni、ge-te-sn-pd、和ge-te-sn-pt、si-ge-as-se、in-sn-sb-te、ge-se-te-si、si-te-as-ge、ag-in-sb-te、ge-se-te-in-si、或se-as-ge-si-in。在其他各种示例中，存储材料302可
以包括能够被编程为多个状态中的一个状态的其他材料，例如ge-sb、ga-sb、in-sb、sn-sb-bi或in-sb-ge。硫属化物材料(或用作存储材料302的其他材料)中的一种或多种元素可以是掺杂剂。例如，存储材料302可以包括掺杂剂，例如：铝(al)、氧(o)、氮(n)、硅(si)、碳(c)、硼(b)、锆(zr)、铪(hf)或其组合。在一些实施例中，硫属化物材料(或用作存储材料302的其他材料)可以包括附加元素，例如氢(h)、氧(o)、氮(n)、氯(cl)或氟(f)，其各自呈原子或分子形式。存储材料302可以包括未明确列出的其他材料或掺杂剂。在一些示例中，存储材料(例如上述材料中的任何一种)是相变材料。在其他示例中，存储材料302不是相变材料，例如，可以处于一个或多个稳定状态(或稳定状态之间的转变)而没有相变。
62.在一些实施例中，耦接到存储材料的选择器元件(例如，在非自选择存储器单元中)也可以包括硫属化物材料。具有硫属化物材料的选择器设备有时可以被称为双向阈值开关(ots)。ots可以包括硫属化物成分，所述硫属化物成分包括以上针对存储元件描述的硫属化物合金系统中的任何一种，并且还可以包括可以抑制结晶的元素，例如砷(as)、氮(n)或碳(c)，仅举几例。ots材料的示例包括te-as-ge-si、ge-te-pb、ge-se-te、al-as-te、se-as-ge-si、se-as-ge-c、se-te-ge-si、ge-sb-te-se、ge-bi-te-se、ge-as-sb-se、ge-as-bi-te和ge-as-bi-se等。
63.在一些实施例中，可以将周期表的第iii列中的元素(“iii族元素”)引入硫属化物材料成分中以限制选择器设备中存在另一材料(例如，ge)。例如，iii族元素可以替代选择器设备的成分中的一些或所有其他材料(例如ge)。在一些实施例中，iii族元素可以与其他元素(例如se、as和/或si)形成稳定的、以iii族元素为中心的四面体键结构。将iii族元素并入硫属化物材料成分中可以稳定选择器设备以允许技术缩小和增加的交叉点技术开发(例如，三维交叉点架构、ram部署、存储部署等)。
64.在一个实施例中，每个选择器设备包括具有se、as以及b、al、ga、in和tl中的至少一种的成分的硫属化物材料。在一些情况下，硫属化物材料的成分包括ge或si或两者。
65.在一个示例中，存储材料能够在两个或更多个稳定状态之间切换而不改变相位(在其他示例中，存储材料可以通过改变相位而在两个稳定状态之间切换)。在一个这样的实施例中，存取电路系统342通过施加具有特定极性的一个或多个编程脉冲(例如，电压或电流脉冲)以使存储材料302处于期望的稳定状态来对存储器单元300进行编程。在一个实施例中，存取电路系统342将编程脉冲施加到存取线304、306(存取线304、306可以对应于位线和字线)以对存储器单元300进行写入或读取。在一个实施例中，为了写入到存储器单元300，存取电路系统将具有特定量值、极性和脉冲宽度的一个或多个编程脉冲施加到存取线304、306以将存储器单元300编程到期望的稳定状态，这可以选择存储器单元300并且对存储器单元300进行编程。在以下各种实施例中，将编程状态描绘为与单个编程脉冲相关联，然而，单个编程脉冲还可以等效于具有单个编程脉冲的有效特性的一系列编程脉冲(例如，单个编程脉冲的宽度可以等效于一系列较短编程脉冲的宽度的总和)。
66.在一个实施例中，对存储器单元300进行编程使得存储器单元300达到“阈值”或经历“阈值事件”。当存储器单元达到阈值时(例如，在施加编程脉冲期间)，存储器单元经历物理变化，所述物理变化使得存储器单元响应于后续电压的施加(例如，通过施加具有特定电压量值和极性的读取脉冲)而表现出特定阈值电压。因此，对存储器单元300进行编程可以涉及施加给定极性的编程脉冲，并且施加电流持续一段时间，这使得存储器单元300在相同
或不同极性的后续读取电压下表现出特定的阈值电压。在一个这样的实施例中，存储材料302是可以通过引起阈值事件来编程的自选择材料。
67.存取电路系统342可以过将具有特定量值、脉冲宽度和极性(例如，如由与单元所属的组相关联的编程脉冲参数所限定)的一个或多个脉冲施加到存储器单元的端子(例如，电极308、310)来写入或读取存储器单元300。编程脉冲的量值或宽度可以根据实施方式而变化。脉冲极性可以是正的或负的。
68.正编程脉冲指的是具有“正极性”的编程脉冲，其也可以被称为“正向极性”。“负编程脉冲”是具有“负极性”的编程脉冲，其也可以被称为“反向极性”。在一个示例中，编程脉冲是正还是负是基于施加到存储器单元(例如，300)的端子的相对电压。如果施加到端子中的一个端子的所得电压比施加到端子中的第二个端子的电压更正，则编程脉冲可以被定义为正。例如，参考图3，正编程脉冲可以包括：施加到电极308的正电压和施加到电极310的负电压；施加到308的正电压和施加到电极310的0v(例如，电路接地或中性参考)；施加到电极308的0v和施加到电极310的负电压；施加到电极308和310的正电压，但是其中施加到电极308的电压大于施加到电极310的电压；或者施加到电极308和310的负电压，但是施加到电极310的电压的量值大于施加到电极308的电压的量值。
69.如果施加到电极310的电压比施加到电极308的电压更负，那么施加到存储器单元(例如，300)的端子的编程脉冲将为负。例如，负编程脉冲可以包括：施加到电极308的负电压和施加到电极310的正电压；施加到电极308的负电压和施加到电极310的0v(例如，电路接地或中性参考)；施加到电极308的0v，施加到电极310的正电压；施加到电极308和310的负电压，但是施加到电极308的电压的量值大于施加到电极310的电压的量值；或者施加到电极308和310的正电压，但是施加到电极310的电压的量值大于施加到电极308的电压的量值。
70.编程脉冲可以具有各种形状中的任何形状。例如，编程脉冲可以是框形(通常也称为矩形或正方形)、三角形(例如，斜坡形)、梯形、矩形、框形和/或正弦曲线脉冲。在实际实施方式中，编程脉冲可具有前沿或后沿。在一些情况下，实际脉冲形状可以是由如由存储器阵列和电路寄生效应支配的瞬时电流的放电产生的形状。因此，用于存取存储器单元的电路系统可以施加具有足以致使存储器单元达到阈值变为期望状态的各种形状和持续时间的编程脉冲。
71.在读取操作期间，存取电路存储系统342可以基于对施加到存储器单元的读取电压的电响应来确定存储器单元的阈值电压。检测电响应可以包括：例如检测阵列的给定存储器单元的端子两端的电压降(例如，阈值电压)或穿过给定存储器单元的电流。在一些情况下，检测存储器单元的阈值电压可以包括确定单元的阈值电压低于或高于参考电压，例如读取电压。存取电路系统342可以基于存储器单元对读取电压脉冲的电响应来确定存储器单元300的逻辑状态。
72.如上文所提及的，存取线304、306将存储器单元300与电路系统342电耦接。存取线304、306可以分别称为位线和字线。字线用于存取存储器阵列中的特定字，并且位线用于存取字中的特定位。存取线304、306可以由一种或多种金属构成，包括：al、cu、ni、cr、co、ru、rh、pd、ag、pt、au、ir、ta和w；存取线304、306可以由导电金属氮化物构成，包括tin、tan、wn和tacn；存取线304、306可以由导电金属硅化物构成，包括硅化钽、硅化钨、硅化镍、硅化钴
和硅化钛；存取线304、306可以由导电金属硅氮化物构成，包括tisin和wsin；存取线304、306可以由导电金属碳氮化物构成，包括ticn和wcn；存取线304、306或可以由任何其他合适的导电材料构成。
73.在一个实施例中，电极308设置在存储材料302与存取线304、306之间。电极308将存取线304、306电耦接到存储材料302。电极308可以由一种或多种导电和/或半导电材料构成，例如：碳(c)、氮化碳(cxny)；n掺杂多晶硅和p掺杂多晶硅；电极308可以由金属构成，包括al、cu、ni、mo、cr、co、ru、rh、pd、ag、pt、au、ir、ta和w；电极308可以由导电金属氮化物构成，包括tin、tan、wn和tacn；电极308可以由导电金属硅化物构成，包括硅化钽、硅化钨、硅化镍、硅化钴和硅化钛；电极308可以由导电金属硅氮化物构成，包括tisin和wsin；电极308可以由导电金属碳氮化物构成，包括ticn和wcn；电极308可以由导电金属氧化物构成，包括ruo2，或可以由其他合适的导电材料构成。在一个实施例中，导电字线层可以包括任何合适的金属，包括例如包括al、cu、ni、mo、cr、co、ru、rh、pd、ag、pt、au、ir、ta和w的金属；导电字线层可以包括导电金属氮化物，包括tin、tan、wn和tacn；导电字线层可以包括导电金属硅化物，包括硅化钽、硅化钨、硅化镍、硅化钴和硅化钛；导电字线层可以包括导电金属硅氮化物，包括tisin和wsin；导电字线层可以包括导电金属碳氮化物，包括ticn和wcn；导电字线层或可以包括其他合适的导电材料。
74.存储器单元300是可以用于存储一个或多个逻辑位的存储器单元的一个示例。其他实施例可以包括与图3中所示的材料(例如，存取线304与存储元件之间的选择设备、存储材料与存取线之间的薄电介质材料或其他合适配置)相比具有附加或不同的材料层的存储器单元。
75.图4是根据一个实施例的3d交叉点存储器堆叠体的部分的透视图。具体的层仅仅是示例，在此将不进行详细描述。堆叠体400构建在衬底结构422(例如硅或其他半导体)上。堆叠体400包括多个柱420作为存储器单元207或300的存储器单元堆叠体。在堆叠体400的图中，将观察到wl和bl彼此正交，并且以交叉影线图案彼此横穿或交叉。交叉点存储器结构包括在bl层与wl层之间的堆叠体中的至少一个存储器单元。如所示的，字线(wl)215在元件层之间，并且位线(bl)217位于电路的顶部。这样的配置仅是示例，并且bl和wl结构可以交换。因此，在堆叠体400的一个表示中，wl可以是标记为217的金属结构，并且bl可以是标记为215的金属结构。不同的架构可以使用不同数量的设备堆叠，以及wl和bl的不同配置。应当理解，柱420之间的空间通常是绝缘体。
76.诸如硅衬底的衬底结构422可以在其中包括控制电路系统(未示出)，例如包括晶体管、行解码器、页缓冲器等的控制电路系统。衬底结构422的控制电路系统可以包括例如存储器分区控制器，例如存储器分区控制器210；bl控制逻辑单元，例如bl控制逻辑单元216；以及wl控制逻辑单元，例如图2的wl控制逻辑214单元；存取电路系统342；或其他合适的控制电路系统。在y方向上延伸的wl 215的每一行、耦接到对应bl的对应单元将限定存储器阵列，并且对应于例如图2的存储器阵列206的存储器阵列。
77.图5示出了根据某些实施例的包括用于电源斜降序列的电压检测器(vnn斜降检测器512)的示例系统500。系统500包括各种功率岛，包括vcc_pg低电压功率岛502、vcc_on低电压功率岛504和高电压功率岛506。每个低电压功率岛可以经由分别由vpp和vhh控制的相应功率门(例如508和510)耦接到低电压源(vcc)。高电压功率岛506耦接到较高量值电压源
(vpp、vhh和vnn)。vnn斜降检测器512耦接到断电控制器514，该断电控制器又耦接到两个低电压功率岛502和504。在一个实施例中，系统500是存储器芯片(例如存储器芯片116)的一部分。
78.在一个实施例中，vcc_pg低电压功率岛502可以包括状态机、命令路径、地址解码逻辑单元或其他合适的电路系统(例如，以支持存储器存取操作)，并且vcc_on低电压功率岛504可以包括用于存储寄存器和存储器算法信息的内部存储器单元(例如，sram单元)或其他合适的电路系统。高电压功率岛506可以包括用于向存储介质(例如，分区122)的单元施加电压以从存储器单元读取或向存储器单元写入的电路系统。
79.所示的电源电压可以用于存储设备106中的各种操作。例如，vpp可在存储器单元编程操作期间与vnn一起使用以升高存储器单元的编程电平。vhh可以在存储器单元读取操作期间使用。vcc可以用于低电压逻辑控制。vss可以是参考电压(例如，接地)。
80.功率门508和510各自包括任何合适的门电路系统。在一个实施例中，功率门508包括mos晶体管，该mos晶体管的栅极耦接到vpp，漏极耦接到vcc，并且源极耦接到功率岛502。当功率岛可操作时(例如，当vpp为高时)，功率门508将vcc耦接到功率岛502，并且当功率岛内部的电路系统将被停用时(例如，在vpp为低时的节省功率的空闲时段期间)，从功率岛502切断vcc。功率门510(其也可以是mos晶体管或其他合适的门电路系统)可以类似地基于vhh的值将vcc耦接到功率岛504(vcc在vhh为高时被提供给功率岛504，而在vhh为低时被切断)。
81.当检测器512检测到vnn正在斜降时(其中斜降可以指量值的减小，因为vnn是负电压)，检测器512可以向断电控制器514发送控制信号。断电控制器514然后可以执行断电序列，以避免在断电期间低电压功率岛不受控制的电流通过vcc电源(这可能损坏功率岛502或504的电路或其他共享vcc的控制电路)。在该断电序列中，每个低电压功率岛502和504的一个或多个输出被隔离，以便不从vcc汲取电流。在一个示例中，可以通过用隔离信号对输出进行门控来隔离该输出。例如，输出和隔离信号可以是到and门或nand门的输入，使得当隔离信号被设置为低(例如，到vss)时输出不通过该门。因此，在一些实施例中，断电控制器514可以响应于检测器512检测到vnn被斜降而改变隔离信号的值。在其他实施例中，可以以任何其他合适的方式执行隔离。
82.在一些实施例中，断电序列还可以包括启动高电压(例如，vpp和vhh)的斜降。因此，vpp和vhh可以响应于vnn斜降检测而一起斜降。在一些实施例中，可以延迟该斜降，直到低电压功率岛502和504的输出的隔离完成。vhh和vpp一起的斜降可以切断vcc到功率岛502和504的供应。一旦完成这种斜降，vcc也可以斜降。该序列可以保护功率岛的内部电压，以确保不存在正向偏置条件，并且可以在vhh和vpp斜降期间消除vcc上的过电流。
83.图6示出了根据某些实施例的电源斜降序列的波形。在一些实施例中，该序列可用于使存储器芯片(例如包括3d交叉点存储器的存储器芯片)断电。
84.时间602表示断电序列的开始。在断电序列开始之前，vpp是相对于所示出的电压的vss的最高量值正电压，vhh是次最高量值正电压，vcc是第三最高量值正电压，并且vnn是具有高量值的负电压。在时间602，vnn电压开始朝着vss斜降(例如，作为断电序列的一部分)。
85.时间604表示例如由检测器512检测到vnn的斜降的时间点。在一些实施例中，在检
测到斜降的时间点，vnn的电平是低于vss的负电压电平。因此，检测可以发生在略前于vnn达到vss的时间点(其由时间606表示)。
86.在一些实施例中，检测还可以触发断电序列的其他操作(例如，其可以由断电控制器514或其他电路系统启动)。在时间606，vpp和vhh开始斜降到vss。在各种实施例中，vpp的斜降可以与vhh的斜降可以同时(或至少在时间上接近地)开始。这些信号的斜降可以与vnn达到vss的时间同时(或在时间上接近地)开始。在时间608，vcc开始斜降到vss。vcc的斜降可以与vpp和vhh达到vss的时间同时(或在时间上接近地)开始。一旦所有这些电压都已经斜变到vss，功率岛502、504和506就都处于低功率状态，并且可以保持这种状态直到电压斜升回来。
87.图7示出了根据某些实施例的电压检测器704(例如，电压检测器70可以用作检测器512或在任何其他合适的电路系统中用于其他目的)的各种状态和相关联的时序图702。
88.电压检测器704适于将负电压(例如vnn)转换为正低电压域内的电压(这在图8中更详细地示出)。电压检测器704通过利用基于电容器c1和c2的比率的电荷共享以及放大器714(在所示出的实施例中被示为反相器)来传递电压。
89.电压检测器704包括第一电容器c1，第一电容器c1具有经由第一开关s1(由使能信号en2控制)选择性地耦接到vcc的第一端子。第一端子还经由第二开关s2(由使能信号en1控制)选择性地耦接到地(例如，vss)。电容器c1的第二端子耦接到检测节点va。检测节点va还经由第三开关s3(也由使能信号en1控制)选择性地耦接到vcc。检测节点va还耦接到第四开关s4(也由使能信号en2控制)。
90.第四开关s4经由第五开关s5(也由使能信号en1控制)选择性地耦接到vnn。第四开关还耦接到第二电容器c2的第一端子。电容器c2的第二端子耦接到地(例如，vss)。
91.在用于感测的相关时间(例如，在时序图702的阶段2的结束或阶段3的开始)检测节点va上的电压等于：
[0092][0093]
检测节点va作为输入提供给放大器714，放大器714根据检测节点va的电压电平输出vcc或vss。然后，放大器714的输出被提供给存储元件716，例如触发器。存储元件的输出可以被发送到控制电路系统(例如，断电控制器514，其可以执行任何合适的操作)。
[0094]
为了减少电压检测器704消耗的功率，电压检测器可以基于定时序列(例如，由702示出)周期性地对负高电压(例如，vnn)进行采样，该定时序列允许电压检测器704的电路系统(例如，存储元件716、放大器714)在未执行采样时保持在低功率状态。
[0095]
定时器逻辑单元可以耦接到电压检测器704的开关以控制使能信号(例如，en1、en2、en3)。在一些实施例中，vnn斜降检测器512包括定时器逻辑(单元或耦接到定时器逻辑单元)。时序图702被复制以强调周期信号的不同阶段，其中702a强调阶段1，702b强调阶段2，并且702c强调阶段3。
[0096]
在阶段1中，en1是有效的(例如，置位)，并且en2和en3不是有效的。该阶段对应于704a所示的状态。电容器c1的第一端子耦接到地，并且电容器c1的第二端子耦接到vcc。因此，c1被充电到vcc。在阶段1期间，电容器c2的第一端子耦接到vnn，并且第二端子耦接到地，从而允许电容器c2充电到vnn的当前电压电平。
[0097]
在阶段2中，en1信号被停用，对应于704b所示的状态，其中电容器与输入电压vcc和vnn解耦。然后，en2信号被启用，对应于704c所示的状态，其中包括电容器c1和c2的分压器被形成为放大器714的输入。
[0098]
在允许电容器c1和c2上的电荷稳定足够的时间之后，进入阶段3，并且en3信号被启用，从而允许存储元件716捕获放大器714输出的值。然后使能信号en2和en3被停用，并且定时周期在阶段1再次开始。
[0099]
图8示出了根据某些实施例的电压检测器704的电压检测器跳闸窗口802。电压跳闸窗口802示出对应于输入电压范围804和输出电压范围806的电压范围。输入电压范围804可以表示可以施加在电压检测器的输入端(例如，图7中标记为vnn的节点)上的输入电压。
[0100]
在所示实施例中，输入电压可以是在vss与vnn之间的负电压(其中图8中的vnn标记表示例如在斜降序列之前的vnn的电压电平)。电压检测器704的输出电压范围可以从vcc降到vss。
[0101]
当输入电压低于电压检测器跳闸窗口802时(例如，当负输入电压的量值高时)，电压检测器的输出被设置为vss。相反，当输入电压高于电压检测器跳闸窗口802时(例如，当负输入电压的量值低时)，电压检测器的输出被设置为vcc。
[0102]
因此，电压检测器704能够检测负电压何时越过负电压阈值(例如，由跳闸窗口802限定)并且将电压从负高电压域(由vss和vnn界定)转换到正低电压域(由vcc和vss界定)。负电压阈值可以是例如输入(例如，图7中的vnn)的电压，在该电压处，电压检测器704的输出随着vnn的量值斜降而从较低量值电压(例如，vss)改变(或开始转换)到相对较高量值电压(例如，vcc)(或取决于电压检测器的输出极性反之亦然)。
[0103]
图9示出了根据某些实施例的用于电源斜降的流程。在902，使高的负电源电压(例如vnn)斜降。在904，检测到高的负电源电压的斜降。在906，隔离低功率电压岛的输出。在908，使高的正电源电压(例如vpp，vhh)斜降。在910，使低的正电源电压(例如，vcc)斜降。
[0104]
图中描述的流程仅仅代表在特定实施例中可能发生的操作。在适当的情况下，可以重复、组合、修改或删除图中所示的一些操作。另外，在不脱离特定实施例的范围的情况下，可以以任何合适的顺序执行操作。
[0105]
设计可以经历从创建到仿真到制造的各种阶段。表示设计的数据可以以多种方式来表示设计。首先，如在仿真中有用的，可以使用硬件描述语言(hdl)或另一种功能描述语言来表示硬件。另外，可以在设计过程的某些阶段产生具有逻辑单元和/或晶体管栅极的电路级模型。此外，大多数设计在某个阶段达到表示硬件模型中各种设备的物理放置的数据级别。在使用常规半导体制造技术的情况下，表示硬件模型的数据可以是指定用于产生集成电路的掩模在不同掩模层上存在或不存在各种特征的数据。在一些实施方式中，这样的数据可以以诸如图形数据系统ii(gds ii)、开放艺术品系统交换标准(oasis)之类的数据库文件格式或类似格式来存储。
[0106]
在一些实施方式中，基于软件的硬件模型以及hdl和其他功能描述语言对象可以包括寄存器传输语言(rtl)文件以及其他示例。这样的对象可以是机器可解析的，使得设计工具可以接受hdl对象(或模型)，针对所描述的硬件的属性解析hdl对象，以及根据对象来确定物理电路和/或片上布局。设计工具的输出可以用于制造物理设备。例如，设计工具可以根据hdl对象来确定各种硬件和/或固件元件的配置，例如，总线宽度、寄存器(包括大小
和类型)、存储器块、物理链路路径、结构拓扑以及被实施以便实现在hdl对象中建模的系统的其他属性。设计工具可以包括用于确定片上系统(soc)和其他硬件设备的拓扑和结构配置的工具。在一些实例中，hdl对象可以用作开发可以由制造设备用于制造所描述的硬件的模型和设计文件的基础。实际上，hdl对象本身可以作为输入提供给制造系统软件，以使产生所描述的硬件。
[0107]
在设计的任何表示中，数据可以存储在任何形式的机器可读介质中。诸如盘的存储器或者磁性或光学存储装置可以是这样的机器可读介质：用于存储经由光波或电波传输的信息，该光波或电波被调制或以其他方式生成以传输这样的信息。当传输指示或携带代码或设计的电载波时，就执行对电信号的复制、缓冲或重传而言，做出新的副本。因此，通信提供商或网络提供商可以至少临时地在有形的机器可读存储介质上存储物品(例如，编码成载波、体现本公开内容的实施例的技术的信息)。
[0108]
本文使用的模块指的是硬件、软件和/或固件的任何组合。作为示例，模块包括与非暂时性介质相关联的硬件(例如，微控制器)，以存储适于由微控制器执行的代码。因此，在一个实施例中，对模块的引用是指硬件，其被具体地配置为识别和/或执行要保存在非暂时性介质上的代码。此外，在另一实施例中，模块的使用是指包括代码的非暂时性介质，其特别适于由微控制器执行以执行预定操作。并且如可以推断的，在又一实施例中，术语模块(在该示例中)可以指代微控制器和非暂时性介质的组合。通常，被示为分离的模块边界通常变化并且可能重叠。例如，第一模块和第二模块可以共享硬件、软件、固件或其组合，同时潜在地保留一些独立的硬件、软件或固件。在一个实施例中，术语逻辑单元的使用包括硬件，例如晶体管、寄存器或其他硬件，例如可编程逻辑设备。
[0109]
逻辑单元可以用于实施附图中所示的各种部件中的任何一个的任何功能，或者本文所述的其他实体或部件，或者这些中的任何一个的子部件。“逻辑单元”可以指硬件、固件、软件和/或它们的组合，以执行一个或多个功能。在各种实施例中，逻辑单元可以包括可操作用于执行软件指令的微处理器或其他处理元件、诸如专用集成电路(asic)的分立逻辑、诸如现场可编程门阵列(fpga)的编程逻辑设备、包含令的存储设备、逻辑设备的组合(例如，如将在印刷电路板上见到的)或其他合适的硬件和/或软件。逻辑单元可以包括一个或多个门或其他电路部件。在一些实施例中，逻辑单元也可以完全体现为软件。软件可以体现为软件包、代码、指令、指令集和/或记录在非暂时性计算机可读存储介质上的数据。固件可以体现为在存储设备中硬编码(例如，非易失性)的代码、指令或指令集和/或数据。
[0110]
在一个实施例中，短语“用于”或“被配置为”的使用指代对装置、硬件、逻辑单元或元件进行布置、放置在一起、制造、提供销售、导入和/或设计，以执行指定的任务或确定的任务。在该示例中，如果装置或其元件被设计、耦合和/或互连以执行指定的任务，则未被操作的装置或其元件仍“被配置为”执行所述指定的任务。作为纯粹说明性示例，逻辑门可以在操作期间提供0或1。但是逻辑门“被配置为”向时钟提供使能信号不包括每个潜在逻辑门可以提供1或0。相反，逻辑门是以某种方式耦合的，在操作期间1或0输出用于使能时钟。再次注意，术语“被配置为”的使用不要求操作，而是关注于装置、硬件和/或元件的隐藏状态，其中在隐藏状态下，装置、硬件和/或元件被设计用于在装置、硬件和/或元件操作时执行特定任务。
[0111]
此外，在一个实施例中，短语“能够/能够用于”和/或“可操作用于”的使用指代一
些装置、逻辑单元、硬件和/或元件以这样的方式设计：使得能够以指定的方式使用装置、逻辑、硬件和/或元件。注意，如上面在一个实施例中对用于、能够用于或可操作用于的使用指代装置、逻辑单元、硬件和/或元件的隐藏状态，其中装置、逻辑单元、硬件和/或元件不操作但以这种方式设计为使得能够以指定方式使用装置。
[0112]
如本文所使用的值包括数字、状态、逻辑状态或二进制逻辑状态的任何已知表示。经常，逻辑电平、逻辑值或逻辑的值的使用也称为1和0的使用，其仅表示二进制逻辑状态。例如，1指代高逻辑电平，并且0指代低逻辑电平。在一个实施例中，诸如晶体管或闪存单元之类的存储单元能够保持单个逻辑值或多个逻辑值。然而，已经在计算机系统中使用值的其他表示。例如，十进制数十也可以表示为二进制值1010和十六进制字母a。因此，值包括在计算机系统中能够保存的信息的任何表示。
[0113]
此外，状态可以由值或值的部分表示。作为示例，第一值(例如，逻辑一)可以表示默认或初始状态，而第二值(例如，逻辑零)可以表示非默认状态。另外，在一个实施例中，术语复位和置位分别指默认值或状态和更新的值或状态。例如，默认值潜在地包括高逻辑值(即，复位)而更新的值潜在地包括低逻辑值(即，置位)。注意，可以使用值的任何组合来表示任何数量的状态。
[0114]
上述方法、硬件、软件、固件或代码的实施例可以经由存储在机器可访问、机器可读、计算机可访问或计算机可读介质上的可以由处理元件执行的指令或代码来实施。非暂时性机器可访问/可读介质包括以机器(例如计算机或电子系统)可读形式提供(例如存储和/或传输)信息的任何机制。例如，非暂时性机器可访问介质包括随机存取存储器(ram)，例如静态ram(sram)或动态ram(dram)；rom；磁或光存储介质；闪存存储设备；电存储设备；光学存储设备；声学存储设备；用于保存从暂时(传播)信号(例如，载波、红外信号、数字信号)接收的信息的其他形式的存储设备；等等，它们与可以从其接收信息的非暂时性介质区分开。
[0115]
用于对逻辑单元进行编程以执行本公开内容的实施例的指令可以存储在系统中的存储器内，例如，dram、高速缓存、闪存存储器或其他存储装置。此外，指令可以经由网络或通过其他计算机可读介质来分发。因此，机器可读存储介质可以包括用于以机器(例如，计算机)可读的形式存储或传输信息的任何机制，但不限于软盘、光盘、压缩盘、只读存储器(cd-rom)和磁光盘、只读存储器(rom)、随机存取存储器(ram)、可擦除可编程只读存储器(eprom)、电可擦除可编程只读存储器(eeprom)、磁卡或光卡、闪存存储器或用于经由电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)通过因特网传输信息的有形机器可读存储介质。因此，计算机可读介质包括适于以机器(例如，计算机)可读的形式存储或传输电子指令或信息的任何类型的有形机器可读存储介质。
[0116]
在整个说明书中，对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本公开内容的至少一个实施例中。因此，在本说明书中的各个部分出现的短语“在一个实施例中”或“在实施例中”不一定全部指代相同的实施例。此外，特定特征、结构或特性可以以任何合适的方式组合在一个或多个实施例中。
[0117]
在前述说明书中，已经参考具体的示例性实施例给出了具体实施方式。然而，很明显，在不脱离所附权利要求中阐述的本公开内容的更宽泛的精神和范围的情况下，可以对其进行各种修改和改变。因此，说明书和附图应被认为是说明性的而不是限制性的。此外，
实施例和其他示例性语言的前述使用不一定是指相同的实施例或相同的示例，而是可以指不同的和相异的实施例，以及潜在地相同的实施例。
[0118]
示例1包括一种装置，该装置包括：耦接到负电压源的输入；以及电路系统，用于检测输入是否已越过负电压阈值，其中，电路系统包括选择性地耦接到第一输入的第一电容器、以及选择性地耦接到第二输入的第二电容器，第二输入耦接到正电压源。
[0119]
示例2包括示例1的主题，并且其中，电路系统用于基于输入是否已经越过负电压阈值来输出正电压源或接地电压。
[0120]
示例3包括示例1和2中任一项的主题，并且其中，电路系统包括放大器，并且第一电容器和第二电容器形成分压器以生成被提供给放大器的输入的电压。
[0121]
示例4包括示例1-3中任一项的主题，并且还包括定时器电路，定时器电路用于使得电路周期性地对负电压源进行采样，并且用于在负电压源未被采样的时间期间停用电路系统的至少一部分。
[0122]
示例5包括示例1-4中任一项的主题，并且其中，电路系统用于响应于检测到输入尚未越过负电压阈值而输出接地电压，并且用于响应于检测到输入已经越过负电压阈值而输出第一正电压。
[0123]
示例6包括示例1-5中任一项的主题，并且还包括断电控制器，断电控制器用于接收电路系统的输出，输出指示输入是否已经越过负电压阈值。
[0124]
示例7包括示例1-6中任一项的主题，并且其中，断电控制器用于响应于指示来隔离功率岛的至少一个输出信号。
[0125]
示例8包括示例1-7中任一项的主题，并且其中，功率岛包括以下中的至少一个：命令路径、地址解码逻辑单元、或存储寄存器和存储器算法信息的存储器单元。
[0126]
示例9包括示例1-8中任一项的主题，并且还包括存储器芯片，存储器芯片包括3d交叉点存储器，其中，存储器芯片包括电路系统。
[0127]
示例10包括示例1-9中任一项的主题，并且其中，装置包括固态驱动器。
[0128]
示例11包括示例1-10中任一项的主题，其中，装置包括双列直插式存储器模块。
[0129]
示例12包括一种系统，该系统包括存储设备控制器；以及耦接到存储设备控制器的至少一个存储器芯片，其中，存储器芯片包括电路系统，电路系统用于检测负电压源是否已经越过负电压阈值；以及控制器，控制器用于响应于从电路系统接收到负电压源已经越过负电压阈值的指示，执行与断电序列相关联的操作。
[0130]
示例13包括示例12的主题，并且其中，电路系统用于基于负电压源是否已经越过负电压阈值来输出正电压源或接地电压。
[0131]
示例14包括示例12和13中任一项的主题，并且其中，电路系统包括放大器，并且第一电容器和第二电容器形成分压器以生成被提供给放大器的输入的电压。
[0132]
示例15包括示例12-14中任一项的主题，并且还包括定时器电路，定时器电路用于使得电路系统周期性地对负电压源进行采样，并且在其中，负电压源未被采样的时间期间停用电路系统的至少一部分。
[0133]
示例16包括示例12-15中任一项的主题，并且其中，电路系统用于响应于检测到负电压源尚未越过负电压阈值而输出接地电压，并且用于响应于检测到负电压源已经越过负电压阈值而输出第一正电压。
[0134]
示例17包括示例12-16中任一项的主题，并且还包括断电控制器，断电控制器用于接收电路系统的输出，输出指示负电压源是否已经越过负电压阈值。
[0135]
示例18包括示例12-17中任一项的主题，并且其中，断电控制器用于响应于指示来隔离功率岛的至少一个输出信号。
[0136]
示例19包括示例12-18中任一项的主题，并且其中，功率岛包括以下中的至少一个：命令路径、地址解码逻辑单元、或存储寄存器和存储器算法信息的存储器单元。
[0137]
示例20包括示例12-19中任一项的主题，并且其中，存储器芯片包括3d交叉点存储器。
[0138]
示例21包括示例12-20中任一项的主题，并且其中，系统包括固态驱动器。
[0139]
示例22包括示例12-21中任一项的主题，其中，系统包括双列直插式存储器模块。
[0140]
示例23包括示例12-22中任一项的主题，其中，操作包括隔离至少一个电压岛的至少一个输出。
[0141]
示例24包括示例12-23中任一项的主题，其中，存储器芯片包括定时器逻辑单元，定时器逻辑单元用于电路系统周期性地对负电压源进行采样，并且在负电压源未被采样的时间期间停用电路系统的至少一部分。
[0142]
示例25包括示例12-24中任一项的主题，还包括处理器，处理器用于执行请求存储器存取的指令并且用于向存储设备控制器发送对存储器存取的请求。
[0143]
示例26包括示例12-25中任一项的主题，还包括以下中的一个或多个：通信地耦接到处理器的电池、通信地耦接到处理器的显示器、或通信地耦接到处理器的网络接口。
[0144]
示例27包括一种方法，包括：对负电压源进行采样；以及使用电路系统检测负电压源是否已经越过负电压阈值，其中，电路系统包括选择性地耦接到第一输入的第一电容器和选择性地耦接到第二输入的第二电容器，第二输入耦接到正电压源。
[0145]
示例28包括示例27的主题，并且还包括周期性地对负电压源进行采样，并且在其中负电压源未被采样的时间期间停用电路系统的至少一部分。
[0146]
示例29包括示例27和28中任一项的主题，并且还包括响应于检测到负电压源越过负电压阈值而隔离功率岛的输出。
[0147]
示例30包括示例27-29中任一项的主题，并且还包括在已经隔离功率岛的输出之后使两个正电源电压斜降。

技术特征：

1.一种装置，包括：耦接到负电压源的输入；以及电路系统，用于检测所述输入是否已越过负电压阈值，其中，所述电路系统包括选择性地耦接到所述第一输入的第一电容器、以及选择性地耦接到第二输入的第二电容器，所述第二输入耦接到正电压源。2.根据权利要求1所述的装置，其中，所述电路系统用于基于所述输入是否已经越过所述负电压阈值来输出所述正电压源或接地电压。3.根据权利要求1所述的装置，其中，所述电路系统包括放大器，并且所述第一电容器和所述第二电容器形成分压器以生成被提供给所述放大器的输入的电压。4.根据权利要求1所述的装置，还包括定时器电路，所述定时器电路用于使得所述电路系统周期性地对所述负电压源进行采样，并且用于在所述负电压源未被采样的时间期间停用所述电路系统的至少一部分。5.根据权利要求1所述的装置，其中，所述电路系统用于响应于检测到所述输入尚未越过所述负电压阈值而输出接地电压，并且用于响应于检测到所述输入已经越过所述负电压阈值而输出第一正电压。6.根据权利要求1所述的装置，还包括断电控制器，所述断电控制器用于接收所述电路系统的输出，所述输出指示所述输入是否已经越过所述负电压阈值。7.根据权利要求6所述的装置，其中，所述断电控制器用于响应于所述指示来隔离功率岛的至少一个输出信号。8.根据权利要求7所述的装置，其中，所述功率岛包括以下中至少一个：命令路径、地址解码逻辑单元、或存储寄存器和存储器算法信息的存储器单元。9.根据权利要求1-8中任一项所述的装置，还包括存储器芯片，所述存储器芯片包括3d交叉点存储器，其中，所述存储器芯片包括所述电路系统。10.根据权利要求1-8中任一项所述的装置，其中，所述装置包括固态驱动器。11.根据权利要求1-8中任一项所述的装置，其中，所述装置包括双列直插式存储器模块。12.一种方法，包括：对负电压源进行采样；以及使用电路系统检测所述负电压源是否已经越过负电压阈值，其中，所述电路系统包括选择性地耦接到第一输入的第一电容器、以及选择性地耦接到第二输入的第二电容器，所述第二输入耦接到正电压源。13.根据权利要求12所述的方法，还包括：由所述电路系统基于所述输入是否已经越过所述负电压阈值来输出所述正电压源或接地电压。14.根据权利要求12所述的方法，其中，所述电路系统包括放大器，并且所述第一电容器和所述第二电容器形成分压器以生成提供给所述放大器的输入的电压。15.根据权利要求12所述的方法，还包括：周期性地对所述负电压源进行采样并且在所述负电压源未被采样的时间期间停用所述电路系统的至少一部分。16.根据权利要求12所述的方法，还包括：由所述电路系统响应于检测到所述输入尚未越过所述负电压阈值而输出接地电压，以及响应于检测到所述输入已经越过所述负电压阈
值而输出第一正电压。17.根据权利要求12所述的方法，还包括：将所述电路系统的输出提供到断电控制器，所述输出指示所述输入是否已经越过所述负电压阈值。18.根据权利要求17所述的方法，还包括：由所述断电控制器响应于所述输出指示所述输入是否已越过所述负电压阈值，而隔离功率岛的至少一个输出信号。19.根据权利要求18所述的方法，其中，所述功率岛包括以下的至少一个：命令路径、地址解码逻辑单元、或存储寄存器和存储器算法信息的存储器单元。20.根据权利要求12-19中任一项所述的方法，还包括：响应于检测到所述负电压源越过所述负电压阈值而隔离功率岛的输出。21.根据权利要求20所述的方法，还包括：在已经隔离所述功率岛的所述输出之后，使两个正电源电压斜降。22.一种系统，包括用于执行根据权利要求12-21中任一项所述的方法的模块。23.根据权利要求22所述的系统，其中，所述模块包括机器可读代码，所述机器可读代码在被执行时使机器执行根据权利要求12-21中任一项所述的方法的一个或多个步骤。

技术总结

一种装置包括：耦接到负电压源的输入；以及用于检测输入是否已越过负电压阈值电路系统，其中，电路包系统括选择性地耦接到第一输入的第一电容器、以及选择性地耦接到第二输入的第二电容器，第二输入耦接到正电压源。第二输入耦接到正电压源。第二输入耦接到正电压源。

技术研发人员：

胡禹琛 W

受保护的技术使用者：

英特尔公司

技术研发日：

2022.07.11

技术公布日：

2023/2/17