相位校正电路及包括其的时钟缓冲器和半导体装置的制作方法

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相位校正电路及包括其的时钟缓冲器和半导体装置
1.相关申请的交叉引用
2.本技术要求于2021年8月17日提交至韩国知识产权局的韩国申请第10-2021-0108093号优先权，其整体通过引用并入本文。
技术领域
3.各个实施例总体上涉及半导体电路，并且具体地涉及相位校正电路及包括其的时钟缓冲器和半导体装置。

背景技术：

4.半导体电路(例如，半导体存储器)使用时钟信号作为用于读取操作或者写入操作的参考信号。半导体存储器使用多相位时钟信号(例如，四相位时钟信号)。半导体存储器的时钟缓冲器接收从半导体存储器的外部提供的时钟信号并生成多相位时钟信号。多相位时钟信号本身可能存在偏斜，或者由于用于传输各个多相位时钟信号的信号传输路径之间的差异而在多相位时钟信号中可能包含偏斜。当多相位时钟信号包含偏斜时，用于处理数据的电路的操作性能会降低。结果，数据的可靠性降低。

技术实现要素：

5.各个实施例涉及能够自动校正多相位信号中的相位偏斜的相位校正电路及包括其的时钟缓冲器和半导体装置。
6.在实施例中，相位校正电路可以包括：配置成传输多相位信号的多个信号路径；以及耦接到多个信号路径的环形电路，该环形电路配置成通过对两个信号的相位进行平均化来校正多相位信号中的相位偏斜，上述两个信号是通过将每个信号路径中的信号与不同于对应信号路径的另一信号路径的另一信号合成而获得的。
7.环形电路可以在操作频率小于预设值时被禁止，并且在操作频率等于或大于预设值时具有根据操作频率的值而变化的驱动力。
8.多个信号路径可以包括第一信号路径、第二信号路径、第三信号路径和第四信号路径。环形电路可以包括：第一信号传送单元，其配置成使第一信号路径的第一节点的信号反相，并将经反相的信号传送至第三信号路径的第二节点；第一可编程缓冲器，其配置成缓冲第一信号路径的第二节点的信号，并将缓冲的信号传送至第二信号路径的第一节点；第二信号传送单元，其配置成使第二信号路径的第一节点的信号反相，并将经反相的信号传送至第四信号路径的第二节点；第二可编程缓冲器，其配置成缓冲第二信号路径的第二节点的信号，并将缓冲的信号传送至第三信号路径的第一节点；第三信号传送单元，其配置成使第三信号路径的第一节点的信号反相，并将经反相的信号传送至第一信号路径的第二节点；第三可编程缓冲器，其配置成缓冲第三信号路径的第二节点的信号，并将缓冲的信号传送至第四信号路径的第一节点；第四信号传送单元，其配置成使第四信号路径的第一节点的信号反相，并将经反相的信号传送至第二信号路径的第二节点；以及第四可编程缓冲器，
其配置成缓冲第四信号路径的第二节点信号，并将缓冲的信号传送至第一信号路径的第一节点。
9.在实施例中，相位校正电路可以包括：多个信号路径，配置成传输多相位信号；第一校正回路，其配置成合成多相位信号中的基于多个信号路径的两个相邻的信号；以及第二校正回路，其配置成合成多相位信号中的互补信号。
10.在实施例中，时钟缓冲器可以包括：相位分离器，其配置成接收外部时钟信号并生成多相位时钟信号；以及相位校正电路，其耦接到用于传输多相位时钟信号的多个信号路径，相位校正电路配置成通过对两个信号的相位进行平均化来校正多相位时钟信号中的相位偏斜，上述两个信号是通过将每个信号路径中的信号与不同于对应信号路径的另一信号路径的另一信号而获得的。
11.在实施例中，半导体装置可以包括：存储器区域；数据输出电路，其配置成根据相位校正时钟信号将从存储器区域输出的数据输出到半导体装置的外部；以及时钟缓冲器，其配置成接收外部时钟信号，生成多相位时钟信号，并且通过对用于传输多相位时钟信号的多个信号路径中的每一个的信号和另一信号路径的信号执行相位平均化操作来生成相位校正时钟信号。
12.在实施例中，相位校正电路可以包括：环形电路，其耦接到配置成传输多相位时钟信号的多个信号路径，并配置成执行合成基于多个信号路径的两个相邻的信号的操作和合成多相位时钟信号中的互补信号的操作中的至少一个；多个可编程缓冲器，耦接到多个信号路径，多个可编程缓冲器配置成响应于控制码而进行操作；以及码控制电路，其配置成响应于操作频率信息而生成控制码。相位校正电路可以通过根据控制码控制可编程缓冲器的驱动力和由环形电路合成的两个信号的相位平均化来校正多相位时钟信号中的相位偏斜。
13.可编程缓冲器可以根据控制码在操作频率信息中定义的操作频率小于预设值时被禁止，并且每个可编程缓冲器在操作频率等于或大于预设值时具有根据操作频率的值而变化的驱动力。
附图说明
14.图1是示出根据实施例的半导体系统的结构的图。
15.图2是示出根据实施例的半导体装置的结构的图。
16.图3是示出图2的相位分离器的结构的图。
17.图4是示出图2的第一信号路径的结构的图。
18.图5是示出图2的码控制电路的结构的图。
19.图6是示出图2的相位校正电路的结构的图。
20.图7是示出图6的第一可编程缓冲器的结构的图。
21.图8是示出根据实施例的图6的相位校正电路的第一校正回路的结构的图。
22.图9是示出根据实施例的图6的相位校正电路的第二校正回路的结构的图。
23.图10是示出根据另一个实施例的半导体装置的结构的图。
具体实施方式
24.以下将参考附图更详细地描述实施例。
25.图1是示出根据实施例的半导体系统1的结构的图。
26.参考图1，半导体系统1可以包括控制器2和半导体装置3。
27.控制器2可以是gpu(图形处理单元)或者cpu(中央处理单元)。控制器2可以向半导体装置3提供外部时钟信号，例如，数据时钟信号wck/wckb、系统时钟信号hck/hckb以及命令信号cmd。数据时钟信号wck/wckb可以具有与系统时钟信号hck/hckb的周期或/和频率不同的周期或/和频率。当写入数据data时，控制器2可以向半导体装置3提供数据时钟信号wck/wckb。控制器2可以根据读取命令接收从半导体装置3输出的数据data。
28.半导体装置3可以使用多相位时钟信号作为用于读取操作或者写入操作的参考信号。半导体装置3可以通过使用外部时钟信号(例如，数据时钟信号wck/wckb)生成多相位时钟信号。半导体装置3可以是易失性存储器装置、非易失性存储器装置，或者其中混合了易失性存储器和非易失性存储器的存储器装置。
29.图2是示出根据实施例的半导体装置10的结构的图。
30.参考图2，半导体装置10可以包括时钟缓冲器11、存储器区域30以及数据输出电路40。半导体装置10还可以包括mrs(模式寄存器设置)50和码控制电路60。
31.时钟缓冲器11可以接收数据时钟信号wck和wckb并生成多相位时钟信号iclk、qclk、iclkb和qclkb。时钟缓冲器11可以配置成执行如下相位校正操作：通过将多个信号路径31至34中的至少一个路径的信号与另一个信号路径的另一信号合成来补偿多相位时钟信号iclk、qclk、iclkb和qclkb中的偏斜，从而生成相位校正时钟信号iclkc、qclkc、iclkbc和qclkbc。时钟缓冲器11可以配置成根据半导体装置10的操作频率确定是否执行相位校正操作。时钟缓冲器11可以配置成根据半导体装置10的操作频率改变相位校正操作期间的驱动力。
32.时钟缓冲器11可以包括相位分离器12、相位校正电路100以及多个信号路径31至34。
33.相位分离器12可以接收数据时钟信号wck和wckb并生成多相位时钟信号iclk、qclk、iclkb和qclkb。相位分离器12可以分离数据时钟信号wck和wckb的相位并同时对数据时钟信号wck和wckb的频率进行分频，从而使得每个多相位时钟信号iclk、qclk、iclkb和qclkb具有相比于数据时钟信号wck和wckb除以2或4的频率。
34.在图6中更详细示出的相位校正电路100可以包括环形电路101、多个可编程缓冲器以及码控制电路。环形电路101可以耦接到配置成分别传输多相位时钟信号iclk、qclk、iclkb和qclkb的多个信号路径31至34，并配置成执行合成基于多个信号路径31至34的两个相邻信号的操作和合成多相位时钟信号中的互补信号的操作中的一个或多个。多个可编程缓冲器可以耦接到多个信号路径31至34，并配置成响应于驱动力控制码stcode《0:n》和stcodeb《0:n》而进行操作。码控制电路可以配置成响应于操作频率信息finf生成控制码。相位校正电路100可以配置成通过根据驱动力控制码stcode《0:n》和stcodeb《0:n》对可编程缓冲器的驱动力和由环形电路101合成的两个信号的相位平均化进行控制来校正多相位时钟信号iclk、qclk、iclkb和qclkb中的相位偏斜。
35.在当前实施例中，当操作频率信息finf中定义的操作频率小于预设值时，可编程缓冲器可以根据驱动力控制码stcode《0:n》和stcodeb《0:n》被禁止。当操作频率等于或大于预设值时，可编程缓冲器的驱动力可以改变。
36.相位校正电路100可以包括多个信号路径31至34。相位校正电路100可以执行通过将多个信号路径31至34中的至少一个路径的信号与另一信号路径的另一信号合成来补偿多相位时钟信号iclk、qclk、iclkb和qclkb中的偏斜的相位校正操作。相位校正电路100可以响应于驱动力控制码stcode《0:n》和stcodeb《0:n》中断相位校正操作。驱动力控制码stcode《0:n》和stcodeb《0:n》各自可以包括多个信号比特位，并且具有彼此互补的关系。相位校正电路100可以响应于驱动力控制码stcode《0:n》和stcodeb《0:n》改变相位校正操作的驱动力。
37.多个信号路径31至34可以延迟多相位时钟信号iclk、qclk、iclkb和qclkb并输出延迟的信号。多个信号路径31至34可以将已通过相位校正电路100的多相位时钟信号iclk、qclk、iclkb和qclkb作为相位校正时钟信号iclkc、qclkc、iclkbc和qclkbc传输至数据输出电路40。多个信号路径31至34可以包括第一信号路径31、第二信号路径32、第三信号路径33以及第四信号路径34。第一信号路径31可以输出已通过相位校正电路100的相位时钟信号iclk作为相位校正时钟信号iclkc。第二信号路径32可以输出已通过相位校正电路100的相位时钟信号qclk作为相位校正时钟信号qclkc。第三信号路径33可以输出已通过相位校正电路100的相位时钟信号iclkb作为相位校正时钟信号iclkbc。第四信号路径34可以输出已通过相位校正电路100的相位时钟信号qclkb作为相位校正时钟信号qclkbc。
38.存储器区域30可以包括易失性存储器和非易失性存储器中的至少一个。易失性存储器的示例包括sram(静态ram)、dram(动态ram)和sdram(同步dram)，并且非易失性存储器的示例可以包括rom(只读存储器)、prom(可编程rom)、eeprom(电可擦除可编程rom)、eprom(电可编程rom)、闪速存储器、pram(相变ram)、mram(磁ram)、rram(电阻式ram)和fram(铁电ram)等。存储器区域30可以在半导体装置10的读取操作期间输出存储于其中的数据，并在半导体装置10的写入操作期间存储从半导体装置10的外部输入的数据。
39.数据输出电路40可以根据相位校正时钟信号iclkc、qclkc、iclkbc和qclkbc将从存储器区域30输出的数据输出到半导体装置10的外部。
40.mrs 50可以存储半导体装置10的操作频率信息finf并输出所存储的操作频率信息finf。操作频率信息finf可以在半导体装置10的制造步骤中设置，或者从外部设备(例如，控制器2)接收并存储在mrs 50中。
41.码控制电路60可以响应于操作频率信息finf生成驱动力控制码stcode《0:n》和stcodeb《0:n》。码控制电路60可以根据操作频率信息finf的值改变驱动力控制码stcode《0:n》和stcodeb《0:n》的值。
42.图3是示出图2的相位分离器12的结构的图。
43.参考图3，相位分离器12可以包括第一缓冲器12-1、分频器12-2以及第二缓冲器12-3。第一缓冲器12-1可以缓冲数据时钟信号wck和wckb并输出缓冲的信号。分频器12-2可以分离第一缓冲器12-1的输出信号的相位，对上述输出信号的频率进行分频，并输出分频信号。此时，分频器12-2可以将输出信号的频率除以2。第二缓冲器12-3可以缓冲分频器12-2的输出信号，并输出缓冲的信号作为多相位时钟信号ick/qck/ickb/qckb。理想地，多相位时钟信号iclk、qclk、iclkb和qclkb需要彼此之间具有预定的相位差。然而，由于pvt(功率、电压、温度)的变化，随着多相位时钟信号iclk、qclk、iclkb和qclkb之间的相位差变得不同于目标值，多相位时钟信号iclk、qclk、iclkb和qclkb可能具有偏斜。
44.图4是示出图2的第一信号路径31的结构的图。
45.参考图4，第一信号路径31可以包括多个反相器31-1至31-n。尽管以下将进行描述，但相位校正电路100可以耦接在反相器31-1至31-n中的任何一个的输出端口和反相器31-1至31-n中的另一个的输入端口之间。
46.图5是示出图2的码控制电路60的结构的图。
47.参考图5，码控制电路60可以根据操作频率信息finf选择预编码precode0至precoden中的一个，并输出所选择的预编码作为驱动力控制码stcode《0:n》和stcodeb《0:n》。预编码precode0至precoden各自可以包括对应于驱动力控制码stcode《0:n》和stcodeb《0:n》的信号比特位。预编码precode0至precoden的值可以设置成不同值。码控制电路60可以包括码存储电路61和多路复用器62。
48.码存储电路61可以包括用于存储预编码precode0至precoden的存储电路，例如，多个寄存器61-1至61-n。预编码precode0至precoden可以分别存储在多个寄存器61-1至61-n中。
49.多路复用器62可以根据操作频率信息finf选择存储在多个寄存器61-1至61-n中的任何一个中的预编码，并输出所选择的预编码作为驱动力控制码stcode《0:n》和stcodeb《0:n》。
50.操作频率信息finf可以定义半导体装置10的操作频率，即，操作速度。例如，当半导体装置10能够操作的频率范围被分频为四个部分a、b、c和d时，部分
‘
a’可以被定义为
‘
低速’，部分
‘
b’可以被定义为
‘
高速-1’，部分
‘
c’可以被定义为
‘
高速-2’以及部分
‘
d’可以被定义为
‘
高速-3’。由于操作速度能够被划分为四个阶段，操作频率信息finf可以配置成两个比特位以限定操作速度。针对低速、高速-1、高速-2和高速-3，可以将操作频率信息finf的值分别设置成
‘
00’、
‘
01’、
‘
10’和
‘
11’。此时，当假定n是3(n＝3)时，第一预编码precode0可以具有值
‘
0000’(作为对应于驱动力控制码stcode《0:3》的值)和值
‘
1111’(作为对应于驱动力控制码stcodeb《0:3》的值)。第二预编码precode1可以具有值
‘
1000’(作为对应于驱动力控制码stcode《0:3》的值)和值
‘
0111’(作为对应于驱动力控制码stcodeb《0:3》的值)。第三预编码precode2可以具有值
‘
1100’(作为对应于驱动力控制码stcode《0:3》的值)和值
‘
0011’(作为对应于驱动力控制码stcodeb《0:3》的值)。第四预编码precode3可以具有值
‘
1110’(作为对应于驱动力控制码stcode《0:3》的值)和值
‘
0001’(作为对应于驱动力控制码stcodeb《0:3》的值)。
51.当操作频率信息finf的值为
‘
00’时，多路复用器62可以输出第一预编码precode0作为驱动力控制码stcode《0:3》和stcodeb《0:3》。当操作频率信息finf的值为
‘
01’时，多路复用器62可以输出第二预编码precode1作为驱动力控制码stcode《0:3》和stcodeb《0:3》。当操作频率信息finf的值为
‘
10’时，多路复用器62可以输出第三预编码precode2作为驱动力控制码stcode《0:3》和stcodeb《0:3》。当操作频率信息finf的值为
‘
11’时，多路复用器62可以输出第四预编码precode3为驱动力控制码stcode《0:3》和stcodeb《0:3》。
52.图6是示出图2的相位校正电路100的结构的图。
53.参考图6，相位校正电路100可以包括第一信号路径31至第四信号路径34和环形电路101。
54.环形电路101可以通过将第一信号路径31至第四信号路径34的信号分别与其他路
径的信号合成来执行相位平均化，从而补偿多相位时钟信号iclk、qclk、iclkb和qclkb中的偏斜。环形电路101可以包括第一校正回路和第二校正回路，第一校正回路和第二校正回路将在下文中参考图8和图9进行描述。环形电路101可以包括多个信号传送单元131-1、132-1、133-1和134-1以及多个可编程缓冲器131-2、132-2、133-2和134-2。多个信号传送单元131-1、132-1、133-1和134-1可以各自配置为反相器。多个可编程缓冲器131-2、132-2、133-2和134-2的驱动力可以根据驱动力控制码stcode《0:n》和stcodeb《0:n》改变。第一信号传送单元131-1可以使第一信号路径31的节点n11的信号反相，并将经反相的信号传送至第三信号路径33的节点n32。第一可编程缓冲器131-2可以缓冲第一信号路径31的节点n12的信号，并将缓冲的信号传送至第二信号路径32的节点n21。第二信号传送单元132-1可以使第二信号路径32的节点n21的信号反相，并将经反相的信号传送至第四信号路径34的节点n42。第二可编程缓冲器132-2可以缓冲第二信号路径32的节点n22的信号，并将缓冲的信号传送至第三信号路径33的节点n31。第三信号传送单元133-1可以使第三信号路径33的节点n31的信号反相，并将经反相的信号传送至第一信号路径31的节点n12。第三可编程缓冲器133-2可以缓冲第三信号路径33的节点n32的信号，并将缓冲的信号传送至第四信号路径34的节点n41。第四信号传送单元134-1可以使第四信号路径34的节点n41的信号反相，并将经反相的信号传送至第二信号路径32的节点n22。第四可编程缓冲器134-2可以缓冲第四信号路径34的节点n42的信号，并将缓冲的信号传送至第一信号路径31的节点n11。
55.图7是示出图6的第一可编程缓冲器131-2的结构的图。
56.参考图7，第一可编程缓冲器131-2可以包括基本驱动单元140和可变驱动单元150。
57.基本驱动单元140可以驱动并输出输入信号in。基本驱动单元140可以包括第一晶体管141和第二晶体管142。第一晶体管141可以根据输入信号in的电平将输出节点驱动为接地端子电平。第二晶体管142可以根据输入信号in的电平将输出节点驱动为电源端子电平。
58.可变驱动单元150可以利用根据驱动力控制码stcode《0:n》和stcodeb《0:n》变化的驱动力驱动基本驱动单元140的输出信号，并输出驱动的信号。可变驱动单元150可以包括第一晶体管151、第二晶体管152、第一驱动力调节电路160以及第二驱动力调节电路170。第一驱动力调节电路160可以具有根据驱动力控制码stcode《0:n》变化的电阻值。第一驱动力调节电路160可以包括多个晶体管160-1至160-n，多个晶体管160-1至160-n共同耦接到接地端子并且配置成通过它们的栅极端子接收驱动力控制码stcode《0:n》的相应比特位。第一晶体管151可以根据基本驱动单元140的输出信号将输出节点驱动为接地端子电平，并且具有由第一驱动力调节电路160改变的驱动时间。第二驱动力调节电路170可以包括多个晶体管170-1至170-n，多个晶体管170-1至170-n共同耦接到电源端子并且配置成通过它们的栅极端子接收驱动力控制码stcodeb《0:n》的相应比特位。第二晶体管152可以根据基本驱动单元140的输出信号将输出节点驱动为电源端子电平，并且具有由第二驱动力调节电路170改变的驱动时间。
59.如参考图5所描述的那样，当半导体装置10的操作速度被设置为低速时，可以将第一预编码precode0作为驱动力控制码stcode《0:3》和stcodeb《0:3》共同提供给第一至第四可编程缓冲器131-2、132-2、133-2和134-2。由于驱动力控制码stcode《0:3》是
‘
0000’以及
驱动力控制码stcodeb《0:3》是
‘
1111’，第一驱动力调节电路160和第二驱动力调节电路170的所有晶体管可以截止，从而使第一至第四可编程缓冲器131-2、132-2、133-2和134-2的操作停止。由于第一至第四可编程缓冲器131-2、132-2、133-2和134-2的操作停止，环形电路101的第一校正回路和第二校正回路也可能停止。当半导体装置10的操作速度是低速时，可以使多相位时钟信号iclk、qclk、iclkb和qclkb中的偏斜最小化。因此，环形电路101的操作可以停止以减少电流消耗。
60.当半导体装置10的操作速度被设置为高速-1时，可以将第二预编码precode1作为驱动力控制码stcode《0:3》和stcodeb《0:3》共同提供给第一至第四可编程缓冲器131-2、132-2、133-2和134-2。驱动力控制码stcode《0:3》具有与第一预编码precode0相比增加的码值
‘
1000’，且驱动力控制码stcodeb《0:3》具有与第一预编码precode0相比减小的码值
‘
0111’。因此，第一至第四可编程缓冲器131-2、132-2、133-2和134-2可以操作并通过将输入信号in延迟第一时间并驱动延迟的信号来生成输出信号out。通过第一至第四可编程缓冲器131-2、132-2、133-2和134-2的操作，环形电路101的第一校正回路和第二校正回路可以操作以校正多相位时钟信号iclk、qclk、iclkb和qclkb中的偏斜。
61.当半导体装置10的操作速度被设置为高速-2时，可以将第三预编码precode2作为驱动力控制码stcode《0:3》和stcodeb《0:3》共同提供给第一至第四可编程缓冲器131-2、132-2、133-2和134-2。驱动力控制码stcode《0:3》具有与第二预编码precode1相比增加的码值
‘
1100’，且驱动力控制码stcodeb《0:3》具有与第二预编码precode1相比减小的码值
‘
0011’。因此，第一至第四可编程缓冲器131-2、132-2、133-2和134-2可以操作并通过将输入信号in延迟第二时间并驱动延迟的信号来生成输出信号out。第二时间可以短于第一时间。通过第一至第四可编程缓冲器131-2、132-2、133-2和134-2的操作，环形电路101的第一校正回路和第二校正回路可以操作以校正多相位时钟信号iclk、qclk、iclkb和qclkb中的偏斜。
62.当半导体装置10的操作速度被设置为高速-3时，可以将第四预编码precode3作为驱动力控制码stcode《0:3》和stcodeb《0:3》共同提供给第一至第四可编程缓冲器131-2、132-2、133-2和134-2。驱动力控制码stcode《0:3》具有与第三预编码precode2相比增加的码值
‘
1110’，且驱动力控制码stcodeb《0:3》具有与第三预编码precode2相比减小的码值
‘
0001’。因此，第一至第四可编程缓冲器131-2、132-2、133-2和134-2可以操作并通过将输入信号in延迟第三时间并驱动延迟的信号来生成输出信号out。第三时间可以短于第二时间。通过第一至第四可编程缓冲器131-2、132-2、133-2和134-2的操作，环形电路101的第一校正回路和第二校正回路可以操作以校正多相位时钟信号iclk、qclk、iclkb和qclkb中的偏斜。
63.当半导体装置10的操作速度被设置为低速时，环形电路101的第一至第四可编程缓冲器131-2、132-2、133-2和134-2可以被禁止。由于第一至第四可编程缓冲器131-2、132-2、133-2和134-2被禁止，第一校正回路的操作可能停止，并且第二校正回路的操作可能部分地停止。
64.当半导体装置10的操作速度被设置为高速-1、高速-2或者高速-3时，第一至第四可编程缓冲器131-2、132-2、133-2和134-2可以被启用，并且第一校正回路和第二校正回路可以操作以校正多相位时钟信号iclk、qclk、iclkb和qclkb中的偏斜。半导体装置10可以根
据驱动力控制码stcode《0:3》和stcodeb《0:3》减少第一至第四可编程缓冲器131-2、132-2、133-2和134-2的信号处理延迟时间，从而使得信号处理延迟时间适于操作速度，即，适于高速-1、高速-2或高速-3。
65.以下将参考图8和图9来描述环形电路101的操作。根据当前实施例的半导体装置10的环形电路101可以包括多个校正回路，并且多个校正回路的偏斜校正操作可以同时执行。
66.图8是示出根据当前实施例的相位校正电路的第一校正回路101-1的结构的图。
67.参考图8，第一校正回路101-1可以通过对多相位时钟信号iclk、qclk、iclkb和qclkb中的基于第一至第四信号路径31至34的两个相邻的信号的相位进行平均化来执行偏斜校正。
68.第一校正回路101-1可以由第一至第四可编程缓冲器131-2、132-2、133-2和134-2配置。
69.第一可编程缓冲器131-2可以将第一信号路径31的信号混合到第二信号路径32，第二可编程缓冲器132-2可以将第二信号路径32的信号混合到第三信号路径33，第三可编程缓冲器133-2可以将第三信号路径33的信号混合到第四信号路径34，并且第四可编程缓冲器134-2可以将第四信号路径34的信号混合到第一信号路径31。由第一至第四可编程缓冲器131-2、132-2、133-2和134-2配置的回路可以反复操作，从而将多相位时钟信号iclk、qclk、iclkb和qclkb的相位平均化，由此校正多相位时钟信号iclk、qclk、iclkb和qclkb中的其中发生相位偏斜的信号的相位偏斜。
70.以下，将假设相位偏斜发生在第二信号路径32的qclk_o信号来描述qclk_o信号的相位偏斜校正操作。在第一信号路径31的延迟时间和由第一可编程缓冲器131-2的驱动延迟引起的时间δt之后可以生成信号pgm buf_out。由于信号pgm buf_out混合到信号qclk_o的节点，信号qclk_o的相位可以被校正为与信号pgm buf_out的相位和信号qclk_o的相位的均值对应的相位。图8仅示出了针对多相位时钟信号iclk、qclk、iclkb和qclkb中的时钟信号iclk和qclk的相位偏斜校正过程的示例。针对时钟信号qclk和iclkb、时钟信号iclkb和qclkb以及时钟信号qclkb和iclk的相位偏斜校正过程也可以以相同的方式执行。
71.图9是示出根据实施例的相位校正电路的第二校正回路101-2的结构的图。
72.参考图9，第二校正回路101-2可以通过对多相位时钟信号iclk、qclk、iclkb和qclkb中的互补信号的相位进行平均化来执行偏斜校正。第二校正回路101-2可以通过对多相位时钟信号iclk、qclk、iclkb和qclkb中的时钟信号iclk和iclkb的相位以及时钟信号qclk和qclkb的相位进行平均化来执行偏斜校正。
73.第二校正回路101-2可以由第一至第四可编程缓冲器131-2、132-2、133-2和134-2以及第一至第四信号传送单元131-1、132-1、133-1和134-1配置。
74.第二校正回路101-2可以通过反复地执行其中结合了混合操作和第一至第四可编程缓冲器131-2、132-2、133-2和134-2的操作的循环操作来校正多相位时钟信号iclk、qclk、iclkb和qclkb中的其发生相位偏斜的信号的相位偏斜，上述混合操作是指将第一信号路径31的信号混合到第三信号路径33、将第二信号路径32的信号混合到第四信号路径34、将第三信号路径33的信号混合到第一信号路径31以及将第四信号路径34的信号混合到第二信号路径32的操作。
75.以下将假设相位偏斜发生在第三信号路径33的信号iclkb_o来描述信号iclkb_o的相位偏斜校正操作。与信号iclkb_o具有互补关系的信号iclk_o可以通过第一信号传送单元131-1生成为信号iclkb_ooa。信号随着iclkb_o通过第三信号路径33的反相器，可以生成信号iclkb_oob。由于信号iclkb_ooa和信号iclkb_oob在相同节点处混合，可以输出通过对上述两个信号的相位进行平均化而获得的信号iclkb_oo作为相位校正时钟信号iclkbc。以这种方式，可以校正信号iclkb_o的相位。图9仅示出了针对多相位时钟信号iclk、qclk、iclkb和qclkb中的时钟信号iclk和iclkb的相位偏斜校正过程的示例。针对时钟信号qclk和qclkb的相位偏斜校正过程也可以以相同的方式执行。
76.图10是示出根据另一个实施例的半导体装置20的结构的图。
77.参考图10，半导体装置20可以包括时钟缓冲器21、存储器区域30以及数据输出电路40。半导体装置20还可以包括mrs 50和码控制电路60。
78.时钟缓冲器21可以接收数据时钟信号wck和wckb，并生成多相位时钟信号iclk、qclk、iclkb和qclkb。时钟缓冲器21可以执行如下相位校正操作：通过将多个信号路径31至34中的至少一个路径的信号与另一信号路径的另一信号合成来补偿多相位时钟信号iclk、qclk、iclkb和qclkb中的偏斜，从而生成相位校正时钟信号iclkc、qclkc、iclkbc和qclkbc。时钟缓冲器21可以根据半导体装置20的操作频率确定是否执行相位校正操作。时钟缓冲器11可以在相位校正操作期间根据半导体装置20的操作频率改变驱动力。
79.时钟缓冲器21可以包括相位分离器22、多个相位校正电路200-1至200-n以及多个信号路径31至34。
80.相位分离器22可以接收数据时钟信号wck和wckb，并生成多相位时钟信号iclk、qclk、iclkb和qclkb。相位分离器22可以分离数据时钟信号wck和wckb的相位并同时对数据时钟信号wck和wckb的频率进行分频，从而使得每个多相位时钟信号iclk、qclk、iclkb和qclkb具有相比于外部时钟信号wck和wckb除以2或4的频率。
81.多个相位校正电路200-1至200-n可以各自包括多个信号路径31至34。多个相位校正电路200-1至200-n可以各自执行通过将多个信号路径31至34中的至少一个路径的信号与另一信号路径的另一信号合成来补偿多相位时钟信号iclk、qclk、iclkb和qclkb中的偏斜的相位校正操作。多个相位校正电路200-1至200-n可以响应于驱动力控制码stcode《0:n》和stcodeb《0:n》中断相位校正操作。多个相位校正电路200-1至200-n可以响应于驱动力控制码stcode《0:n》和stcodeb《0:n》改变相位校正操作的驱动力。多个相位校正电路200-1至200-n可以以与参考图2至图6描述的相位校正电路100相同的方式配置。
82.存储器区域30、数据输出电路40、mrs 50以及码控制电路60可以以与图2相同的方式配置。
83.根据另一个实施例的半导体装置20的时钟缓冲器21可以包括耦接到多个信号路径31至34的多个相位校正电路200-1至200-n。因此，多个相位校正电路200-1至200-n可以反复地对先前的相位校正电路的输出执行相位校正操作，这使得与图2的半导体装置10相比，可以更进一步提高相位校正性能。
84.尽管已经在上面描述了各个实施例，但本领域的技术人员将理解，所描述的实施例仅仅是示例。因此，本文所描述的相位校正电路、时钟缓冲器以及半导体装置不应基于所描述的实施例而被限制。

技术特征：

1.一种相位校正电路，包括：传输多相位信号的多个信号路径；以及环形电路，其耦接到所述多个信号路径，所述环形电路通过对两个信号的相位进行平均化来校正所述多相位信号中的相位偏斜，所述两个信号是通过将所述多个信号路径中的每一信号路径的信号与不同于对应信号路径的另一信号路径的另一信号合成而获得的。2.根据权利要求1所述的相位校正电路，其中，所述环形电路在操作频率小于预设值时被禁止。3.根据权利要求1所述的相位校正电路，其中，所述环形电路在操作频率小于预设值时被禁止；以及所述环形电路在所述操作频率等于或大于所述预设值时具有根据所述操作频率的值变化的驱动力。4.根据权利要求1所述的相位校正电路，其中，所述多个信号路径包括第一信号路径、第二信号路径、第三信号路径以及第四信号路径，其中，所述环形电路包括：第一信号传送单元，其使所述第一信号路径的第一节点的信号反相，以及将经反相的信号传送至所述第三信号路径的第二节点；第一可编程缓冲器，其缓冲所述第一信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第二信号路径的第一节点；第二信号传送单元，其使所述第二信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第四信号路径的第二节点；第二可编程缓冲器，其缓冲所述第二信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第三信号路径的第一节点；第三信号传送单元，其使所述第三信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第一信号路径的所述第二节点；第三可编程缓冲器，其缓冲所述第三信号路径的所述第二节点的信号，以及将所缓冲的信号传送至所述第四信号路径的第一节点；第四信号传送单元，其使所述第四信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第二信号路径的所述第二节点；以及第四可编程缓冲器，其缓冲所述第四信号路径的所述第二节点的信号，以及将所缓冲的信号传送至所述第一信号路径的所述第一节点。5.一种相位校正电路，包括：传输多相位信号的多个信号路径；第一校正回路，其合成所述多相位信号中的基于所述多个信号路径的两个相邻的信号；以及第二校正回路，其合成所述多相位信号中的互补信号。6.根据权利要求5所述的相位校正电路，其中，所述第一校正回路在操作频率小于预设值时被禁止。7.根据权利要求5所述的相位校正电路，其中，：所述第一校正回路在操作频率小于预设值时被禁止；以及
所述第一校正回路在所述操作频率等于或大于所述预设值时具有根据所述操作频率的值变化的驱动力。8.根据权利要求5所述的相位校正电路，其中，所述多个信号路径包括第一信号路径、第二信号路径、第三信号路径以及第四信号路径，以及其中，所述第一校正回路包括：第一可编程缓冲器，其缓冲所述第一信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第二信号路径的第一节点；第二可编程缓冲器，其缓冲所述第二信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第三信号路径的第一节点；第三可编程缓冲器，其缓冲所述第三信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第四信号路径的第一节点；以及第四可编程缓冲器，其缓冲所述第四信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第一信号路径的第一节点。9.根据权利要求8所述的相位校正电路，其中，所述第一校正回路还包括：第一信号传送单元，其使所述第一信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第三信号路径的所述第二节点；第二信号传送单元，其使所述第二信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第四信号路径的所述第二节点；第三信号传送单元，其使所述第三信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第一信号路径的所述第二节点；以及第四信号传送单元，其使所述第四信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第二信号路径的所述第二节点。10.一种时钟缓冲器，包括：相位分离器，其接收外部时钟信号以及生成多相位时钟信号；以及相位校正电路，其耦接到用于传输所述多相位时钟信号的多个信号路径，所述相位校正电路通过对两个信号的相位进行平均化来校正所述多相位时钟信号中的相位偏斜，所述两个信号是通过将所述多个信号路径中的每一信号路径的信号与不同于对应信号路径的另一信号路径的另一信号合成而获得的。11.根据权利要求10所述的时钟缓冲器，其中，所述相位校正电路包括：第一校正回路，其合成所述多相位时钟信号中的基于所述多个信号路径的两个相邻的信号；以及第二校正回路，其合成所述多相位时钟信号中的互补信号。12.根据权利要求11所述的时钟缓冲器，其中，所述第一校正回路包括多个可编程缓冲器，所述多个可编程缓冲器中的每一个具有可调节的驱动力，其中，所述多个可编程缓冲器在操作频率小于预设值时被禁止，以及所述多个可编程缓冲器中的每一个在所述操作频率等于或大于所述预设值时具有根据所述操作频率的值变化的驱动力。13.根据权利要求11所述的时钟缓冲器，其中，所述多个信号路径包括第一信号路径、第二信号路径、第三信号路径以及第四信号路径,
其中，所述第一校正回路包括：第一可编程缓冲器，其缓冲所述第一信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第二信号路径的第一节点；第二可编程缓冲器，其缓冲所述第二信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第三信号路径的第一节点；第三可编程缓冲器，其缓冲所述第三信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第四信号路径的第一节点；以及第四可编程缓冲器，其缓冲所述第四信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第一信号路径的第一节点。14.根据权利要求13所述的时钟缓冲器，其中，所述第一校正回路还包括：第一信号传送单元，其使所述第一信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第三信号路径的所述第二节点；第二信号传送单元，其使所述第二信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第四信号路径的所述第二节点；第三信号传送单元，其使所述第三信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第一信号路径的所述第二节点；以及第四信号传送单元，其使所述第四信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第二信号路径的所述第二节点。15.一种半导体装置，包括：存储器区域；数据输出电路，其根据相位校正时钟信号将从所述存储器区域输出的数据输出到所述半导体装置的外部；以及时钟缓冲器，其接收外部时钟信号，生成多相位时钟信号，以及通过对用于传输所述多相位时钟信号的多个信号路径中的每一信号路径的信号和另一信号路径的信号执行相位平均化操作来生成所述相位校正时钟信号。16.根据权利要求15所述的半导体装置，其中，所述时钟缓冲器包括：相位分离器，其接收所述外部时钟信号以及生成所述多相位时钟信号；第一校正回路，其合成所述多相位时钟信号中的基于所述多个信号路径的两个相邻的信号；以及第二校正回路，其合成所述多相位时钟信号中的互补信号。17.根据权利要求16所述的半导体装置，其中，所述第一校正回路包括多个可编程缓冲器，所述多个可编程缓冲器中的每一个具有可调节的驱动力，其中，所述多个可编程缓冲器在所述半导体装置的操作频率小于预设值时被禁止，以及所述多个可编程缓冲器中的每一个在所述操作频率等于或大于所述预设值时具有根据所述操作频率的值变化的驱动力。18.根据权利要求16所述的半导体装置，其中，所述多个信号路径包括第一信号路径、第二信号路径、第三信号路径以及第四信号路径,其中，所述第一校正回路包括：第一可编程缓冲器，其缓冲所述第一信号路径的第二节点的信号，以及将所缓冲的信
号传送至所述第二信号路径的第一节点；第二可编程缓冲器，其缓冲所述第二信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第三信号路径的第一节点；第三可编程缓冲器，其缓冲所述第三信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第四信号路径的第一节点；以及第四可编程缓冲器，其缓冲所述第四信号路径的第二节点的信号，以及将所缓冲的信号传送至所述第一信号路径的第一节点。19.根据权利要求18所述的半导体装置，其中，所述第一校正回路还包括：第一信号传送单元，其使所述第一信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第三信号路径的所述第二节点；第二信号传送单元，其使所述第二信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第四信号路径的所述第二节点；第三信号传送单元，其使所述第三信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第一信号路径的所述第二节点；以及第四信号传送单元，其使所述第四信号路径的所述第一节点的信号反相，以及将经反相的信号传送至所述第二信号路径的所述第二节点。20.一种相位校正电路，包括：环形电路，其耦接到传输多相位时钟信号的多个信号路径，所述环形电路执行合成基于所述多个信号路径的两个相邻的信号的操作和合成所述多相位时钟信号中的互补信号的操作中的至少一个；多个可编程缓冲器，耦接到所述多个信号路径，所述多个可编程缓冲器响应于控制码而进行操作；以及码控制电路，其响应于操作频率信息来生成所述控制码，其中，所述相位校正电路通过根据所述控制码对所述可编程缓冲器的驱动力和由所述环形电路合成的两个信号的相位平均化进行控制来校正所述多相位时钟信号中的相位偏斜。21.根据权利要求20所述的相位校正电路，其中，所述环形电路包括：第一校正回路，其合成所述多相位时钟信号中的基于所述多个信号路径的两个相邻的信号；以及第二校正回路，其合成所述多相位时钟信号中的所述互补信号。22.根据权利要求20所述的相位校正电路，其中，所述可编程缓冲器根据所述控制码在所述操作频率信息中定义的操作频率小于预设值时被禁止；以及每个所述可编程缓冲器在所述操作频率等于或大于所述预设值时具有根据所述操作频率的值而变化的驱动力。23.根据权利要求20所述的相位校正电路，其中，所述码控制电路包括：码存储电路，其存储预编码；以及多路复用器，其根据所述操作频率信息选择所述预编码之一，以及输出所选择的码作为所述控制码。

技术总结

公开了相位校正电路及包括其的时钟缓冲器和半导体装置。相位校正电路包括配置成传输多相位信号的多个信号路径。相位校正电路还包括耦接到多个信号路径的环形电路，环形电路配置成通过对两个信号的相位进行平均化来校正多相位信号中的相位偏斜，上述两个信号是通过将每个信号路径的信号与不同于对应信号路径的另一信号路径的另一信号合成而获得的。的另一信号路径的另一信号合成而获得的。的另一信号路径的另一信号合成而获得的。