阻抗校准电路及存储器的制作方法

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1.本发明涉及集成电路领域，尤其涉及一种阻抗校准电路及存储器。

背景技术：

2.随着电子装置的操作速度提高，在电子装置内的半导体存储器件之间传输的信号的摆动宽度减小，以最小化传输信号所花费的延迟时间。然而，随着传输信号的信号摆动宽度减小，信号传输在更大程度上受外部噪声影响。如果接口处存在阻抗失配，那么外部噪声会影响输出信号的反射特性。阻抗失配是由外部噪声或由供电电压、操作温度及制造工艺的变化等引起的。如果出现阻抗失配，则难以高速传输数据，因为阻抗失配可使得来自半导体装置的数据失真。因此，在接收失真数据的半导体装置中可能导致设置/保持失效或信号水平的误判的问题。
3.为缓解这些不利情况，存储器装置可以包含可用于提供可调节端接阻抗值的片内端接(on-die termination，odt，也可以被称为“片内终端电阻”)。例如，当将信号(例如命令、数据等)提供到存储器装置时，可以调节片内端接的阻抗值来减少阻抗失配。
4.在高速dram中，通常周期性地执行阻抗校准以调节片内端接的阻抗值，进而便于阻抗匹配，实时维护和校准信号完整性和数据视窗。集成电路设计规范要求阻抗校准电路需在设定时间内结束校准，然而现有的阻抗校准电路受到外部因素变化(例如，供电电压、操作温度及制造工艺的变化)的影响，其存在校准周期随机变化的情况，可能导致阻抗校准电路无法在设定时间内结束校准，无法满足设计要求。

技术实现要素：

5.本公开所要解决的技术问题是，提供一种阻抗校准电路及存储器，其能够使阻抗校准电路的校准时间满足设计要求，有效降低功耗，能够提高阻抗校准电路的可靠性。
6.为了解决上述问题，本公开实施例提供了一种阻抗校准电路，其包括：比较模块，接收初始校准码和第一阻抗校准码，所述比较模块基于所述初始校准码和所述第一阻抗校准码的差值输出第一控制信号；计数模块，接收所述第一控制信号，所述计数模块基于所述第一控制信号调整计数频率并输出计数值；校准模块，用于接收第一校准时钟信号，并基于所述第一校准时钟信号生成所述第一阻抗校准码，所述校准模块根据所述第一阻抗校准码进行阻抗校准，当校准完成时，输出第一停止信号；校准控制模块，用于接收所述计数值、所述第一停止信号和输出所述第一校准时钟信号；当所述计数值大于或者等于预设值或所述校准控制模块接收到所述第一停止信号时，停止输出所述第一校准时钟信号。
7.在一实施例中，所述比较模块包括：差值单元，用于接收所述初始校准码和所述第一阻抗校准码，并获取所述初始校准码和所述第一阻抗校准码的差值；多个调整单元，分别与所述差值单元连接，用于接收所述差值，并根据所述差值选择对应的所述调整单元输出所述第一控制信号，每个所述调整单元对应一数值范围。
8.在一实施例中，每个所述调整单元的数值范围不重叠。
9.在一实施例中，还包括锁存模块，与所述比较模块连接，用于锁存所述初始校准码。
10.在一实施例中，所述计数模块包括：时钟信号产生单元，与所述比较模块连接，产生初始时钟信号，所述时钟信号产生单元用于接收所述第一控制信号，并根据所述第一控制信号改变所述初始时钟信号的周期；计数单元，对所述初始时钟信号的周期进行计数，并输出所述计数值。
11.在一实施例中，所述时钟信号产生单元包括多个开关模式，所述时钟信号产生单元根据所述第一控制信号选择对应的所述开关模式，以改变所述初始时钟信号的周期。
12.在一实施例中，所述时钟信号产生单元为多个首尾相连的反相器构成的环形振荡器，所述时钟信号产生单元还包括至少一选择开关，所述开关与至少一所述反相器并联，以控制对应的反相器是否接入电路。
13.在一实施例中，当所述计数值大于或者等于预设值时，所述校准控制模块产生第二停止信号，并根据所述第二停止信号停止输出所述第一校准时钟信号。
14.在一实施例中，所述校准控制模块包括第一逻辑门电路，所述第一逻辑门电路用于接收所述第一停止信号和所述第二停止信号，并进行逻辑运算处理以输出第一输出信号，所述校准控制模块根据所述第一输出信号停止输出所述第一校准时钟信号。
15.在一实施例中，所述校准模块包括第一校准单元，所述校准模块根据所述第一阻抗校准码对所述第一校准单元进行阻抗校准；所述第一校准单元包括：第一电阻单元，其第一端连接第一电源端；参考电阻，其第一端连接所述第一电阻单元的第二端，第二端连接第二电源端；第一比较单元，用于将所述第一电阻单元的第二端电压与第一参考电压进行比较，并输出第一比较信号；第一检测单元，以所述第一比较信号作为输入信号，并对所述第一比较信号的变化情况进行记录；当所述第一比较信号的变化情况符合预设条件时，输出所述第一停止信号。
16.在一实施例中，所述第一校准单元还包括第一校准码产生单元，所述第一校准码产生单元根据所述第一比较信号更新所述第一阻抗校准码，所述第一阻抗校准码用于控制所述第一电阻单元的等效阻值。
17.在一实施例中，所述校准控制模块还用于输出第二校准时钟信号，所述校准模块还用于接收所述第二校准时钟信号，当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号并开始输出所述第二校准时钟信号。
18.在一实施例中，所述校准模块基于所述第二校准时钟信号生成第二阻抗校准码，所述校准模块还包括第二校准单元，所述校准模块根据所述第二阻抗校准码对所述第二校准单元进行阻抗校准，所述第二校准单元包括：第二电阻单元，其第二端连接第二电源端；第三电阻单元，其第一端连接第一电源端，第二端连接所述第二电阻单元的第一端，所述第一校准码还用于控制所述第三电阻单元的等效阻值；第二比较单元，用于将所述第二电阻单元的第一端电压与第二参考电压进行比较，并输出第二比较信号；第二检测单元，以所述第二比较信号作为输入信号，并对所述第二比较信号的变化情况进行记录；当所述第二比较信号的变化情况符合预设条件时，输出第三停止信号；当所述校准控制模块接收到所述第三停止信号或所述第二停止信号时，停止输出所述第二校准时钟信号。
19.在一实施例中，所述比较模块还用于接收初始校准码和第二阻抗校准码，并基于
所述初始校准码和所述第二阻抗校准码的差值输出第二控制信号，所述计数模块接收所述第二控制信号，并基于所述第二控制信号调整计数频率并输出所述计数值，当所述计数值大于或者等于预设值或所述校准控制模块接收到所述第三停止信号时，停止输出所述第二校准时钟信号。
20.在一实施例中，所述校准控制模块还包括复位模块，当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，所述复位模块复位所述第一控制信号。
21.本公开实施例还提供一种存储器，其包括如上所述的阻抗校准电路。
22.本公开实施例提供的阻抗校准电路及存储器，当计数模块输出的计数值大于或者等于预设值时，校准控制模块停止输出第一校准时钟信号，停止阻抗校准过程。而计数模块用于生成计数值，若计数模块受到外部因素变化(例如，供电电压、操作温度及制造工艺的变化)的影响，计数频率降低，会使计数值达到预设值的时间变长，可能会导致校准控制模块无法在设定时间内停止输出第一校准时钟信号，即阻抗校准电路的校准周期变长，无法满足设计要求。因此，本公开实施例提供的阻抗校准电路基于初始校准码和第一阻抗校准码的差值输出第一控制信号，并基于第一控制信号调整计数模块的计数频率，以改变计数模块生成的计数值达到预设值的时间，从而使计数模块生成的计数值达到预设值的时间可控，避免受到外部因素的影响而随机变化，使校准控制模块能够在设定时间内停止输出第一校准时钟信号，即能够使阻抗校准电路及时停止校准，阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
附图说明
23.图1是本公开一实施例提供的阻抗校准电路的示意图；
24.图2是本公开另一实施例提供的阻抗校准电路的示意图；
25.图3是本公开实施例提供的时钟信号产生单元的示意图；
26.图4是本公开再一实施例提供的阻抗校准电路的示意图；
27.图5是本公开再一实施例提供的阻抗校准电路的示意图。
具体实施方式
28.下面结合附图对本发明提供的阻抗校准电路及存储器的具体实施方式做详细说明。
29.图1是本公开一实施例提供的阻抗校准电路的示意图。请参阅图1，阻抗校准电路包括比较模块40、计数模块20、校准模块10及校准控制模块30。比较模块40接收初始校准码incode《n:0》和第一阻抗校准码pcode《n:0》，并基于初始校准码incode《n:0》和第一阻抗校准码pcode《n:0》的差值输出第一控制信号ctr1。计数模块20接收第一控制信号ctr1，并基于第一控制信号ctr1调整计数频率并输出计数值c1。校准模块10用于接收第一校准时钟信号pclk，并基于第一校准时钟信号pclk生成第一阻抗校准码pcode《n:0》，校准模块10根据第一阻抗校准码pcode《n:0》进行阻抗校准，当校准完成时，输出第一停止信号stop1。校准控制模块30用于接收计数值c1、第一停止信号stop1和输出第一校准时钟信号pclk；当计数值c1大于或者等于预设值或校准控制模块30接收到第一停止信号stop1时，停止输出第一校准时钟信号pclk。
30.本公开实施例提供的阻抗校准电路中，在校准完成后，校准模块10输出第一停止信号stop1，而受到校准模块10设计限制，其存在无法及时输出有效的第一停止信号stop1的情况，导致阻抗校准电路无法及时停止输出第一校准时钟信号pclk，即无法及时停止校准，阻抗校准电路的校准时间超过设计要求，无法满足需求，且功耗大。因此，本公开实施例提供的阻抗校准电路还提供了另外一种停止校准的设置，即当计数模块20输出的计数值c1大于或者等于预设值时，校准控制模块30停止输出第一校准时钟信号pclk，停止阻抗校准过程。而计数模块20用于生成计数值c1，若计数模块20受到外部因素变化(例如，供电电压、操作温度及制造工艺的变化)的影响，计数频率降低，会使计数值c1达到预设值的时间变长，可能会导致校准控制模块30无法在设定时间内停止输出第一校准时钟信号pclk，即阻抗校准电路的校准周期变长，无法满足设计要求。因此，本公开实施例提供的阻抗校准电路基于初始校准码incode《n:0》和第一阻抗校准码pcode《n:0》的差值输出第一控制信号ctr1，并基于第一控制信号ctr1调整计数模块20的计数频率，以改变计数模块20生成的计数值c1达到预设值的时间，从而使计数模块20生成的计数值c1达到预设值的时间可控，避免受到外部因素的影响而随机变化，使校准控制模块30能够在设定时间内停止输出第一校准时钟信号pclk，即能够使阻抗校准电路及时停止校准，阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
31.在本公开实施例提供的阻抗校准电路中，初始校准码incode《n:0》可为预设值，也可为阻抗校准电路首次执行校准时产生的第一阻抗校准码pcode《n:0》，或者阻抗校准电路执行多个时钟周期后产生的第一阻抗校准码pcode《n:0》。例如，在一实施例中，设计规范要求阻抗校准电路的校准周期为40个时钟周期，初始校准码incode《n:0》为阻抗校准电路执行20个时钟周期后产生的第一阻抗校准码pcode《n:0》。
32.在一些实施例中，基于初始校准码incode《n:0》和第一阻抗校准码pcode《n:0》的差值输出第一控制信号ctr1，若初始校准码incode《n:0》和第一阻抗校准码pcode《n:0》的差值过大，则计数模块20基于第一控制信号ctr1提高计数频率，即减少时钟周期的时间长度，计数模块20输出的计数值c1达到预设值的时间变短，校准控制模块30停止输出第一校准时钟信号pclk的时间提前，阻抗校准电路校准到相同目标的时间减少，即校准到相同目标，阻抗校准电路从启动至停止校准的总的校准时间减少，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，提高了阻抗校准电路的可靠性。若初始校准码incode《n:0》和第一阻抗校准码pcode《n:0》的差值在允许范围内，则计数模块20基于第一控制信号ctr1保持当前计数频率。
33.请参阅图2，其为本公开另一实施例提供的阻抗校准电路的示意图，在一些实施例中，比较模块40包括差值单元41及多个调整单元。
34.差值单元41用于接收初始校准码incode《n:0》和第一阻抗校准码pcode《n:0》，并获取初始校准码incode《n:0》和第一阻抗校准码pcode《n:0》的差值d1。差值单元41可为比较器或者减法器。例如，在本实施例中，差值单元41为减法器，初始校准码incode《n:0》及第一阻抗校准码pcode《n:0》作为减法器的输入信号，减法器对初始校准码incode《n:0》及第一阻抗校准码pcode《n:0》执行减法操作，并将两者的差值d1作为输出信号输出。
35.多个调整单元分别与差值单元41连接，用于接收差值d1，并根据差值d1选择对应的调整单元输出第一控制信号ctr1，每个调整单元对应一数值范围。可以理解的是，不同的
调整单元输出的第一控制信号ctr1的数值不同，以用于作为调整计数模块20计数频率的依据。
36.作为示例，在本实施例中，比较模块40包括三个调整单元，分别为第一调整单元42、第二调整单元43及第三调整单元44，第一调整单元42、第二调整单元43及第三调整单元44分别对应一数值范围。第一调整单元42、第二调整单元43及第三调整单元44接收差值d1，若差值d1在第一调整单元42对应的数值范围内，则第一调整单元42输出第一控制信号ctr1，第二调整单元43及第三调整单元44不输出信号。同理，若差值d1在第二调整单元43或第三调整单元44对应的数值范围内，则第二调整单元43或第三调整单元44输出第一控制信号ctr1，其他调整单元不输出信号。
37.在一些实施例中，每个调整单元的数值范围不重叠，以避免差值d1落在多个调整单元的数值范围内而引起输出的第一控制信号ctr1不可靠。数值范围不重叠包括数值范围及数值范围端点均不重叠。
38.作为示例，在一实施例中，第一调整单元42对应的数值范围为[-10，10]、第二调整单元43对应的数值范围为[-20～-10)及(10～20]，第二调整单元43对应的数值范围为大于20或小于-20，若差值d1为15，差值d1位于第二调整单元43对应的数值范围内，则第二调整单元43输出第一控制信号ctr1，第一调整单元42与第三调整单元44不输出信号。
[0039]
在本实施例中，第一调整单元42、第二调整单元43及第三调整单元44可为比较器等电路结构，以实现差值d1与数值范围的比较。
[0040]
请继续参阅图2，在一些实施例中，阻抗校准电路还包括锁存模块50，锁存模块50与比较模块40连接，用于锁存初始校准码incode《n:0》。在需要获取差值d1时，比较模块40能够自锁存模块50获取初始校准码incode《n:0》，进而获取差值d1。
[0041]
计数模块20接收第一控制信号ctr1，并基于第一控制信号ctr1调整计数频率并输出计数值c1。本实施例还提供一种计数模块20的示例。
[0042]
请继续参阅图2，计数模块20包括时钟信号产生单元21与计数单元22。时钟信号产生单元21与比较模块40连接，并用于产生初始时钟信号clk-0，时钟信号产生单元21用于接收第一控制信号ctr1，并根据第一控制信号ctr1改变初始时钟信号clk-0的周期。计数单元22对初始时钟信号clk-0的周期进行计数，并输出计数值c1。其中，计数值c1为初始时钟信号clk-0的周期数。
[0043]
由于不同的调整单元输出的第一控制信号ctr1的数值不同，则可根据第一控制信号ctr1改变初始时钟信号clk-0的周期，例如，增大或者减小初始时钟信号clk-0的周期的时间长度，从而使计数模块20输出的计数值c1达到预设值的时间变长或变短。
[0044]
在一实施例中，时钟信号产生单元21包括多个开关模式，时钟信号产生单元21根据第一控制信号ctr1选择对应的开关模式，以改变初始时钟信号clk-0的周期。其中，每一开关模式对应一初始时钟信号clk-0的周期，不同的开关模式对应的初始时钟信号clk-0的周期不同。例如，第一调整单元42产生的第一控制信号对应第一开关模式，第二调整单元43产生的第一控制信号对应第二开关模式，第三调整单元44产生的第一控制信号对应第三开关模式，时钟信号产生单元21根据第一控制信号ctr1选择第一开关模式、第二开关模式或第三开关模式，从而使时钟信号产生单元21能够输出具有不同周期的初始时钟信号clk-0。
[0045]
在一些实施例中，时钟信号产生单元21为多个首尾相连的反相器构成的环形振荡
器，时钟信号产生单元21还包括至少一选择开关，选择开关与至少一反相器并联以控制对应的反相器是否接入电路。其中，每一选择开关对应一个开关模式。
[0046]
作为示例，请参阅图3，时钟信号产生单元21包括七个首尾相连的反相器p1、p2、p3、p4、p5、p6及p7，反相器p1、p2、p3、p4、p5、p6及p7构成环形振荡器。时钟信号产生单元21包括两个选择开关s1及s2，选择开关s1与反相器p2、p3并联，以控制反相器p2、p3是否接入电路，选择开关s2与反相器p4、p5并联，以控制反相器p4、p5是否接入电路。选择开关s1及s2响应于第一控制信号ctr1开启及关闭，实现接入电路的反相器的数量的控制。作为示例，在一些实施例中，第一开关模式为选择开关s1及选择开关s2均断开，第二开关模式为选择开关s1导通，选择开关s2断开，第三开关模式为选择开关s1及，选择开关s2均导通。
[0047]
由于每一级反相器均有延迟，则接入电路的反相器的数量不同，环形振荡器总延迟时间不同，从而能够根据反相器数量而产生具有对应时钟周期的初始时钟信号clk-0。即时钟信号产生单元21利用接入电路的反相器数量的改变实现改变初始时钟信号clk-0的周期的目的。可以理解的是，反相器及选择开关的数量仅为示例，其并不是时钟信号产生单元21包含的反相器及选择开关的实际数量。
[0048]
在一些实施例中，当计数模块20输出的计数值c1大于或者等于预设值时，校准控制模块30产生第二停止信号stop2，并根据第二停止信号stop2停止输出第一校准时钟信号pclk，阻抗校准电路停止阻抗校准过程。在一些实施例中，校准控制模块30还包括判断模块31，判断模块31接收计数值c1，并判断计数值c1是否大于或者等于预设值，当计数值c1大于或者等于预设值时，输出第二停止信号stop2。
[0049]
校准控制模块30除依据第一停止信号stop1停止输出第一校准时钟信号pclk以外，还依据第二停止信号stop2停止输出第一校准时钟信号pclk。在计数模块20输出的计数值c1大于或者等于预设值时产生第二停止信号stop2，若在计数模块20输出的计数值c1大于或者等于预设值时第一停止信号stop1依然为无效信号，则阻抗校准电路依据第二停止信号stop2停止输出第一校准时钟信号pclk；若在计数模块20输出的计数值c1大于或者等于预设值时或者达到预设值之前第一停止信号stop1为有效信号，则阻抗校准电路依据第一停止信号stop1停止输出第一校准时钟信号pclk，从而可使阻抗校准电路及时停止校准，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
[0050]
预设值可根据设计要求确定，例如，在一实施例中，要求阻抗校准电路的校准时间不超过40个时钟周期，则预设值小于或等于初始时钟信号clk-0的40个时钟周期。例如，在本实施例中，预设值为初始时钟信号clk-0的40个时钟周期，则计数单元22对初始时钟信号clk-0的时钟周期进行计数，并在计数值c1为40时输出第二停止信号stop2，校准控制模块30根据第二停止信号stop2停止输出第一校准时钟信号pclk。
[0051]
可以理解的是，在另一些实施例中，为了保证阻抗校准电路能够及时停止输出第一校准时钟信号pclk，预设值也可为其他小于设计要求的数值，例如，预设值小于40，以保证阻抗校准电路能够及时停止输出第一校准时钟信号pclk。
[0052]
在一些实施例中，校准控制模块30可通过逻辑运算实现当接收到第一停止信号stop1或第二停止信号stop2时停止输出第一校准时钟信号pclk的目的。具体地说，校准控制模块30包括第一逻辑门电路32，第一逻辑门电路32用于接收第一停止信号stop1和第二
停止信，并进行逻辑运算处理以输出第一输出信号out1，校准控制模块30根据第一输出信号out1停止输出第一校准时钟信号pclk。例如，在本实施例中，第一逻辑门电路32包括或门，第一停止信号stop1和第二停止信号stop2作为或门的输入信号，或门输出第一输出信号out1，校准控制模块30根据第一输出信号out1停止输出第一校准时钟信号pclk。
[0053]
请继续参阅图2，在一些实施例中，校准控制模块30还用于接收时钟信号产生单元21的初始时钟信号clk-0，并依据初始时钟信号clk-0生成第一校准时钟信号pclk，而由于时钟信号产生单元21能够根据第一控制信号ctr1改变初始时钟信号clk-0的周期，则相应地，第一校准时钟信号pclk的周期也被改变，从而可改变校准模块10的校准时间，例如，加快校准模块10的校准时间，避免校准时间超过设定时间。当校准控制模块30接收到第一停止信号stop1及第二停止信号stop2时，校准控制模块30还用于向时钟信号产生单元21输出第四停止信号stop4，以使时钟信号产生单元21停止输出初始时钟信号clk-0。
[0054]
请参阅图4，其为本公开再一实施例提供的阻抗校准电路的示意图，在该实施例中，校准模块10包括第一校准单元11，校准模块10根据第一阻抗校准码pcode《n:0》对第一校准单元11进行阻抗校准。
[0055]
第一校准单元11包括第一电阻单元111、参考电阻r1、第一比较单元112及第一检测单元113。
[0056]
第一电阻单元111的第一端连接第一电源端vdd；参考电阻r1的第一端与第一电阻单元111的第二端连接，参考电阻r1的第二端连接第二电源端vss；第一比较单元112用于将第一电阻单元111的第二端电压vp1与第一参考电压vref1进行比较，并输出第一比较信号comp1；第一检测单元113以第一比较信号comp1作为输入信号，并对第一比较信号comp1的变化情况进行记录，当第一比较信号comp1的变化情况符合预设条件时，输出第一停止信号stop1。第一比较信号comp1的变化情况是指第一比较信号comp1逻辑电平的变化。预设条件可以包括第一比较信号comp1的逻辑电平是否由第一值变化为第二值后继续由第二值变化为第一值。在一些实施例中，第一值可代表逻辑高电平，其真值可为“1”，第二值可代表逻辑低电平，其真值可为“0”，在另一些实施例中，第一值可代表逻辑低电平，其真值可为“0”，第二值可代表逻辑高电平，其真值可为“1”。若第一比较信号comp1的逻辑电平由第一值变化为第二值后继续由第二值变化为第一值，即第一比较信号comp1的逻辑电平在高电平与低电平之间抖动，则第一比较信号comp1的变化情况符合预设条件，此时，第一检测单元113输出第一停止信号stop1。
[0057]
其中，在本实施例中，第一电阻单元111可包括多个并联的mos晶体管，mos晶体管包括但不限于pmos晶体管。通过第一校准码pcode《n:0》调整mos晶体管的导通或关断，进而控制第一电阻单元111的等效阻值，第一电阻单元111的第二端电压vp1随第一电阻单元111的等效阻值的改变为改变。参考电阻r1为电阻值精确的定值电阻，其电阻值例如为240欧姆，可根据参考电阻r1校准第一电阻单元111的等效阻值。在本实施例中，第一参考电压vref1可以被设置为vdd/2，在其他实施例中，第一参考电压vref1可以被设置为其他数值。
[0058]
在本实施例中，第一比较单元112可为一比较器，比较器的正输入端接收第一参考电压vref1，负输入端连接第一电阻单元111，接收第一电阻单元111的第二端电压vp1，比较器响应于第一电阻单元111的第二端电压vp1与第一参考电压vref1并输出第一比较信号comp1。若第一电阻单元111的第二端电压vp1小于第一参考电压vref1，则比较器的输出端
的输出的第一比较信号comp1的逻辑电平为高电平，若第一电阻单元111的第二端电压vp1大于第一参考电压vref1，则比较器的输出端的输出的第一比较信号comp1的逻辑电平为低电平。
[0059]
第一检测单元113以第一比较信号comp1作为输入信号，并输出第一停止信号stop1，也就是说，第一停止信号stop1基于第一比较信号comp1产生，而在第一比较单元112灵敏度较低时，第一比较单元112存在无法输出第一比较信号comp1或者输出错误的第一比较信号的情况(第一电阻单元111的第二端电压vp1与第一参考电压vref1较接近，第一比较单元112无法区分两者的大小，无法输出有效的第一比较信号comp1)，这使得阻抗校准电路无法及时产生第一停止信号stop1，导致阻抗校准电路无法及时停止校准。而如上，校准控制模块30除依据第一停止信号stop1停止阻抗校准过程以外，还依据第二停止信号stop2停止阻抗校准过程，从而可使阻抗校准电路及时停止校准，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
[0060]
作为示例，本公开实施例提供一种第一检测单元113的结构。第一检测单元113包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第一输出端与第二逻辑门电路的输入端连接，偶数级的触发器的第二输入端与第二逻辑门电路的输入端连接，经第二逻辑门电路的逻辑处理后输出第一停止信号stop1。
[0061]
本公开实施例还提供了另外一种第一检测单元113的结构。第一检测单元113包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第二输出端与第二逻辑门电路的输入端连接，偶数级的触发器的第一输入端与第二逻辑门电路的输入端连接，经第二逻辑门电路的逻辑处理后输出第一停止信号stop1。
[0062]
在一实施例中，第一校准单元还包括第一校准码产生单元，第一校准码产生单元根据第一比较信号更新第一阻抗校准码pcode《n:0》，第一阻抗校准码pcode《n:0》用于控制第一电阻单元的等效阻值。具体地说，请继续参阅图4，第一校准单元11还包括第一校准码产生单元114，第一校准码产生单元114根据第一比较信号comp1更新第一阻抗校准码pcode《n:0》，第一阻抗校准码pcode《n:0》用于控制第一电阻单元111的等效阻值。在一些实施例中，第一校准码产生单元114可为一计数器。比较模块40接收第一阻抗校准码pcode《n:0》，并基于初始校准码incode《n:0》和第一阻抗校准码pcode《n:0》的差值d1输出第一控制信号ctr1。
[0063]
上述仅列举校准模块10包括一个校准单元(第一校准单元11)的情况，在校准模块10包括多个校准单元的情况下，多个校准单元可单独执行校准，例如，当一个校准单元校准完成后，另一个校准单元可开始执行校准。每一个校准单元均对应一个停止信号，以在该校准单元完成校准后校准控制模块30根据该停止信号停止输出该校准单元对应的校准时钟信号。
[0064]
具体地说，请参阅图5，其本公开再一实施例提供的阻抗校准电路的示意图，在该实施例中，校准控制模块30还用于输出第二校准时钟信号nclk。当校准控制模块30接收到第一停止信号stop1或第二停止信号stop2时，停止输出第一校准时钟信号pclk并开始输出第二校准时钟信号nclk，当校准模块10接收到第二校准时钟信号nclk时对第二校准单元12进行阻抗校准。校准模块10包括第一校准单元11及第二校准单元12。当第一校准单元11完成校准后，校准控制模块30根据第一停止信号stop1或第二停止信号stop2停止输出第一校
准单元11对应的第一校准时钟信号pclk，受到阻抗校准电路响应时间及外部环境的影响，在间隔若干时间后，校准控制模块30开始输出第二校准单元12对应的第二校准时钟信号nclk，第二校准单元12可开始进行阻抗校准。在一些实施例中，当第一校准单元11完成校准后，校准控制模块30即可开始输出第二校准单元12对应的第二校准时钟信号nclk，无需等待若干时间。在一些实施例中，校准控制模块30还用于依据初始时钟信号clk-0生成第二校准时钟信号nclk。由于时钟信号产生单元21能够根据第一控制信号ctr1改变初始时钟信号clk-0的周期，则相应地，第二校准时钟信号nclk的周期也被改变，从而可改变校准模块10的校准时间，避免校准时间超过设定时间。
[0065]
第二校准单元12进行阻抗校准过程时，计数单元22对初始时钟信号clk-0的周期重新进行计数，并输出计数值c1大于或者等于预设值时输出第二停止信号stop2。
[0066]
第二校准单元12能够输出第三停止信号stop3，校准控制模块30根据第三停止信号stop3或第二停止信号stop2停止输出第二校准单元12对应的第二校准时钟信号nclk。
[0067]
请继续参阅图5，校准控制模块30包括第三逻辑门电路33，第三逻辑门电路33用于接收第二停止信号stop2和第三停止信号stop3，并进行逻辑运算处理以输出第二输出信号out2，校准控制模块30根据第二输出信号out2停止输出第二校准时钟信号nclk。第三逻辑门电路33的结构及作用原理与第一逻辑门电路32的结构及作用原理相同，不再赘述。
[0068]
请继续参阅图5，在该实施例中，第二校准单元12包括第二电阻单元121、第三电阻单元125、第二比较单元122及第二检测单元123。
[0069]
第二电阻单元121的第二端连接第一电源端vdd；第三电阻单元125的第一端连接第一电源端vdd，第三电阻单元125的第二端连接第二电阻单元121的第一端，第一阻抗校准码pcode《n:0》还用于控制第三电阻单元125的等效阻值；第二比较单元122用于将第二电阻单元121的第一端电压vp2与第二参考电压vref2进行比较，并输出第二比较信号comp2；第二检测单元123以第二比较信号comp2作为输入信号，对第二比较信号comp2的变化情况进行记录；当第二比较信号comp2的变化情况符合预设条件时，输出第三停止信号stop3。第二比较信号comp2的变化情况及预设条件与第一比较信号comp1的变化情况及预设条件的定义相同，此处不再赘述。
[0070]
在本实施例中，第二电阻单元121可包括多个并联的mos晶体管，mos晶体管包括但不限于nmos晶体管。通过第二阻抗校准码ncode《n:0》调整mos晶体管的导通或关断，进而控制第二电阻单元121的等效阻值，第二电阻单元121的第一端电压vp2随第二电阻单元121的等效阻值的改变为改变。第三电阻单元125可与第一电阻单元111的结构相同，可采用第一阻抗校准码pcode《n:0》控制第三电阻单元125的等效阻值，进而可通过第三电阻单元125校准第二电阻单元121。
[0071]
在本实施例中，第二比较单元122为一比较器，其结构可以第一比较单元112的结构相同，比较器的正输入端接收第二参考电压vref2，负输入端连接第二电阻单元121，接收第二电阻单元121的第一端电压vp2，比较器响应于第二电阻单元121的第一端电压vp2与第二参考电压vref2并输出第二比较信号comp2。若第二电阻单元121的第一端电压vp2小于第二参考电压vref2，则比较器的输出端的输出的第二比较信号comp2的逻辑电平为高电平，若第二电阻单元121的第一端电压vp2大于第二参考电压vref2，则比较器的输出端的输出的第二比较信号comp2的逻辑电平为低电平。
[0072]
第二检测单元123以第二比较信号comp2作为输入信号，并输出第三停止信号stop3，也就是说，第三停止信号stop3基于第二比较信号comp2产生，而在第二比较单元122灵敏度较低时，第二比较单元122存在无法输出第二比较信号comp2或者输出错误的第二比较信号的情况(第二电阻单元121的第一端电压vp2与第二参考电压vref2较接近，第二比较单元122无法区分两者的大小，无法输出有效的第二比较信号comp2)，这使得阻抗校准电路无法及时产生第三停止信号stop3，导致阻抗校准电路无法及时停止校准。而如上，校准控制模块30除依据第三停止信号stop3停止阻抗校准过程以外，还依据第二停止信号stop2停止阻抗校准过程，从而可使阻抗校准电路及时停止校准，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
[0073]
在一实施例中，第二检测单元123的结构与第一检测单元113的结构相同，此处不再赘述。
[0074]
在本实施例中，第二校准单元12还包括第二校准码产生单元124，第二校准码产生单元124根据第二比较信号comp更新第二阻抗校准码ncode《n:0》，第二阻抗校准码ncode《n:0》用于控制第二电阻单元121的等效阻值。在一些实施例中，第二校准码产生单元124可为一计数器。
[0075]
在一实施例中，比较模块40还用于接收初始校准码incode《n:0》和第二阻抗校准码，并基于初始校准码incode《n:0》和第二阻抗校准码的差值输出第二控制信号ctr2，计数模块20接收第二控制信号ctr2，并基于第二控制信号ctr2调整计数频率并输出计数值c1，当计数值c1大于或者等于预设值或校准控制模块30接收到第三停止信号stop3时，停止输出第二校准时钟信号nclk。
[0076]
在一些实施例中，校准控制模块30还包括复位模块34，当校准控制模块30接收到第一停止信号stop1或第二停止信号stop2时，复位模块34复位第一控制信号ctr1，使其不再对计数模块20产生作用，从而避免计数模块20响应第二控制信号ctr2时被第一控制信号ctr1干扰，提高阻抗校准电路的可靠性。
[0077]
本公开实施例还提供一种存储器，其包括如上的阻抗校准电路。存储器能够基于初始校准码和第一阻抗校准码的差值输出第一控制信号，并基于第一控制信号调整计数模块的计数频率，以改变计数模块生成的计数值达到预设值的时间，从而使计数模块生成的计数值达到预设值的时间可控，避免受到外部因素的影响而随机变化，使校准控制模块能够在设定时间内停止输出第一校准时钟信号，即能够使阻抗校准电路及时停止校准，存储器的校准时间满足设计要求，有效降低功耗，且提高了存储器的可靠性。
[0078]
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

技术特征：

1.一种阻抗校准电路，其特征在于，包括：比较模块，接收初始校准码和第一阻抗校准码，所述比较模块基于所述初始校准码和所述第一阻抗校准码的差值输出第一控制信号；计数模块，接收所述第一控制信号，所述计数模块基于所述第一控制信号调整计数频率并输出计数值；校准模块，用于接收第一校准时钟信号，并基于所述第一校准时钟信号生成所述第一阻抗校准码，所述校准模块根据所述第一阻抗校准码进行阻抗校准，当校准完成时，输出第一停止信号；校准控制模块，用于接收所述计数值、所述第一停止信号和输出所述第一校准时钟信号；当所述计数值大于或者等于预设值或所述校准控制模块接收到所述第一停止信号时，停止输出所述第一校准时钟信号。2.根据权利要求1所述的阻抗校准电路，其特征在于，所述比较模块包括：差值单元，用于接收所述初始校准码和所述第一阻抗校准码，并获取所述初始校准码和所述第一阻抗校准码的差值；多个调整单元，分别与所述差值单元连接，用于接收所述差值，并根据所述差值选择对应的所述调整单元输出所述第一控制信号，每个所述调整单元对应一数值范围。3.根据权利要求2所述的阻抗校准电路，其特征在于，每个所述调整单元的数值范围不重叠。4.根据权利要求1所述的阻抗校准电路，其特征在于，还包括锁存模块，与所述比较模块连接，用于锁存所述初始校准码。5.根据权利要求1所述的阻抗校准电路，其特征在于，所述计数模块包括：时钟信号产生单元，与所述比较模块连接，产生初始时钟信号，所述时钟信号产生单元用于接收所述第一控制信号，并根据所述第一控制信号改变所述初始时钟信号的周期；计数单元，对所述初始时钟信号的周期进行计数，并输出所述计数值。6.根据权利要求5所述的阻抗校准电路，其特征在于，所述时钟信号产生单元包括多个开关模式，所述时钟信号产生单元根据所述第一控制信号选择对应的所述开关模式，以改变所述初始时钟信号的周期。7.根据权利要求6所述的阻抗校准电路，其特征在于，所述时钟信号产生单元为多个首尾相连的反相器构成的环形振荡器，所述时钟信号产生单元还包括至少一选择开关，所述开关与至少一所述反相器并联，以控制对应的反相器是否接入电路。8.根据权利要求1所述的阻抗校准电路，其特征在于，当所述计数值大于或者等于预设值时，所述校准控制模块产生第二停止信号，并根据所述第二停止信号停止输出所述第一校准时钟信号。9.根据权利要求8所述的阻抗校准电路，其特征在于，所述校准控制模块包括第一逻辑门电路，所述第一逻辑门电路用于接收所述第一停止信号和所述第二停止信号，并进行逻辑运算处理以输出第一输出信号，所述校准控制模块根据所述第一输出信号停止输出所述第一校准时钟信号。10.根据权利要求8所述的阻抗校准电路，其特征在于，所述校准模块包括第一校准单元，所述校准模块根据所述第一阻抗校准码对所述第一校准单元进行阻抗校准；所述第一
校准单元包括：第一电阻单元，其第一端连接第一电源端；参考电阻，其第一端连接所述第一电阻单元的第二端，第二端连接第二电源端；第一比较单元，用于将所述第一电阻单元的第二端电压与第一参考电压进行比较，并输出第一比较信号；第一检测单元，以所述第一比较信号作为输入信号，并对所述第一比较信号的变化情况进行记录；当所述第一比较信号的变化情况符合预设条件时，输出所述第一停止信号。11.根据权利要求10所述的阻抗校准电路，其特征在于，所述第一校准单元还包括第一校准码产生单元，所述第一校准码产生单元根据所述第一比较信号更新所述第一阻抗校准码，所述第一阻抗校准码用于控制所述第一电阻单元的等效阻值。12.根据权利要求11所述的阻抗校准电路，其特征在于，所述校准控制模块还用于输出第二校准时钟信号，所述校准模块还用于接收所述第二校准时钟信号，当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号并开始输出所述第二校准时钟信号。13.根据权利要求12所述的阻抗校准电路，其特征在于，所述校准模块基于所述第二校准时钟信号生成第二阻抗校准码，所述校准模块还包括第二校准单元，所述校准模块根据所述第二阻抗校准码对所述第二校准单元进行阻抗校准，所述第二校准单元包括：第二电阻单元，其第二端连接第二电源端；第三电阻单元，其第一端连接第一电源端，第二端连接所述第二电阻单元的第一端，所述第一校准码还用于控制所述第三电阻单元的等效阻值；第二比较单元，用于将所述第二电阻单元的第一端电压与第二参考电压进行比较，并输出第二比较信号；第二检测单元，以所述第二比较信号作为输入信号，并对所述第二比较信号的变化情况进行记录；当所述第二比较信号的变化情况符合预设条件时，输出第三停止信号；当所述校准控制模块接收到所述第三停止信号或所述第二停止信号时，停止输出所述第二校准时钟信号。14.根据权利要求13所述的阻抗校准电路，其特征在于，所述比较模块还用于接收初始校准码和第二阻抗校准码，并基于所述初始校准码和所述第二阻抗校准码的差值输出第二控制信号，所述计数模块接收所述第二控制信号，并基于所述第二控制信号调整计数频率并输出所述计数值，当所述计数值大于或者等于预设值或所述校准控制模块接收到所述第三停止信号时，停止输出所述第二校准时钟信号。15.根据权利要求14所述的阻抗校准电路，其特征在于，所述校准控制模块还包括复位模块，当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，所述复位模块复位所述第一控制信号。16.一种存储器，其特征在于，包括如权利要求1-15任一项所述阻抗校准电路。

技术总结

本公开实施例提供一种阻抗校准电路，基于初始校准码和第一阻抗校准码的差值输出第一控制信号，并基于第一控制信号调整计数模块的计数频率，以改变计数模块生成的计数值达到预设值的时间，从而使计数模块生成的计数值达到预设值的时间可控，避免受到外部因素的影响而随机变化，使校准控制模块能够在设定时间内停止输出第一校准时钟信号，即能够使阻抗校准电路及时停止校准，阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。路的可靠性。路的可靠性。