阻抗校准电路的制作方法

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1.本公开涉及集成电路领域，尤其涉及一种阻抗校准电路。

背景技术：

2.随着电子装置的操作速度提高，在电子装置内的半导体存储器件之间传输的信号的摆动宽度减小，以最小化传输信号所花费的延迟时间。然而，随着传输信号的信号摆动宽度减小，信号传输在更大程度上受外部噪声影响。如果接口处存在阻抗失配，那么外部噪声会影响输出信号的反射特性。阻抗失配是由外部噪声或由供电电压、操作温度及制造工艺的变化等引起的。如果出现阻抗失配，则难以高速传输数据，因为阻抗失配可使得来自半导体装置的数据失真。因此，在接收失真数据的半导体装置中可能导致设置/保持失效或信号水平的误判的问题。
3.为缓解这些不利情况，存储器装置可以包含可用于提供可调节端接阻抗值的片内端接(on-die termination，odt，也可以被称为“片内终端电阻”)。例如，当将信号(例如命令、数据等)提供到存储器装置时，可以调节片内端接的阻抗值来减少阻抗失配。
4.在高速dram中，通常周期性地执行阻抗校准以调节片内端接的阻抗值，进而便于阻抗匹配，实时维护和校准信号完整性和数据视窗。集成电路设计规范要求阻抗校准电路需在设定时间内结束校准，然而现有的阻抗校准电路存在无法及时结束校准的情况，无法满足要求。

技术实现要素：

5.本公开实施例提供一种阻抗校准电路，其能够在设定时间内结束校准，能够满足设计规范的要求。
6.为了解决上述问题，本公开实施例提供了一种阻抗校准电路，其包括：校准模块，用于接收第一校准时钟信号，并基于所述第一校准时钟信号进行阻抗校准，当校准完成时，输出第一停止信号；第一检测模块，检测所述阻抗校准电路的校准时间，并在所述校准时间达到预设值时输出第二停止信号；校准控制模块，用于接收所述第一停止信号、所述第二停止信号和输出所述第一校准时钟信号；当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号。
7.在一实施例中，所述校准控制模块包括第一逻辑门电路，所述第一逻辑门电路用于接收所述第一停止信号和所述第二停止信号，并进行逻辑运算处理以输出第一控制信号，所述校准控制模块根据所述第一控制信号停止输出所述第一校准时钟信号。
8.在一实施例中，所述第一逻辑门电路包括或门。
9.在一实施例中，所述校准模块包括第一校准单元，当所述校准模块接收到所述第一校准时钟信号时对所述第一校准单元进行阻抗校准；所述第一校准单元包括：第一电阻单元，其第一端连接第一电源端；参考电阻，其第一端连接所述第一电阻单元的第二端，第二端连接第二电源端；第一比较单元，用于将所述第一电阻单元的第二端电压与第一参考
电压进行比较，并输出第一比较信号；第一检测单元，以所述第一比较信号作为输入信号，并对所述第一比较信号的变化情况进行记录；当所述第一比较信号的变化情况符合预设条件时，输出所述第一停止信号。
10.在一实施例中，所述第一检测单元包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第一输出端与所述第二逻辑门电路的输入端连接，偶数级的触发器的第二输出端与所述第二逻辑门电路的输入端连接，经所述第二逻辑门电路的逻辑处理后输出所述第一停止信号。
11.在一实施例中，所述第一检测单元包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第二输出端与所述第二逻辑门电路的输入端连接，偶数级的触发器的第一输出端与所述第二逻辑门电路的输入端连接，经所述第二逻辑门电路的逻辑处理后输出所述第一停止信号。
12.在一实施例中，所述第一校准单元还包括第一校准码产生单元，所述第一校准码产生单元根据所述第一比较信号更新第一校准码，所述第一校准码用于控制所述第一电阻单元的等效阻值。
13.在一实施例中，所述第一检测模块用于检测所述第一校准单元的校准时间，并在所述第一校准单元的校准时间达到预设值时输出所述第二停止信号。
14.在一实施例中，所述校准控制模块还用于输出第二校准时钟信号，所述校准模块还用于接收所述第二校准时钟信号，当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号并开始输出所述第二校准时钟信号。
15.在一实施例中，所述校准模块还包括第二校准单元，当所述校准模块接收到所述第二校准时钟信号时对所述第二校准单元进行阻抗校准，所述第二校准单元包括：第二电阻单元，其第二端连接第二电源端；第三电阻单元，其第一端连接第一电源端，第二端连接所述第二电阻单元的第一端，所述第一校准码还用于控制所述第三电阻单元的等效阻值；第二比较单元，用于将所述第二电阻单元的第一端电压与第二参考电压进行比较，并输出第二比较信号；第二检测单元，以所述第二比较信号作为输入信号，并对所述第二比较信号的变化情况进行记录；当所述第二比较信号的变化情况符合预设条件时，输出第三停止信号；当所述校准控制模块接收到所述第三停止信号或所述第二停止信号时，停止输出所述第二校准时钟信号。
16.在一实施例中，所述第一检测模块还用于检测所述第二校准单元的校准时间，并在所述第二校准单元的校准时间达到预设值时输出所述第二停止信号。
17.在一实施例中，所述阻抗校准电路还包括时钟信号产生模块，用于输出初始时钟信号，当所述校准控制模块接收到所述初始时钟信号时，输出所述第一校准时钟信号及所述第二校准时钟信号；在所述校准模块对所述第二校准单元进行阻抗校准时，当所述校准控制模块接收到所述第三停止信号或所述第二停止信号，所述校准控制模块向所述时钟信号产生模块输出停止信号以使所述时钟信号产生模块停止输出所述初始时钟信号。
18.在一实施例中，所述第一检测模块包括计数模块，在所述校准模块对所述第一校准单元进行阻抗校准时和/或在所述校准模块对所述第二校准单元进行阻抗校准时，所述计数模块对所述初始时钟信号进行计数，并在计数值达到预设值时输出所述第二停止信号。
19.在一实施例中，所述预设值小于或等于40个时钟周期。
20.在一实施例中，所述第二校准单元还包括第二校准码产生单元，所述第二校准码产生单元根据所述第二比较信号更新第二校准码，所述第二校准码用于控制所述第二电阻单元的等效阻值。
21.本公开实施例提供的阻抗校准电路提供了第二停止信号，校准控制模块除依据第一停止信号停止输出第一校准时钟信号以外，还依据第二停止信号停止输出第一校准时钟信号。第二停止信号在校准时间达到预设值时产生，若在阻抗校准电路的校准时间达到预设值时第一停止信号依然为无效信号，则阻抗校准电路依据第二停止信号停止输出第一校准时钟信号；若在阻抗校准电路的校准时间达到预设值时或者达到预设值之前第一停止信号为有效信号，则阻抗校准电路依据第一停止信号停止输出第一校准时钟信号，从而可使阻抗校准电路及时停止校准，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
附图说明
22.图1是本公开一实施例提供的阻抗校准电路的示意图；
23.图2是本公开另一实施例提供的阻抗校准电路的示意图；
24.图3是本公开另一实施例提供的第一比较单元的示意图；
25.图4a是本公开另一实施例提供的第一检测单元的一示意图；
26.图4b是本公开再一实施例提供的第一检测单元的一示意图；
27.图5是本公开再一实施例提供的阻抗校准电路的示意图；
28.图6是本公开再一实施例提供的阻抗校准电路的示意图。
具体实施方式
29.下面结合附图对本公开实施例提供的阻抗校准电路的具体实施方式做详细说明。
30.图1是本公开一实施例提供的阻抗校准电路的示意图，请参阅图1，阻抗校准电路包括校准模块10、第一检测模块20及校准控制模块30。校准模块10用于接收第一校准时钟信号pclk，并基于第一校准时钟信号pclk进行阻抗校准，当校准完成时，输出第一停止信号stop1。第一检测模块20检测阻抗校准电路的校准时间，并在校准时间达到预设值时输出第二停止信号stop2。校准控制模块30用于接收第一停止信号stop1、第二停止信号stop2和输出第一校准时钟信号pclk，当校准控制模块30接收到第一停止信号stop1或第二停止信号stop2时，停止输出第一校准时钟信号pclk。
31.校准模块10存在无法及时输出有效的第一停止信号stop1的情况，导致阻抗校准电路无法及时停止输出第一校准时钟信号pclk，即无法及时停止校准，阻抗校准电路的校准时间超过设计要求，无法满足需求，且功耗大，因此，本公开实施例提供的阻抗校准电路还提供了第二停止信号stop2，校准控制模块30除依据第一停止信号stop1停止输出第一校准时钟信号pclk以外，还依据第二停止信号stop2停止输出第一校准时钟信号pclk。第二停止信号stop2在校准时间达到预设值时产生，若在阻抗校准电路的校准时间达到预设值时第一停止信号stop1依然为无效信号，则阻抗校准电路依据第二停止信号stop2停止输出第一校准时钟信号pclk；若在阻抗校准电路的校准时间达到预设值时或者达到预设值之前第
一停止信号stop1为有效信号，则阻抗校准电路依据第一停止信号stop1停止输出第一校准时钟信号pclk，从而可使阻抗校准电路及时停止校准，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
32.图2是本公开另一实施例提供的阻抗校准电路的示意图，请参阅图2，在本实施例中，第一检测模块20包括计数模块21，计数模块21对第一校准时钟信号pclk进行计数，并在计数值达到预设值时输出第二停止信号stop2。也就是说，在本实施例中，第一检测模块20通过对第一校准时钟信号pclk计数获得检测阻抗校准电路的校准时间，计数值为第一校准时钟信号pclk的周期数。而在其他实施例中，例如，请参阅图6，第一检测模块20通过对时钟信号产生模块40的初始时钟信号clk-0进行计数获得检测阻抗校准电路的校准时间，并在计数值达到预设值时输出第二停止信号stop2，其中，计数值为初始时钟信号clk-0的周期数。
33.预设值可根据设计要求确定，例如，在一实施例中，要求阻抗校准电路的校准时间不超过40个时钟周期，则预设值小于或等于第一校准时钟信号pclk的40个时钟周期。例如，在本实施例中，预设值为第一校准时钟信号pclk的40个时钟周期，则计数模块21对第一校准时钟信号pclk的时钟周期进行计数，并在计数值为40时输出第二停止信号stop2，即在计数值为40时计数模块21的输出信号的逻辑电平变为高电平，即第二停止信号stop2的逻辑电平变为高电平，第二停止信号stop2有效信号，校准控制模块30能够根据第二停止信号stop2停止输出第一校准时钟信号pclk，其他情况下，计数模块21输出的第二停止信号stop2的逻辑电平为低电平，为无效信号，校准控制模块30无法根据第二停止信号stop2停止输出第一校准时钟信号pclk。
34.可以理解的是，在另一些实施例中，为了保证阻抗校准电路能够及时停止输出校准时钟信号，预设值也可为其他小于设计要求的数值，例如，预设值小于40个时钟周期，以保证阻抗校准电路能够及时停止输出校准时钟信号。
35.在一些实施例中，校准控制模块30可通过逻辑运算实现当接收到第一停止信号stop1或第二停止信号stop2时停止输出第一校准时钟信号pclk的目的。具体地说，校准控制模块30包括第一逻辑门电路31，第一逻辑门电路31用于接收第一停止信号stop1和第二停止信号stop2，并进行逻辑运算处理以输出第一控制信号ctr1，校准控制模块30根据第一控制信号ctr1停止输出第一校准时钟信号pclk。
36.例如，在本实施例中，第一逻辑门电路31包括或门，第一停止信号stop1和第二停止信号stop2作为或门的输入信号，或门输出第一控制信号ctr1，校准控制模块30根据第一控制信号ctr1停止输出第一校准时钟信号pclk。当第一停止信号stop1或第二停止信号stop2的逻辑电平为高电平(即第一停止信号stop1有效或第二停止信号stop2有效)时，第一控制信号ctr1的逻辑电平为高电平，则校准控制模块30停止输出第一校准时钟信号pclk；当第一停止信号stop1与第二停止信号stop2的逻辑电平均为低电平(即第一停止信号stop1及第二停止信号stop2均无效)时，校准控制模块继续输出第一校准时钟信号pclk。
37.在本实施例中，校准模块10包括第一校准单元11，当校准模块10接收到第一校准时钟信号pclk时对第一校准单元11进行阻抗校准。第一检测模块20还用于检测第一校准单元11的校准时间，并在第一校准单元11的校准时间达到预设值时输出第二停止信号stop2。具体地说，计数模块21对第一校准时钟信号pclk进行计数，并在计数值达到预设值时输出
第二停止信号stop2。
38.第一校准单元11包括第一电阻单元111、参考电阻r1、第一比较单元112及第一检测单元113。
39.第一电阻单元111的第一端连接第一电源端vdd；参考电阻r1的第一端与第一电阻单元111的第二端连接，参考电阻r1的第二端连接第二电源端vss；第一比较单元112用于将第一电阻单元111的第二端电压vp1与第一参考电压vref1进行比较，并输出第一比较信号comp1；第一检测单元113以第一比较信号comp1作为输入信号，并对第一比较信号comp1的变化情况进行记录，当第一比较信号comp1的变化情况符合预设条件时，输出第一停止信号stop1。第一比较信号comp1的变化情况是指所述第一比较信号comp1逻辑电平的变化。预设条件可以包括第一比较信号comp1的逻辑电平是否由第一值变化为第二值后继续由第二值变化为第一值。在一些实施例中，第一值可代表逻辑高电平，其真值可为“1”，第二值可代表逻辑低电平，其真值可为“0”，在另一些实施例中，第一值可代表逻辑低电平，其真值可为“0”，第二值可代表逻辑高电平，其真值可为“1”。若第一比较信号comp1的逻辑电平由第一值变化为第二值后继续由第二值变化为第一值，即第一比较信号comp1的逻辑电平在高电平与低电平之间抖动，则第一比较信号comp1的变化情况符合预设条件，此时，第一检测单元113输出第一停止信号stop1。
40.其中，在本实施例中，第一电阻单元111可包括多个并联的mos晶体管，mos晶体管包括但不限于pmos晶体管。通过第一校准码pcode《n:0》调整mos晶体管的导通或关断，进而控制第一电阻单元111的等效阻值，第一电阻单元111的第二端电压vp1随第一电阻单元111的等效阻值的改变为改变。参考电阻r1为电阻值精确的定值电阻，其电阻值例如为240欧姆，可根据参考电阻r1校准第一电阻单元111的等效阻值。在本实施例中，第一参考电压vref1可以被设置为vdd/2，在其他实施例中，第一参考电压vref1可以被设置为其他数值。
41.在本实施例中，第一比较单元112可为一比较器，请参阅图3，第一比较单元112为一比较器，比较器的正输入端接收第一参考电压vref1，负输入端连接第一电阻单元111，接收第一电阻单元111的第二端电压vp1，比较器响应于第一电阻单元111的第二端电压vp1与第一参考电压vref1并输出第一比较信号comp1。若第一电阻单元111的第二端电压vp1小于第一参考电压vref1，则比较器的输出端的输出的第一比较信号comp1的逻辑电平为高电平，若第一电阻单元111的第二端电压vp1大于第一参考电压vref1，则比较器的输出端的输出的第一比较信号comp1的逻辑电平为低电平。
42.第一检测单元113以第一比较信号comp1作为输入信号，并输出第一停止信号stop1，也就是说，第一停止信号stop1基于第一比较信号comp1产生，而在第一比较单元112灵敏度较低时，第一比较单元112存在无法输出第一比较信号comp1或者输出错误的第一比较信号的情况(第一电阻单元111的第二端电压vp1与第一参考电压vref1较接近，第一比较单元112无法区分两者的大小，无法输出有效的第一比较信号comp1)，这使得阻抗校准电路无法及时产生第一停止信号stop1，导致阻抗校准电路无法及时停止校准。而如上，校准控制模块30除依据第一停止信号stop1停止阻抗校准过程以外，还依据第二停止信号stop2停止阻抗校准过程，从而可使阻抗校准电路及时停止校准，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
43.作为示例，本公开实施例提供一种第一检测单元113的结构。第一检测单元113包
括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第一输出端与第二逻辑门电路的输入端连接，偶数级的触发器的第二输入端与第二逻辑门电路的输入端连接，经第二逻辑门电路的逻辑处理后输出第一停止信号。
44.具体地说，请参阅图4a，其为本公开实施例提供的第一检测单元113的一示意图，在本实施例中，第一检测单元113包括触发器d11、触发器d12、触发器d13及第二逻辑门电路113a，触发器d11、触发器d12及触发器d13级联。触发器d11的第一输出端q11、触发器d13的第一输出端q13与第二逻辑门电路113a的输入端连接，触发器d12的第二输出端qn12与第二逻辑门电路113a的输入端连接，经第二逻辑门电路113a的逻辑处理后输出第一停止信号stop1。在本实施例中，第二逻辑门电路113a包括逻辑与门and-1。触发器d11的第一输出端q11的输出信号、触发器d13的第一输出端q13的输出信号、触发器d12的第二输出端qn12的输出信号经第二逻辑门电路113a进行与逻辑运算后输出第一停止信号stop1。即在触发器d11的第一输出端q11的输出信号、触发器d13的第一输出端q13的输出信号、触发器d12的第二输出端qn12的输出信号的逻辑电平均为高电平时，第一检测单元113输出的第一停止信号stop1的逻辑电平为高电平，其为有效信号，校准控制模块30能够根据第一停止信号stop1停止输出第一校准时钟信号pclk，其他情况下，第一检测单元113输出的第一停止信号stop1的逻辑电平为低电平，为无效信号，校准控制模块30无法根据第一停止信号stop1停止输出第一校准时钟信号pclk。
45.本公开实施例还提供了另外一种第一检测单元113的结构。第一检测单元113包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第二输出端与第二逻辑门电路的输入端连接，偶数级的触发器的第一输入端与第二逻辑门电路的输入端连接，经第二逻辑门电路的逻辑处理后输出第一停止信号。
46.具体地说，请参阅图4b，其为本公开另一实施例提供的第一检测单元113的一示意图，在该实施例中，第一检测单元113包括触发器d11、触发器d12、触发器d13及第二逻辑门电路113a，触发器d11、触发器d12及触发器d13级联。触发器d11的第二输出端qn11、触发器d13的第二输出端qn13与第二逻辑门电路113a的输入端连接，触发器d12的第一输出端q12与第二逻辑门电路113a的输入端连接，经第二逻辑门电路113a的逻辑处理后输出第一停止信号stop1。在本实施例中，第二逻辑门电路113a包括逻辑与门and-1。触发器d11的第二输出端qn11的输出信号、触发器d13的第二输出端qn13的输出信号、触发器d12的第一输出端q12的输出信号经第二逻辑门电路113a进行与逻辑运算后输出第一停止信号stop1。即在触发器d11的第二输出端qn11的输出信号、触发器d13的第二输出端qn13的输出信号、触发器d12的第一输出端q12的输出信号的逻辑电平均为高电平时，第一检测单元113输出的第一停止信号stop1的逻辑电平为高电平，其为有效信号，校准控制模块30能够根据第一停止信号stop1停止输出第一校准时钟信号pclk，其他情况下，第一检测单元113输出的第一停止信号stop1的逻辑电平为低电平，为无效信号，校准控制模块30无法根据第一停止信号stop1停止输出第一校准时钟信号pclk。
47.在上述示例中，第一检测单元113包括三个触发器级联，而在其他实施例中，第一检测单元113还可包括五个触发器级联或者其他奇数个触发器级联，其均在本公开实施例的公开范围内。
48.在一些实施例中，第一校准单元还包括第一校准码产生单元，第一校准码产生单
元根据第一比较信号更新第一校准码，第一校准码用于控制第一电阻单元的等效阻值。
49.具体地说，请继续参阅图2，第一校准单元11还包括第一校准码产生单元114，第一校准码产生单元114根据第一比较信号comp1更新第一校准码pcode《n:0》，第一校准码pcode《n:0》用于控制第一电阻单元111的等效阻值。在一些实施例中，第一校准码产生单元114可为一计数器。
50.根据第一电阻单元111的第二端电压vp1与第一参考电压vref1的大小关系的不同，第一比较信号comp1可为上行信号及下行信号，例如，第一电阻单元111的第二端电压vp1小于第一参考电压vref1时，第一比较信号comp1为下行信号，第一电阻单元111的第二端电压vp1大于第一参考电压vref1时，第一比较信号comp1为上行信号。当第一比较信号comp1为上行信号时，第一校准码产生单元114的计数值加1，并输出第一校准码pcode《n:0》，根据第一校准码pcode《n:0》减小第一电阻单元111的等效电阻，进而减小第一电阻单元111的第二端电压vp1，直至第一电阻单元111的第二端电压vp1与第一参考电压vref1相等；当第一比较信号comp1为下行信号时，第一校准码产生单元114的计数值减1，并输出第一校准码pcode《n:0》，根据第一校准码pcode《n:0》增大第一电阻单元111的等效电阻，进而增大第一电阻单元111的第二端电压vp1，直至第一电阻单元111的第二端电压vp1与第一参考电压vref1相等。
51.本公开实施例提供的阻抗校准电路校准控制模块30除依据第一停止信号stop1停止输出所述第一校准时钟信号pclk以外，还依据第二停止信号stop2停止输出所述第一校准时钟信号pclk，从而可使阻抗校准电路及时停止校准，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
52.上述仅列举校准模块10包括一个校准单元(第一校准单元11)的情况，在校准模块10包括多个校准单元的情况下，多个校准单元可单独执行校准，例如，当一个校准单元校准完成后，另一个校准单元可开始执行校准。每一个校准单元均对应一个停止信号，以在该校准单元完成校准后校准控制模块30根据该停止信号停止输出该校准单元对应的校准时钟信号。
53.具体地说，请参阅图5，其本公开再一实施例提供的阻抗校准电路的示意图，在该实施例中，校准控制模块30还用于输出第二校准时钟信号nclk。当校准控制模块30接收到第一停止信号stop1或第二停止信号stop2时，停止输出第一校准时钟信号pclk并开始输出第二校准时钟信号nclk，当校准模块10接收到第二校准时钟信号nclk时对第二校准单元11进行阻抗校准。校准模块10包括第一校准单元11及第二校准单元12。当第一校准单元11完成校准后，校准控制模块30根据第一停止信号stop1或第二停止信号stop2停止输出第一校准单元11对应的第一校准时钟信号pclk，在间隔若干时间后，校准控制模块30开始输出第二校准单元12对应的第二校准时钟信号nclk，第二校准单元12可开始进行阻抗校准。在一些实施例中，当第一校准单元11完成校准后，校准控制模块30即可开始输出第二校准单元12对应的第二校准时钟信号nclk，无需等待若干时间。
54.第二校准单元12进行阻抗校准过程时，第一检测模块20开始检测第二校准单元12的校准时间，并在校准时间达到预设值时输出第二停止信号stop2。也就是说，第二校准单元12开始执行校准过程时，第一检测模块20的计数模块21对第二校准时钟信号nclk进行计数，并在计数值达到预设值时输出第二停止信号stop2，计数值为第一校准时钟信号pclk的
周期数，预设值小于或等于第二校准时钟信号nclk的40个时钟周期。而在其他实施例中，例如，请参阅图6，第一检测模块20的计数模块21通过对时钟信号产生模块40的初始时钟信号clk-0进行计数获得检测阻抗校准电路的校准时间，并在计数值达到预设值时输出第二停止信号stop2，其中，计数值为初始时钟信号clk-0的周期数，预设值小于或等于初始时钟信号clk-0的40个时钟周期。
55.第二校准单元12能够输出第三停止信号stop3，校准控制模块30根据第三停止信号stop3或第二停止信号stop2停止输出第二校准单元12对应的第二校准时钟信号nclk。
56.请继续参阅图5，校准控制模块30包括第三逻辑门电路32，第三逻辑门电路32用于接收第二停止信号stop2和第三停止信号stop3，并进行逻辑运算处理以输出第二控制信号ctr2，校准控制模块30根据第二控制信号ctr2停止输出第二校准时钟信号nclk。第三逻辑门电路32的结构及作用原理与第一逻辑门电路31的结构及作用原理相同，不再赘述。
57.请继续参阅图5，在该实施例中，第二校准单元12包括第二电阻单元121、第三电阻单元125、第二比较单元122及第二检测单元123。
58.第二电阻单元121的第二端连接第一电源端vdd；第三电阻单元125的第一端连接第一电源端vdd，第三电阻单元125的第二端连接第二电阻单元121的第一端，第一校准码pcode《n:0》还用于控制第三电阻单元125的等效阻值；第二比较单元122用于将第二电阻单元121的第一端电压vp2与第二参考电压vref2进行比较，并输出第二比较信号comp2；第二检测单元123以第二比较信号comp2作为输入信号，对第二比较信号comp2的变化情况进行记录；当第二比较信号comp2的变化情况符合预设条件时，输出第三停止信号stop3。第二比较信号comp2的变化情况及预设条件与第一比较信号comp1的变化情况及预设条件的定义相同，此处不再赘述。
59.在本实施例中，第二电阻单元121可包括多个并联的mos晶体管，mos晶体管包括但不限于nmos晶体管。通过第二校准码ncode《n:0》调整mos晶体管的导通或关断，进而控制第二电阻单元121的等效阻值，第二电阻单元121的第一端电压vp2随第二电阻单元121的等效阻值的改变为改变。第三电阻单元125可与第一电阻单元111的结构相同，可采用第一校准码pcode《n:0》控制第三电阻单元125的等效阻值，进而可通过第三电阻单元125校准第二电阻单元121。
60.在本实施例中，第二比较单元122为一比较器，其结构可以第一比较单元112的结构相同，比较器的正输入端接收第二参考电压vref2，负输入端连接第二电阻单元121，接收第二电阻单元121的第一端电压vp2，比较器响应于第二电阻单元121的第一端电压vp2与第二参考电压vref2并输出第二比较信号comp2。若第二电阻单元121的第一端电压vp2小于第二参考电压vref2，则比较器的输出端的输出的第二比较信号comp2的逻辑电平为高电平，若第二电阻单元121的第一端电压vp2大于第二参考电压vref2，则比较器的输出端的输出的第二比较信号comp2的逻辑电平为低电平。
61.第二检测单元123以第二比较信号comp2作为输入信号，并输出第三停止信号stop3，也就是说，第三停止信号stop3基于第二比较信号comp2产生，而在第二比较单元122灵敏度较低时，第二比较单元122存在无法输出第二比较信号comp2或者输出错误的第二比较信号的情况(第二电阻单元121的第一端电压vp2与第二参考电压vref2较接近，第二比较单元122无法区分两者的大小，无法输出有效的第二比较信号comp2)，这使得阻抗校准电路
无法及时产生第三停止信号stop3，导致阻抗校准电路无法及时停止校准。而如上，校准控制模块30除依据第三停止信号stop3停止阻抗校准过程以外，还依据第二停止信号stop2停止阻抗校准过程，从而可使阻抗校准电路及时停止校准，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
62.在一实施例中，第二检测单元123的结构与第一检测单元113的结构相同，请参阅图4a及图4b，此处不再赘述。
63.在本实施例中，第二校准单元12还包括第二校准码产生单元124，第二校准码产生单元124根据第二比较信号comp更新第二校准码ncode《n:0》，第二校准码ncode《n:0》用于控制第二电阻单元121的等效阻值。在一些实施例中，第二校准码产生单元124可为一计数器。
64.根据第二电阻单元121的第一端电压vp2与第二参考电压vref2的大小关系的不同，第二比较信号comp2可为上行信号及下行信号(第二电阻单元121的第一端电压vp2小于第二参考电压vref2，则输出下行信号，第二电阻单元121的第一端电压vp2大于第二参考电压vref2，则输出上行信号)，当第二比较信号comp2为上行信号时，第二校准码产生单元124的计数值加1，并输出第二校准码ncode《n:0》，根据第二校准码ncode《n:0》减小第二电阻单元121的等效阻值，进而减小第二电阻单元121的第一端电压vp2，直至第二电阻单元121的第一端电压vp2与第二参考电压vref2相等；当第二比较信号comp2为下行信号时，第二校准码产生单元124的计数值减1，并输出第二校准码ncode《n:0》，以增大第二电阻单元121的电阻值，进而增大第二电阻单元121的第一端电压vp2，直至第二电阻单元121的第一端电压vp2与第二参考电压vref2相等。本公开实施例提供的阻抗校准电路的校准控制模块30除能够分别依据第一停止信号stop1及第三停止信号stop3停止阻抗校准过程以外，还依据第二停止信号stop2停止阻抗校准过程，从而可使阻抗校准电路及时停止校准，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校准电路的可靠性。
65.在一实施例中，阻抗校准电路还包括时钟信号产生模块，请参阅图6，其为本公开再一实施例提供的阻抗校准电路的示意图。在该实施例中，阻抗校准电路包括时钟信号产生模块40。
66.阻抗时钟信号产生模块40用于输出初始时钟信号clk-0。当校准控制模块30接收到初始时钟信号clk-0时，输出第一校准时钟信号pclk及第二校准时钟信号nclk；在校准模块10对第二校准单元12进行阻抗校准时，当校准控制模块30接收到第三停止信号stop3或第二停止信号stop2时，向时钟信号产生模块40输出停止信号stop4以使时钟信号产生模块40停止输出初始时钟信号clk-0。在一些实施例中，时钟信号产生模块40可为环形振荡器。
67.在该实施例中，第一检测模块20用于根据初始时钟信号clk-0产生第二停止信号stop2。第一检测模块20包括计数模块21，在校准模块10对第一校准单元11进行阻抗校准时和/或在校准模块10对第二校准单元12进行阻抗校准时，计数模块21对初始时钟信号clk-0进行计数，并在计数值达到预设值时输出第二停止信号stop2。其中，计数值为初始时钟信号clk-0的周期数，预设值小于或等于初始时钟信号clk-0的40个时钟周期。
68.具体地说，在校准模块10对第一校准单元11进行阻抗校准时，计数模块21对初始时钟信号clk-0进行计数，并在计数值达到预设值时输出第二停止信号stop2，校准控制模块30接收到第一停止信号stop1或第二停止信号stop2时，停止输出第一校准时钟信号
pclk；在校准模块10对第一校准单元11校准完成时，计数模块21归零；在校准模块10对第二校准单元12进行阻抗校准时，计数模块21对初始时钟信号clk-0进行计数，并在计数值达到预设值时输出第二停止信号stop2，校准控制模块30接收到第三停止信号stop3或第二停止信号stop2时，停止输出第二校准时钟信号nclk，并向时钟信号产生模块40输出停止信号stop4以使时钟信号产生模块40停止输出初始时钟信号clk-0。
69.以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

技术特征：

1.一种阻抗校准电路，其特征在于，包括：校准模块，用于接收第一校准时钟信号，并基于所述第一校准时钟信号进行阻抗校准，当校准完成时，输出第一停止信号；第一检测模块，检测所述阻抗校准电路的校准时间，并在所述校准时间达到预设值时输出第二停止信号；校准控制模块，用于接收所述第一停止信号、所述第二停止信号和输出所述第一校准时钟信号；当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号。2.根据权利要求1所述的阻抗校准电路，其特征在于，所述校准控制模块包括第一逻辑门电路，所述第一逻辑门电路用于接收所述第一停止信号和所述第二停止信号，并进行逻辑运算处理以输出第一控制信号，所述校准控制模块根据所述第一控制信号停止输出所述第一校准时钟信号。3.根据权利要求2所述的阻抗校准电路，其特征在于，所述第一逻辑门电路包括或门。4.根据权利要求1所述的阻抗校准电路，其特征在于，所述校准模块包括第一校准单元，当所述校准模块接收到所述第一校准时钟信号时对所述第一校准单元进行阻抗校准；所述第一校准单元包括：第一电阻单元，其第一端连接第一电源端；参考电阻，其第一端连接所述第一电阻单元的第二端，第二端连接第二电源端；第一比较单元，用于将所述第一电阻单元的第二端电压与第一参考电压进行比较，并输出第一比较信号；第一检测单元，以所述第一比较信号作为输入信号，并对所述第一比较信号的变化情况进行记录；当所述第一比较信号的变化情况符合预设条件时，输出所述第一停止信号。5.根据权利要求4所述的阻抗校准电路，其特征在于，所述第一检测单元包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第一输出端与所述第二逻辑门电路的输入端连接，偶数级的触发器的第二输出端与所述第二逻辑门电路的输入端连接，经所述第二逻辑门电路的逻辑处理后输出所述第一停止信号。6.根据权利要求4所述的阻抗校准电路，其特征在于，所述第一检测单元包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第二输出端与所述第二逻辑门电路的输入端连接，偶数级的触发器的第一输出端与所述第二逻辑门电路的输入端连接，经所述第二逻辑门电路的逻辑处理后输出所述第一停止信号。7.根据权利要求4所述的阻抗校准电路，其特征在于，所述第一校准单元还包括第一校准码产生单元，所述第一校准码产生单元根据所述第一比较信号更新第一校准码，所述第一校准码用于控制所述第一电阻单元的等效阻值。8.根据权利要求7所述的阻抗校准电路，其特征在于，所述第一检测模块用于检测所述第一校准单元的校准时间，并在所述第一校准单元的校准时间达到预设值时输出所述第二停止信号。9.根据权利要求8所述的阻抗校准电路，其特征在于，所述校准控制模块还用于输出第二校准时钟信号，所述校准模块还用于接收所述第二校准时钟信号，当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号并开始
输出所述第二校准时钟信号。10.根据权利要求9所述的阻抗校准电路，其特征在于，所述校准模块还包括第二校准单元，当所述校准模块接收到所述第二校准时钟信号时对所述第二校准单元进行阻抗校准，所述第二校准单元包括：第二电阻单元，其第二端连接第二电源端；第三电阻单元，其第一端连接第一电源端，第二端连接所述第二电阻单元的第一端，所述第一校准码还用于控制所述第三电阻单元的等效阻值；第二比较单元，用于将所述第二电阻单元的第一端电压与第二参考电压进行比较，并输出第二比较信号；第二检测单元，以所述第二比较信号作为输入信号，并对所述第二比较信号的变化情况进行记录；当所述第二比较信号的变化情况符合预设条件时，输出第三停止信号；当所述校准控制模块接收到所述第三停止信号或所述第二停止信号时，停止输出所述第二校准时钟信号。11.根据权利要求10所述的阻抗校准电路，其特征在于，所述第一检测模块还用于检测所述第二校准单元的校准时间，并在所述第二校准单元的校准时间达到预设值时输出所述第二停止信号。12.根据权利要求10所述的阻抗校准电路，其特征在于，所述阻抗校准电路还包括时钟信号产生模块，用于输出初始时钟信号，当所述校准控制模块接收到所述初始时钟信号时，输出所述第一校准时钟信号及所述第二校准时钟信号；在所述校准模块对所述第二校准单元进行阻抗校准时，当所述校准控制模块接收到所述第三停止信号或所述第二停止信号，所述校准控制模块向所述时钟信号产生模块输出停止信号以使所述时钟信号产生模块停止输出所述初始时钟信号。13.根据权利要求12所述的阻抗校准电路，其特征在于，所述第一检测模块包括计数模块，在所述校准模块对所述第一校准单元进行阻抗校准时和/或在所述校准模块对所述第二校准单元进行阻抗校准时，所述计数模块对所述初始时钟信号进行计数，并在计数值达到预设值时输出所述第二停止信号。14.根据权利要求1～13中任一项所述的阻抗校准电路，其特征在于，所述预设值小于或等于40个时钟周期。15.根据权利要求10所述的阻抗校准电路，其特征在于，所述第二校准单元还包括第二校准码产生单元，所述第二校准码产生单元根据所述第二比较信号更新第二校准码，所述第二校准码用于控制所述第二电阻单元的等效阻值。

技术总结

本公开提供一种阻抗校准电路，包括：校准模块，用于接收第一校准时钟信号，并基于所述第一校准时钟信号进行阻抗校准，当校准完成时，输出第一停止信号；第一检测模块，检测所述阻抗校准电路的校准时间，并在所述校准时间达到预设值时输出第二停止信号；校准控制模块，用于接收所述第一停止信号、所述第二停止信号和输出所述第一校准时钟信号；当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号。校准控制模块除依据第一停止信号停止输出第一校准时钟信号以外，还依据第二停止信号停止输出第一校准时钟信号，可使阻抗校准电路及时停止校准，满足设计要求，有效降低功耗，且提高了阻抗校准电路可靠性。抗校准电路可靠性。抗校准电路可靠性。