一种集成片上电感的芯片、集成电路及电子装置

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1.本发明涉及集成电路技术领域，尤其是一种集成片上电感的芯片、集成电路及电子装置。

背景技术：

2.半导体材料、工艺制造技术以及芯片封装技术的发展加速了元器件集成化的进程。在单片集成电路中，电感与其他元器件全部集成在一起，因此将单片集成电路中集成的电感称为片上电感（inductor on chip）。传统方法通常采用半径逐渐增大的方式在芯片上绕制线圈来实现片上电感。目前，电感难以在芯片上集成，其原因在于，电感占用芯片面积较大，且芯片一旦制成，片上电感的电感量也随之确定，但工艺误差的存在会导致芯片之间性能差异较大，特别是在电感敏感度过高时，性能差异更加明显，进而导致芯片性能的鲁棒性差，无法实现芯片的大批量生产。
3.为了助力电感集成化，提高芯片性能的鲁棒性，现有的集成电感的芯片制造过程采用了多版本芯片筛选方法。多版本芯片筛选方法通过在目标电感量的基础上制作多个不同电感量版本的裸芯片，并对多个版本的裸芯片进行测试对比，筛选出符合预期性能的裸芯片进行下一步制程。然而，多版本芯片筛选方法需要耗费额外的芯片面积来制作多版本的裸芯片，且电感可变范围越大，或者芯片版本越多，耗费的芯片面积也越大；同时，在多版本芯片筛选方法中，电感的可变范围有限且变化不连续，并且无法降低片上电感的敏感度，对符合预期性能的裸芯片的筛选效果较差。

技术实现要素：

4.为解决上述技术问题，本发明实施例提供了一种集成片上电感的芯片、集成电路及电子装置。
5.本发明实施例一方面所采取的技术方案是：一种集成片上电感的芯片，包括：基板、裸芯片和键合线；所述基板由多个金属层在垂直方向上堆叠而成，所述基板中设置有第二金属层作为地平面，所述第二金属层为所述基板中除第一金属层以外的任一层金属层，所述第二金属层与所述第一金属层连接，所述第一金属层为所述基板中位于最顶层的金属层；所述裸芯片设置在所述第一金属层上，所述裸芯片上设置有若干个片上电感，每个所述片上电感的第一端连接所述裸芯片上的电路，每个所述片上电感的第二端与所述第一金属层连接；所述键合线的第一端与所述片上电感的第一端连接，所述键合线的第二端与所述第一金属层连接，所述键合线的电感值可调。
6.作为一种可选的实施方式，所述第一金属层通过第一金属或者层间过孔的方式与所述第二金属层连接，所述第一金属的类型与所述第一金属层中的金属的类型相同。
7.作为一种可选的实施方式，所述裸芯片通过导电材料粘贴在所述第一金属层上。
8.作为一种可选的实施方式，所述导电材料采用锡膏和导电胶中的任意一种。
9.作为一种可选的实施方式，所述裸芯片设置在所述第一金属层的第一区域上，所述第一区域的面积大于所述裸芯片面对所述第一区域的一面的面积，所述第一金属层的第二区域上覆盖有保护层，所述第二区域为所述第一金属层面对所述裸芯片的一面上除所述第一区域以外的区域。
10.作为一种可选的实施方式，所述裸芯片上设置有接地孔，所述片上电感的第二端经过所述接地孔与所述第一金属层连接。
11.作为一种可选的实施方式，所述片上电感的第一端与所述裸芯片上的电路的连接处设置有焊盘，所述片上电感的第一端与所述焊盘连接，所述键合线的第一端与所述焊盘连接。
12.作为一种可选的实施方式，所述键合线采用键合铜线、键合铝线、键合银线和键合金线中的任意一种。
13.本发明实施例另一方面所采取的技术方案是：一种集成电路，所述集成电路包括至少一个所述的集成片上电感的芯片。
14.本发明实施例另一方面所采取的技术方案是：一种电子装置，所述电子装置包括所述的集成电路。
15.本发明实施例的集成片上电感的芯片，通过在裸芯片上设置片上电感，并通过键合线形成与片上电感并联的可调电感，进而通过调节键合线的电感值调节片上电感与键合线并联的电感值，即实现了对裸芯片上连接到电路的等效电感值的调节，从而能够在无需耗费额外的芯片面积的情况下消除芯片制备过程的工艺误差导致的片上电感波动，完成裸芯片上的电路所需的电感的集成；通过键合线形成与片上电感并联的可调电感来调节裸芯片上集成的电感值，具有较低的电感敏感度，并实现了连续的电感值调节，扩大了电感值的调节范围和提升了调节效果。
附图说明
16.为了更清楚地说明本技术实施例或者现有技术中的技术方案，下面对本技术实施例或者现有技术中的相关技术方案附图作以下介绍，应当理解的是，下面介绍中的附图仅仅为了方便清晰表述本技术的技术方案中的部分实施例，对于本领域的技术人员来说，在无需付出创造性劳动的前提下，还可以根据这些附图获取到其他附图。
17.图1为现有技术的多版本芯片筛选方法的原理示意图；图2为本发明实施例集成片上电感的芯片的结构示意图；图3为本发明实施例集成片上电感的芯片的基板的结构示意图；图4为本发明实施例集成片上电感的芯片的电感调节原理示意图；图5为本发明实施例集成片上电感的芯片的片上电感去敏原理及效果示意图。
18.附图标记：201、基板；202、裸芯片；203、键合线；204、片上电感；301、第一金属层；302、第二金属层。
具体实施方式
19.为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
20.本技术的说明书和权利要求书及所述附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
21.在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本技术的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
22.现有的集成电感的芯片制造过程采用多版本芯片筛选方法助力电感集成化，提高芯片性能的鲁棒性。多版本芯片筛选方法通过在目标电感量的基础上制作多个不同电感量版本的裸芯片，并对多个版本的裸芯片进行测试对比，筛选出符合预期性能的裸芯片进行下一步制程。图1为现有技术中芯片制造得到的晶圆（wafer），包含了三个版本（v1、v2、v3）的裸芯片（die）。其中，v1版本的裸芯片的电感量为（目标电感量），v2版本的裸芯片的电感量为，v3版本的裸芯片的电感量为。通过对三个版本（v1、v2、v3）的裸芯片进行测试对比，筛选出符合预期性能的裸芯片版本，从而抵消芯片工艺误差带来的电感量变化。
23.然而，多版本芯片筛选方法需要耗费额外的芯片面积来制作多版本的裸芯片，且电感可变范围越大，或者芯片版本越多，耗费的芯片面积也越大；同时，在多版本芯片筛选方法中，电感的可变范围有限且变化不连续，对符合预期性能的裸芯片的筛选效果较差。为此，本发明实施例提出了一种集成片上电感的芯片、集成电路及电子装置，通过在裸芯片上设置片上电感，并通过键合线形成与片上电感并联的可调电感，进而通过调节键合线的电感值调节片上电感与键合线并联的电感值，即实现了对裸芯片上连接到电路的等效电感值的调节，从而能够在无需耗费额外的芯片面积的情况下消除芯片制备过程的工艺误差导致的片上电感波动，完成裸芯片上的电路所需的电感的集成；通过键合线形成与片上电感并联的可调电感来调节裸芯片上集成的电感值，具有较低的电感敏感度，并实现了连续的电感值调节，扩大了电感值的调节范围和提升了调节效果。
24.如图2和图3所示，本发明实施例提出了一种集成片上电感204的芯片，所述集成片上电感204的芯片包括：基板201、裸芯片202和键合线203；基板201由多个金属层在垂直方向上堆叠而成，基板201中设置有第二金属层302作为地平面，第二金属层302与第一金属层301连接，其中，第二金属层302为基板201中除第
一金属层301以外的任一层金属层，第一金属层301为基板201中位于最顶层的金属层；裸芯片202设置在第一金属层301上，裸芯片202上设置有若干个片上电感204，每个片上电感204的第一端连接裸芯片202上的电路，每个片上电感204的第二端与第一金属层301连接；键合线203的第一端与片上电感204的第一端连接，键合线203的第二端与第一金属层301连接，键合线203的电感值可调。
25.其中，键合线203实现了裸芯片202与基板201的电气连接。
26.可以理解的是，基板201中还包括各层金属层之间的绝缘层，以及覆盖最顶层金属层（第一金属层301）的保护层（钝化层）。
27.在一些实施例中，基板201内进行了三维立体布线，第一金属层301和第二金属层302通过基板201内部的三维立体布线进行连接。其中，基板201的三维立体布线会在后续展开说明。
28.示例性地，参照图3，第一金属层301为基板201中位于最顶层的金属层，第二金属层302为基板201中位于最底层的金属层的上一层金属层，第一金属层301和第二金属层302之间通过基板201内的三维立体布线连接。
29.可以理解的是，由于第一金属层301与第二金属层302连接，且第二金属层302为地平面，每个片上电感204的第二端与第一金属层301连接即相当于每个片上电感204的第二端接地，键合线203的第二端与第一金属层301连接即相当于键合线203的第二端接地。
30.可以理解的是，键合线203与片上电感204的连接方式为并联，且根据先验知识可知，与片上电感204并联的键合线203的电感可调。因此，可以通过调节键合线203的电感值来调节裸芯片202上集成的电感值，以使芯片上集成的电感值达到所需的目标电感值，实现在无需耗费额外的芯片面积的情况下消除芯片制备过程中工艺误差导致的片上电感204波动。
31.可以理解的是，本发明实施例通过调节与片上电感204并联的键合线203的电感值来调节裸芯片202上集成的电感值，在调节过程中电感值是连续的，相较于传统的多版本芯片筛选方法，电感值的调节范围更大，调节效果更好。
32.在本发明的实施例中，片上电感204因工艺误差导致的电感值偏移越大，所需的电感调节范围越大。
33.根据先验知识可知，电感作为阻抗匹配网络的关键元器件，电感量的变化会直接改变电路性能。对于半径相同的单匝电感来说，电感量与线圈的长度成正比。本发明实施例考虑到芯片制备工艺的误差，将工艺误差导致的线圈长度绝对误差记为，线圈长度绝对误差导致的电感量偏差记为，在既定的工艺下是一个确定值。本发明实施例将芯片所需要的电感值称为目标电感值（记为）。在既定工艺下，电感值因工艺误差产生的相对误差为：可以理解的是，相对误差越大，说明集成的片上电感受工艺误差影响越大。由于
在既定的工艺下是一个确定值，因此相对误差δ与目标电感量成反比，目标电感量越小，相对误差越大，即小感值的片上电感受工艺误差影响较大。
34.另外，小感值的片上电感虽然受工艺误差影响大，但是并不意味着小感值的片上电感对电路性能的影响也大。本发明实施例根据电感在电路中的拓扑结构将片上电感分为串联电感和并联电感。其中，串联电感是指片上电感在裸芯片的电路中与其他元器件以串联形式连接；并联电感是指片上电感在裸芯片的电路中与其他元器件以并联形式连接（常见形式为电感接地，即本发明实施例中的片上电感设置方式）。在串联拓扑中，电路整体阻抗由阻抗较大的元器件所决定，因此小感值的片上电感在串联拓扑中并不起决定作用；相反地，在并联拓扑中，电路整体阻抗由阻抗较小的元器件所决定，因此小感值的片上电感在并联拓扑中起着决定性作用，这意味着在并联拓扑中，小感值的片上电感的电感值变化将带来电路性能的巨大改变。
35.作为一种可选的实施方式，第一金属层301通过第一金属或者层间过孔的方式与第二金属层302连接。
36.其中，第一金属的类型与第一金属层301中的金属的类型相同。
37.在一些实施例中，基板201的垂直方向上设置有层间过孔，贯通基板201不同层，实现了基板201内垂直方向上堆叠的金属层之间的三维立体布线。
38.可选地，在一些实施例中，层间过孔的内壁设置有导体，以导通基板201内垂直方向上堆叠的金属层，实现基板201内的三维立体布线。
39.可选地，在另一些实施例中，层间过孔的中设置有导体（如第一金属层301与第二金属层302之间的连接所用的第一金属），以导通基板201内垂直方向上堆叠的金属层，实现基板201内的三维立体布线。
40.在一些实施例中，采用有机材料积层后进行制孔得到所述的层间过孔。可选地，采用紫外线或者激光在堆积的有机层上制孔，得到层间过孔，然后在层间过孔中电镀金属层实现基板201内垂直方向上堆叠的金属层之间的连接。
41.根据先验知识可知，采用有机材料积层后制孔得到的层间过孔的孔径和孔距较小，适用于基板201内需要高密度布线或者高密度封装的场景。
42.在一些实施例中，采用陶瓷多层布线板制备得到三维立体布线的基板201。与采用有机材料积层后制孔的方式相比，工艺过程耐高温，且可采用金属浆料丝网印刷金属层图形和层间过孔的金属填充，无需依赖电镀，工艺成本和工艺复杂度较低，适用于高温制程或者不具备电镀条件的制备场景。
43.作为一种可选的实施方式，裸芯片202通过导电材料粘贴在第一金属层301上。
44.可以理解的是，裸芯片202的正面（设置有电路和片上电感204的一面）朝上，裸芯片202的背面通过导电材料粘贴在第一金属层301上。
45.作为一种可选的实施方式，导电材料采用锡膏和导电胶中的任意一种。
46.根据先验知识可知，锡膏也称为焊锡膏，根据锡膏的熔点可将锡膏分为高温锡膏、中温锡膏和低温锡膏。其中，高温锡膏是指无铅锡膏，熔点一般在217℃以上，焊接效果较好；常用的无铅中温锡膏熔点在170℃左右，中温锡育黏附力好，可以有效防止裸芯片202或者基板201塌落；低温锡膏的熔点为138℃，其中添加了铋成分，当贴片的裸芯片202无法承受200℃及以上的温度且需要贴片回流工艺时，可使用低温锡膏进行焊接工艺。在本发明的
一些实施例中，根据制备过程中的工艺温度来选择合适的锡膏。
47.根据先验知识可知，导电胶是一种固化或干燥后具有一定导电性的胶粘剂，在本发明的一些实施例中采用导电胶将裸芯片202与基板201连接在一起，使裸芯片202与基板201间形成电的通路。导电胶的品种繁多，从应用角度可以将导电胶分成一般型导电胶和特种导电胶两类。其中，一般型导电胶只对导电胶的导电性能和胶接强度有要求，特种导电胶除对导电性能和胶接强度有要求外，还具备耐高温、耐超低温、瞬间固化、各向异性和透明性等特性。在本发明的一些实施例中，根据制备过程中的工艺要求来选择合适的导电胶。
48.作为一种可选的实施方式，裸芯片202设置在第一金属层301的第一区域上，第一区域的面积大于裸芯片202面对第一区域的一面的面积，第一金属层301的第二区域上覆盖有保护层，第二区域为所述第一金属层301面对裸芯片202的一面上除第一区域以外的区域。
49.可选地，在一些实施例中，基板201制备完成后，在第一金属层301上划定第一区域并进行刻蚀，开窗裸露出第一区域上的第一金属层301，以在第一区域上粘贴裸芯片202。
50.作为一种可选的实施方式，裸芯片202上设置有接地孔，片上电感204的第二端经过接地孔与第一金属层301连接。
51.可以理解的是，裸芯片202上的电路的接地端也经过接地孔与第一金属层301连接，使得电路的接地端连接到公共的地平面（第二金属层302）。
52.作为一种可选的实施方式，片上电感204的第一端与裸芯片202上的电路的连接处设置有焊盘（pad），片上电感204的第一端与焊盘连接，键合线203的第一端与焊盘连接。
53.作为一种可选的实施方式，键合线203采用键合铜线、键合铝线、键合银线和键合金线中的任意一种。
54.其中，键合铜线具备较高的抗腐蚀性能和优良的二焊特性，成为了主流的集成电路封装材料；键合铝线包括纯铝丝和硅铝丝，具备接合性好和耐湿性强的优点，主要应用于半导体功率器件（如igbt、mosfet、ups、功率三极管）和光学器件中；键合银线具备良好的键合性能，且相较于键合金线成本较低；键合金线的金属化学稳定性较高，且在工艺应用中极具作业效率。在本发明的一些实施例中，可根据实际的应用场景选择对应的键合线203。
55.图4示出了本发明实施例中键合线203（电感值为bw）与片上电感204（电感值为）并联实现的电感并联效果。如图4所示，在一些实施例中，假设芯片中某个电路所需的目标电感值，在制备芯片过程中由于工艺误差导致集成的片上电感204的电感值偏移至。此时，采用键合线203与片上电感204并联，并调节键合线203的电感值bw，以使键合线203与片上电感204并联后的电感值等于目标电感值。根据先验知识可知：其中，（芯片流片完成后集成的片上电感204的电感值固定），计算可得：
因此，当在制备芯片过程中由于工艺误差导致集成的片上电感204的电感值偏移至时，可通过调节键合线203的电感值，使得裸芯片202上等效的片上电感的电感值等于目标电感值。
56.参照图5，保持片上电感204的电感值不变，当键合线203的电感值bw从6l变为3.6l时，裸芯片202上等效的片上电感的电感值从变为0.9l，即通过调节键合线203上电感值bw的2.4l的大变化量，实现了对裸芯片202上等效的片上电感的电感值的0.1l的小变化量的改变，实现了裸芯片202集成的片上电感204的去敏效果。
57.可以理解的是，片上电感204的电感值的偏移量越大，所需调节键合线203的电感值bw就越大，但对片上电感204的去敏效果会变弱。
58.本发明实施例另一方面所采取的技术方案是：一种集成电路，包括至少一个所述的集成片上电感的芯片。
59.本发明实施例另一方面所采取的技术方案是：一种电子装置，所述电子装置包括所述的集成电路。
60.本领域技术人员运用普通技术就能够在无需过度试验的情况下实现在权利要求书中所阐明的本技术。还可以理解的是，所公开的特定概念仅仅是说明性的，并不意在限制本技术的范围，本技术的范围由所附权利要求书及其等同方案的全部范围来决定。
61.在本说明书的上述描述中，参考术语“一个实施方式/实施例”、“另一实施方式/实施例”或“某些实施方式/实施例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本技术的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
62.尽管已经示出和描述了本技术的实施方式，本领域的普通技术人员可以理解：在不脱离本技术的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本技术的范围由权利要求及其等同物限定。
63.以上是对本发明的较佳实施进行了具体说明，但本发明并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本技术权利要求所限定的范围内。

技术特征：

1.一种集成片上电感的芯片，其特征在于，包括：基板、裸芯片和键合线；所述基板由多个金属层在垂直方向上堆叠而成，所述基板中设置有第二金属层作为地平面，所述第二金属层为所述基板中除第一金属层以外的任一层金属层，所述第二金属层与所述第一金属层连接，所述第一金属层为所述基板中位于最顶层的金属层；所述裸芯片设置在所述第一金属层上，所述裸芯片上设置有若干个片上电感，每个所述片上电感的第一端连接所述裸芯片上的电路，每个所述片上电感的第二端与所述第一金属层连接；所述键合线的第一端与所述片上电感的第一端连接，所述键合线的第二端与所述第一金属层连接，所述键合线的电感值可调。2.根据权利要求1所述的一种集成片上电感的芯片，其特征在于，所述第一金属层通过第一金属或者层间过孔的方式与所述第二金属层连接，所述第一金属的类型与所述第一金属层中的金属的类型相同。3.根据权利要求2所述的一种集成片上电感的芯片，其特征在于，所述裸芯片通过导电材料粘贴在所述第一金属层上。4.根据权利要求3所述的一种集成片上电感的芯片，其特征在于，所述导电材料采用锡膏和导电胶中的任意一种。5.根据权利要求1所述的一种集成片上电感的芯片，其特征在于，所述裸芯片设置在所述第一金属层的第一区域上，所述第一区域的面积大于所述裸芯片面对所述第一区域的一面的面积，所述第一金属层的第二区域上覆盖有保护层，所述第二区域为所述第一金属层面对所述裸芯片的一面上除所述第一区域以外的区域。6.根据权利要求1所述的一种集成片上电感的芯片，其特征在于，所述裸芯片上设置有接地孔，所述片上电感的第二端经过所述接地孔与所述第一金属层连接。7.根据权利要求1所述的一种集成片上电感的芯片，其特征在于，所述片上电感的第一端与所述裸芯片上的电路的连接处设置有焊盘，所述片上电感的第一端与所述焊盘连接，所述键合线的第一端与所述焊盘连接。8.根据权利要求1所述的一种集成片上电感的芯片，其特征在于，所述键合线采用键合铜线、键合铝线、键合银线和键合金线中的任意一种。9.一种集成电路，其特征在于，所述集成电路包括至少一个权利要求1-8任一项所述的集成片上电感的芯片。10.一种电子装置，其特征在于，所述电子装置包括权利要求9所述的集成电路。

技术总结

本发明申请公开了一种集成片上电感的芯片、集成电路及电子装置，其中集成片上电感的芯片通过在裸芯片上设置片上电感，并通过键合线形成与片上电感并联的可调电感，进而通过调节键合线的电感值调节片上电感与键合线并联的电感值，即实现了对裸芯片上连接到电路的等效电感值的调节，从而能够在无需耗费额外的芯片面积的情况下消除芯片制备过程的工艺误差导致的片上电感波动，完成裸芯片上的电路所需的电感的集成；通过键合线形成与片上电感并联的可调电感来调节裸芯片上集成的电感值，具有较低的电感敏感度，并实现了连续的电感值调节，扩大了电感值的调节范围和提升了调节效果。本发明可广泛应用于集成电路技术领域。本发明可广泛应用于集成电路技术领域。本发明可广泛应用于集成电路技术领域。