1.本发明涉及延迟
电路，具体涉及一种噪声抑制延迟电路。
背景技术：
2.在传统延迟电路中(如图3所示)，电路没有给rc充放电模块一个延迟后期快速充放电通路，上一个由输入延迟产生的rc电荷累积到下一个输入，使得延迟值出现较大偏差(如图4所示)。
3.此外，当输入信号宽度t1比设定延迟值t0小，且输入信号是周期性信号时，同样由于rc电荷的积累效果，输出信号会在几个输入周期后出现一个本不该出现的电平变化(如图5所示)。
技术实现要素：
4.(一)解决的技术问题
5.针对现有技术所存在的上述缺点，本发明提供了一种噪声抑制延迟电路，能够有效克服现有技术所存在的由于缺少快速充放电通路而出现rc电荷积累效应导致输出信号误差较大的缺陷。
6.(二)技术方案
7.为实现以上目的，本发明通过以下技术方案予以实现：
8.一种噪声抑制延迟电路，包括rc充放电电路、快速充放电电路和逻辑控制电路，
所述逻辑控制电路基于rc充放电电路的输出信号向快速充放电电路输出控制信号，所述快速充放电电路根据控制信号为rc充放电电路构建快速充放电通路。
9.优选地，所述快速充放电电路包括p型
场效应管p2、n型场效应管n2，所述p型场效应管p2的漏极连接n型场效应管n2的漏极，所述p型场效应管p2、n型场效应管n2的漏极之间连接电容c5，所述p型场效应管p2、n型场效应管n2的栅极接入逻辑控制电路。
10.优选地，所述逻辑控制电路包括同或门
芯片u3、与非门芯片u1和与门芯片u2，所述同或门芯片u3的输入端分别接入电容c5、输入信号，所述同或门芯片u3的输出端分别连接与非门芯片u1、与门芯片u2的输入端；
11.所述与非门芯片u1的输入端接入电容c5，所述与非门芯片u1的输出端连接p型场效应管p2的栅极；
12.所述与门芯片u2的输入端通过非门接入电容c5，所述与门芯片u2的输出端连接n型场效应管n2的栅极。
13.优选地，所述逻辑控制电路还包括d型触发器u4，所述d型触发器u4的输入端接入同或门芯片u3的输出端，所述d型触发器u4的输出端分别连接与非门芯片u1、与门芯片u2的输入端。
14.优选地，所述rc充放电电路包括p型场效应管p1、n型场效应管n1，所述p型场效应管p1的漏极通过电阻r1、r2连接n型场效应管n1的漏极，所述p型场效应管p1、n型场效应管
n1的栅极接入输入信号，所述电阻r1、r2之间连接电容c5。
15.(三)有益效果
16.与现有技术相比，本发明所提供的一种噪声抑制延迟电路，具有以下有益效果：
17.1)采用辅助场效应管，加快rc充放电电路的延迟后充放电，防止电路中出现rc电荷积累效应，输出延迟准确；
18.2)对设定延迟值较大的输入信号，进行延迟输出；对设定延迟值较小的输入信号不进行反应；对设定延迟值接近的输入信号，不产生错误的毛刺、尖峰波形，防止此错误波形误触发后续电路；
19.3)不使用时钟电路，有效解决输出信号“毛刺现象”。
附图说明
20.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
21.图1为本发明的电路图；
22.图2为本发明中抑制毛刺现象的示意图；
23.图3为传统延迟电路的电路图；
24.图4为传统延迟电路中因rc电荷累积效应导致延迟值出现较大偏差的示意图；
25.图5为传统延迟电路中因rc电荷累积效应导致电平错误变化的示意图。
具体实施方式
26.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
27.一种噪声抑制延迟电路，如图1所示，包括rc充放电电路、快速充放电电路和逻辑控制电路，逻辑控制电路基于rc充放电电路的输出信号向快速充放电电路输出控制信号，快速充放电电路根据控制信号为rc充放电电路构建快速充放电通路。
28.①
rc充放电电路包括p型场效应管p1、n型场效应管n1，p型场效应管p1的漏极通过电阻r1、r2连接n型场效应管n1的漏极，p型场效应管p1、n型场效应管n1的栅极接入输入信号，电阻r1、r2之间连接电容c5。
29.②
快速充放电电路包括p型场效应管p2、n型场效应管n2，p型场效应管p2的漏极连接n型场效应管n2的漏极，p型场效应管p2、n型场效应管n2的漏极之间连接电容c5，p型场效应管p2、n型场效应管n2的栅极接入逻辑控制电路。
30.③
逻辑控制电路包括同或门芯片u3、与非门芯片u1和与门芯片u2，同或门芯片u3的输入端分别接入电容c5、输入信号，同或门芯片u3的输出端分别连接与非门芯片u1、与门芯片u2的输入端；
31.与非门芯片u1的输入端接入电容c5，与非门芯片u1的输出端连接p型场效应管p2
的栅极；
32.与门芯片u2的输入端通过非门接入电容c5，与门芯片u2的输出端连接n型场效应管n2的栅极。
33.④
逻辑控制电路还包括d型触发器u4，d型触发器u4的输入端接入同或门芯片u3的输出端，d型触发器u4的输出端分别连接与非门芯片u1、与门芯片u2的输入端。
34.本技术技术方案中，当延迟达到设定延迟值t0后，给rc充放电电路的电容c5一个强拉的控制信号，控制强拉驱动mos管(p型场效应管p2、n型场效应管n2)，加快电容c5的延迟后期充放电。
35.输入信号由低电平跳变至高电平，输出信号为低电平时，n型场效应管n2打开，加速电容c5的放电；输入信号由高电平跳变至低电平，输出信号为高电平时，p型场效应管p2打开，加速电容c5的充电。
36.由于检测电路自身有反应时间，当输入信号宽度t1缩短，与设定延迟值t0接近时，输出信号已经发出，强拉驱动mos管(p型场效应管p2、n型场效应管n2)已经启动，但输入信号改变原有状态，与p型场效应管p1、n型场效应管n1形成竞争，在同或门芯片u3的输出端形成的信号存在不确定性。当输入驱动增强时，将会产生“毛刺现象”(如图2所示)，加入d型触发器u4，能够有效隔绝信号输出路径上的毛刺，给强拉驱动mos管(p型场效应管p2、n型场效应管n2)以明确的信号。
37.以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不会使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
技术特征：
1.一种噪声抑制延迟电路，其特征在于：包括rc充放电电路、快速充放电电路和逻辑控制电路，所述逻辑控制电路基于rc充放电电路的输出信号向快速充放电电路输出控制信号，所述快速充放电电路根据控制信号为rc充放电电路构建快速充放电通路。2.根据权利要求1所述的噪声抑制延迟电路，其特征在于：所述快速充放电电路包括p型场效应管p2、n型场效应管n2，所述p型场效应管p2的漏极连接n型场效应管n2的漏极，所述p型场效应管p2、n型场效应管n2的漏极之间连接电容c5，所述p型场效应管p2、n型场效应管n2的栅极接入逻辑控制电路。3.根据权利要求2所述的噪声抑制延迟电路，其特征在于：所述逻辑控制电路包括同或门芯片u3、与非门芯片u1和与门芯片u2，所述同或门芯片u3的输入端分别接入电容c5、输入信号，所述同或门芯片u3的输出端分别连接与非门芯片u1、与门芯片u2的输入端；所述与非门芯片u1的输入端接入电容c5，所述与非门芯片u1的输出端连接p型场效应管p2的栅极；所述与门芯片u2的输入端通过非门接入电容c5，所述与门芯片u2的输出端连接n型场效应管n2的栅极。4.根据权利要求3所述的噪声抑制延迟电路，其特征在于：所述逻辑控制电路还包括d型触发器u4，所述d型触发器u4的输入端接入同或门芯片u3的输出端，所述d型触发器u4的输出端分别连接与非门芯片u1、与门芯片u2的输入端。5.根据权利要求1-4中任意一项所述的噪声抑制延迟电路，其特征在于：所述rc充放电电路包括p型场效应管p1、n型场效应管n1，所述p型场效应管p1的漏极通过电阻r1、r2连接n型场效应管n1的漏极，所述p型场效应管p1、n型场效应管n1的栅极接入输入信号，所述电阻r1、r2之间连接电容c5。
技术总结
本发明涉及延迟电路，具体涉及一种噪声抑制延迟电路，包括RC充放电电路、快速充放电电路和逻辑控制电路，逻辑控制电路基于RC充放电电路的输出信号向快速充放电电路输出控制信号，快速充放电电路根据控制信号为RC充放电电路构建快速充放电通路；本发明提供的技术方案能够有效克服现有技术所存在的由于缺少快速充放电通路而出现RC电荷积累效应导致输出信号误差较大的缺陷。号误差较大的缺陷。号误差较大的缺陷。
技术研发人员：
李君
受保护的技术使用者：
聆思半导体技术（苏州）有限公司
技术研发日：
2022.10.08
技术公布日：
2022/12/16
