半导体装置、其制造方法与使用其的感测方法与流程

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1.本揭露的一些实施方式涉及包含浮动栅极的半导体装置、半导体装置的制造方法与使用半导体装置的感测方法。

背景技术：

2.半导体集成电路产业在过去几十年经历了快速增长。半导体材料及设计的技术进步已经产生了越来越小且越来越复杂的电路。这些材料及设计的进步已经成为可能，因为与处理及制造相关的技术亦经历了技术进步。在半导体发展期间，随着可以可靠创建的最小元件尺寸的减小，每单位面积的互连装置数量增加。
3.随着尺寸减小，保持图案化工艺的可靠性及图案化工艺产生的产率变得更加困难。在某些情况下，使用光学邻近修正及调整微影术参数(诸如工艺持续时间、波长、焦点及所用光的强度)可以减轻一些缺陷。然而，用于在半导体晶圆中图案化材料层的电流及系统并不完全令人满意。

技术实现要素：

4.根据一些实施方式，一种半导体装置包含半导体鳍、隔离结构、栅极结构、源极/漏极结构、感测触点、感测垫结构及读取触点。半导体鳍包含通道区及位于通道区相对两侧的源极/漏极区。隔离结构横向围绕半导体鳍。栅极结构位于半导体鳍的通道区上方。源极/漏极结构分别位于半导体鳍的源极/漏极区上方。感测触点位于隔离结构正上方且与栅极结构相邻。感测垫结构连接至感测触点。读取触点位于隔离结构正上方且与栅极结构相邻。
5.根据一些实施方式，一种制造半导体装置的方法包含：在基板上方形成隔离结构以在基板中界定主动区。在主动区上方形成栅极结构。源极/漏极结构形成在主动区及栅极结构的相对两侧上。层间介电(interlayer dielectric，ild)层沉积在基板上方且围绕栅极结构。在ild层中形成第一开口、第二开口及第三开口，使得第一开口曝露出主动区，而第二及第三开口曝露出隔离结构。源极/漏极触点形成于第一开口中，读取触点形成于第二开口中，且感测触点形成于第三开口中。在栅极结构及感测触点上方形成互连结构。互连结构包含连接至感测触点的感测垫。
6.根据一些实施方式，一种半导体装置的感测方法包含：初始化半导体侦测器的栅极结构的电位。半导体侦测器包含栅极结构、隔离结构、读取触点、感测触点及感测垫。栅极结构位于半导体鳍上方。隔离结构围绕半导体鳍。读取触点位于隔离结构上且与栅极结构相邻。感测触点位于隔离结构上且与栅极结构相邻。感测垫位于感测触点上且连接至感测触点。对半导体侦测器进行曝光前读取操作。在初始化半导体侦测器的栅极结构的电位后，将电子束光投射至半导体侦测器的感测垫。对半导体侦测器进行曝光后读取操作。比较曝光前读取操作及曝光后读取操作的数据。基于曝光前读取操作及曝光后读取操作的比较数据调节电子束光的强度。
附图说明
7.结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。
8.图1为根据一些实施方式的半导体侦测器的透视图；
9.图2为示出根据本揭示内容的一些实施方式的图1的半导体侦测器的示意性电路图；
10.图3为示出根据本揭示内容的一些实施方式的图2的半导体侦测器在编程操作中的示意性电路图；
11.图4为示出根据本揭示内容的一些实施方式的图2的半导体侦测器在抺除操作中的示意性电路图；
12.图5为示出根据本揭示内容的一些实施方式的图2的半导体侦测器在读取操作中的示意性电路图；
13.图6为在电子束光的感测操作之前及之后例示性侦测器晶胞单元中的位元线的i-v特性图；
14.图7为根据一些实施方式的半导体侦测器的透视图；
15.图8为示出根据本揭示内容的一些实施方式的图7的半导体侦测器的示意性电路图；
16.图9为根据一些实施方式的半导体侦测器的透视图；
17.图10至图17c示出了根据本揭示内容的一些实施方式的在各个阶段制造半导体侦测器的方法；
18.图18a为根据一些实施方式的半导体侦测器的透视图；
19.图18b为沿图18a的线i-i截取的剖面图；
20.图18c为沿图18a的线ii-ii截取的剖面图；
21.图19为用于实施本揭示内容的一或多个实施方式的电子束系统的示意图；
22.图20为根据各个实施方式中的本揭示内容的态样的用于侦测电子束的光均匀性的方法的流程图。
23.【符号说明】
24.12、14、16、18:线
25.100、100a～100h:晶胞单元
26.110:基板
27.120:半导体鳍
28.130:隔离结构
29.140:栅极结构
30.150:第一源极/漏极结构
31.155:第二源极/漏极结构
32.160:读取触点
33.161、171:内表面
34.170、170a～170h:感测触点
35.180:感测垫结构
36.182、182a～182h:感测垫
37.184、184a～184h:感测通孔
38.190、195:源极/漏极触点
39.200、300:半导体侦测器
40.402:沟槽
41.410:基板
42.412:p阱
43.413:m阱
44.414、416:源极/漏极区
45.420:半导体鳍
46.430:隔离结构
47.440:栅极结构
48.442:栅极介电层
49.444:功函数金属层
50.446:填充金属
51.450、455:源极/漏极磊晶结构
52.460:读取触点
53.462、472、492:顶表面
54.470:感测触点
55.480:感测垫结构
56.482:感测垫
57.484:感测通孔
58.486:导电通孔
59.490、495:源极/漏极触点
60.492、497:金属合金层
61.540:假性栅极结构
62.542:假性栅介电层
63.544:假性栅电极
64.546:氧化物罩幕层
65.548:氮化物罩幕层
66.550:栅极间隔物
67.552:第一间隔层
68.554:第二间隔层
69.560:触点蚀刻终止层
70.565:层间介电层
71.570:多层互连结构
72.572:金属化层
73.573:金属间介电层
74.574:蚀刻终止层
75.700:电子束系统
76.710:腔室
77.720:电子源
78.722:电子束
79.730:电子光学模块
80.732:电磁孔
81.734:静电透镜
82.740:晶圆台
83.750:泵单元
84.760:调制器
85.bl、bl1、bl2、bl3、bl4、bl5、bl6、bl7、bl8:位元线
86.d1、d2:距离
87.gnd:接地
88.i-i、ii-ii:线
89.m10:方法
90.o1～o4:接触开口
91.s/d:源极/漏极
92.s12、s14、s16、s18、s20、s22、s24:操作
93.+v1～+v3:正电压
[0094]-v1、-v2:负电压
[0095]
w:宽度
[0096]
wl、wl1、wl2、wl3、wl4、wl5、wl6、wl7、wl8:字元线x、y、z:方向
具体实施方式
[0097]
以下揭示内容提供了用于实现提供的标的的不同特征的许多不同的实施方式或实例。以下描述元件及布置的特定实例用以简化本揭示内容。当然，该些仅为实例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包含其中第一特征及第二特征直接接触形成的实施方式，并且亦可包含其中在第一特征与第二特征之间形成附加特征的实施方式，以使得第一特征及第二特征可以不直接接触。此外，本揭示内容可以在各个实例中重复元件符号或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施方式或组态之间的关系。
[0098]
此外，为了便于描述，本文中可以使用诸如“在
……
下方”、“在
……
下”、“下方”、“在
……
上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中示出的定向之外，空间相对术语意在涵盖装置在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语亦可被相应地解释。
[0099]
如本文所用，“左右”、“约”、“近似”或“实质上”应通常表示给定值或范围的20％以内，或10％以内，或5％以内。本文给出的数值为近似的，意味着若无明确说明，可以推断出
术语“左右”、“约”、“近似”或“实质上”。一般技艺人士将理解，尺寸可以根据不同技术节点而变化。一般技艺人士将认识到，尺寸取决于特定装置类型、科技产生、最小特征尺寸等。因此，术语旨在根据所评估的技术进行解释。
[0100]
本揭示内容中描述的先进微影术工艺、方法及材料可用于许多应用，包含鳍式场效晶体管(fin-type field effect transistor，finfet)。例如，鳍可经图案化以在特征之间产生相对紧密的间距，上述揭示内容非常适合于此。此外，用于形成finfet的鳍的间隔物可以根据上述揭示内容进行处理。
[0101]
本揭示内容涉及半导体侦测器、形成半导体侦测器的方法及使用半导体侦测器的方法。更具体地，本揭示内容的一些实施方式涉及用于侦测电子束光的高密度及无功耗半导体侦测器。在一些实施方式中，半导体侦测器可在包含平面装置、多栅极装置、finfet、纳米片栅极fet及全环绕栅极fet的装置上实现。
[0102]
图1为根据一些实施方式的半导体侦测器的透视图，且图2为示出根据本揭示内容的一些实施方式的图1的半导体侦测器的示意电路图。图1中及图2中的半导体侦测器可包含单一晶胞单元100。半导体侦测器的(晶胞单元100)包含基板110、至少一个主动区、隔离结构130、栅极结构140、第一源极/漏极结构150、第二源极/漏极结构155、至少一个读取触点160、至少一个感测触点170及感测垫结构180。主动区可为自基板110突出的半导体鳍120。应注意，虽然图1中有四个半导体鳍120，但本揭示内容的要求范围不限于此方面。在其他一些实施方式中，一般技艺人士可以根据实际情况制造半导体侦测器的合适数量的半导体鳍120。
[0103]
隔离结构130位于基板110上方且横向围绕半导体鳍120。亦即，半导体鳍120的底部分嵌入隔离结构130中。隔离结构130可为浅沟槽隔离(shallow trench isolation，sti)区。
[0104]
栅极结构140位于隔离结构130上方且与半导体鳍120交叉。由栅极结构140覆盖的半导体鳍120的部分称为半导体鳍120的通道部分。在一些实施方式中，不存在实体连接至栅极结构140的导电元件，使得栅极结构140可以称为浮动栅极(floating gate)。
[0105]
第一源极/漏极结构150及第二源极/漏极结构155位于半导体鳍120上方且位于栅极结构140的相对两侧。因此，第一源极/漏极结构150及第二源极/漏极结构155中的一者用作源极端，而第一源极/漏极结构150及第二源极/漏极结构155中的另一者用作漏极端。位于第一源极/漏极结构150下方的半导体鳍120的部分及位于第二源极/漏极结构155下方的半导体鳍120的部分称为半导体鳍120的源极/漏极部分。
[0106]
两个读取触点160与栅极结构140相邻且位于隔离结构130正上方，使得两个读取触点160与半导体鳍120间隔开。读取触点160位于栅极结构140的相对两侧上且更与第一源极/漏极结构150及第二源极/漏极结构155间隔开。读取触点160通过介电材料(例如图15a中的栅极间隔物550、cesl 560及/或ild层565)与栅极结构140间隔开。因此，栅极结构140、读取触点160及其间的介电材料形成电容。读取触点160与栅极结构140之间形成距离d1，且每一读取触点160具有面向栅极结构140的内表面161。栅极结构140与读取触点160之间的耦合比至少由距离d1及读取触点160的内表面161的面积判定。在一些实施方式中，栅极结构140与读取触点160之间的耦合比在约10％至约50％的范围内。此外，距离d1可小于第一源极/漏极结构150的宽度w。在一些实施方式中，半导体侦测器(的晶胞单元100)包含位于
栅极结构140一侧的单一读取触点160。
[0107]
两个感测触点170与栅极结构140相邻且位于隔离结构130正上方，使得两个感测触点170与半导体鳍120间隔开。感测触点170位于栅极结构140的相对两侧上且更与第一源极/漏极结构150及第二源极/漏极结构155间隔开。在一些实施方式中，感测触点170及读取触点160位于第一源极/漏极结构150(或第二源极/漏极结构155)的相对两侧上，使得第一源极/漏极结构150位于感测触点170与读取触点160之间。感测触点170通过介电材料(例如图15a中的栅极间隔物550、cesl 560及/或ild层565)与栅极结构140间隔开。因此，栅极结构140、感测触点170及其间的介电材料形成电容。感测接点170与栅极结构140之间形成距离d2，且每一感测接点170具有面向栅极结构140的内表面171。栅极结构140与感测接点170之间的耦合比至少由距离d2及感测触点170的内表面171的面积判定。在一些实施方式中，栅极结构140与感测触点170之间的耦合比在约10％至约50％的范围内。此外，距离d2可小于第一源极/漏极结构150的宽度w。在一些实施方式中，半导体侦测器(的晶胞单元100)包含位于栅极结构140一侧的单一感测触点170。另外，隔离结构130与读取触点160、感测触点170及半导体鳍120接触。
[0108]
感测垫结构180电连接至感测触点170。在一些实施方式中，感测垫结构180设置在感测触点170及栅极结构140上方。在一些实施方式中，感测垫结构180包含多个感测垫182及相邻感测垫182之间的感测通孔184。一些感测通孔184互连相邻的感测垫182，且一些感测通孔184互连最底部的感测垫182及感测触点170。感测垫182及感测通孔184为导电材料，使得电子可以自感测垫182流至感测触点170。此外，若最底部的感测垫182足够靠近栅极结构140，则可在最底部的感测垫182与栅极结构140之间形成电容。
[0109]
在一些实施方式中，感测垫结构180包含单一感测垫182，该感测垫182经由感测通孔184连接至感测触点170。单一感测垫182可处于感测垫结构180的最低层(例如，m0层)。在一些其他实施方式中，根据各种要求，单一感测垫182可处于感测垫结构180的中间层(例如，m1、m2...层)或最顶层(例如，mn层)。
[0110]
半导体侦测器(的晶胞单元100)还包含字元线wl及位元线bl。字元线wl电连接至读取触点160，且位元线bl电连接至第二源极/漏极结构155(亦即，晶胞单元100的漏极)。例如，位元线bl经由源极/漏极触点195连接至第二源极/漏极结构155。此外，字元线wl与栅极结构140电性隔离。在一些实施方式中，第一源极/漏极结构150电连接至接地(线)gnd，该gnd在编程(programming)、抺除(erasing)及/或读取(reading)工艺期间经由源极/漏极触点190向半导体侦测器提供参考电位(例如，约0v)。
[0111]
半导体侦测器(的晶胞单元100)具有四种不同状态：编程、抺除、感测(sensing)及读取。半导体侦测器执行四种不同的状态(编程、抺除、感测及读取)，如下所示：
[0112]
编程：图3为示出根据本揭示内容的一些实施方式的图2的半导体侦测器在编程操作中的示意性电路图。半导体侦测器的编程周期通过向字元线wl施加正电压+v1(例如，约8v至约10v)且向位元线bl施加负电压-v2(例如，约0.6v至约0.7v)开始。此外，第一源极/漏极结构150连接至地gnd。因此，栅极结构140处于浮动状态，且在栅极结构140中形成电场，从而经由穿隧效应驱动电子自基板110流至栅极结构140，且电子可储存于栅极结构140中。
[0113]
抺除：图4为示出根据本揭示内容的一些实施方式的图2的半导体侦测器在抺除操作中的示意性电路图。半导体侦测器的抺除周期通过向字元线wl施加负电压-v1(例如，约
8v至约10v)且向位元线bl施加正电压+v2(例如，约0.6v至约0.7v)开始。此外，第一源极/漏极结构150连接至地gnd。因此，栅极结构140处于浮动状态，且在栅极结构140中形成电场，从而经由穿隧效应驱动电子自栅极结构140流至基板110，且栅极结构140中没有电子。
[0114]
感测：在半导体侦测器的感测周期期间，不向字元线wl、位元线bl及第一源极/漏极结构150施加电力，如图2所示。换言之，半导体侦测器在感测模式下为无功耗(powerless)。当电子束光入射至感测垫结构180时，电子束光的电子进入感测垫结构180且流向感测触点170。在感测触点170与栅极结构140之间形成电耦合，且改变栅极结构140中的电压。
[0115]
读取：图5为示出根据本揭示内容的一些实施方式的图2的半导体侦测器在读取操作时的示意性电路图。半导体侦测器的读取周期通过向字元线wl施加变化的正电压+v3(例如，约0v至约6v)且将地gnd施加至第一源极/漏极结构150开始，且栅极结构140处于浮动状态，使得在变化的正电压+v3下的对应电流自位元线bl读取。由实验结果可见，此配置在正电压+v3下没有读取干扰。
[0116]
图6为在电子束光的感测操作之前及之后的例示性侦测器晶胞单元100中的位元线的i-v特性图。在感测操作之前，栅极结构140实质上没有电子，且图6中的线12示出感测操作之前的晶胞单元100的i-v曲线。线14、16及18分别示出在电子束光的第一、第二及第三强度下的感测操作之后晶胞单元100的i-v曲线。第三强度高于第二强度，该第二强度高于第一强度。
[0117]
图7为根据一些实施方式的半导体侦测器200的透视图，且图8为示出根据本揭示内容的一些实施方式的图7的半导体侦测器200的示意电路图。在一些实施方式中，半导体侦测器200包含多个晶胞单元100。更详细地，图1中的晶胞单元100可排列成阵列。亦即，多个晶胞单元100可排列在x方向及/或y方向。半导体侦测器200还包含多个字元线(例如，字元线wl1、wl2、wl3、wl4、wl5、wl6、wl7及wl8)。每一字元线互连同一列(即，沿x方向排列)的晶胞单元100的读取触点160。半导体侦测器200还包含多个位元线(例如，位元线bl1、bl2、bl3、bl4、bl5、bl6、bl7及bl8)。每一位元线互连同一行(即沿y方向排列)的晶胞单元100的第二源极/漏极结构155。为清楚起见，字元线及位元线在图8中示出且在图7中省略。以此组态，半导体侦测器200可以同时收集xy方向上的电子束光的电子分布。在一些其他实施方式中，图7中的每一晶胞单元100的感测垫结构180包含单一感测垫182(可在相应感测垫结构180的任意高度处)。半导体侦测器200的晶胞单元100的其他相关结构细节与图1中的半导体侦测器的晶胞单元100实质相同或相似，因此下文中不再赘述。
[0118]
图9为根据一些实施方式的半导体侦测器300的透视图。半导体侦测器300包含多个晶胞单元100a、100b、100c、100d、100e、100f、100g及100h。除了感测垫结构之外，每一晶胞单元100a～100h具有与图1中的晶胞单元100类似的组态。在图9中，每一晶胞单元100a～100h具有包含单一感测垫的感测垫结构。更详细地，晶胞单元100a包含经由感测通孔184a连接至感测触点170a的感测垫182a。晶胞单元100b包含经由感测通孔184b连接至感测触点170b的感测垫182b。晶胞单元100c包含经由感测通孔184c连接至感测触点170c的感测垫182c。晶胞单元100d包含经由感测通孔184d连接至感测触点170d的感测垫182d。晶胞单元100a、100b、100c及100d排列成二维阵列，使得晶胞单元100a、100b、100c及100d可以同时收集xy方向上的电子束光的电子分布。
[0119]
此外，晶胞单元100e包含经由感测通孔184e连接至感测触点170e的感测垫182e。晶胞单元100f包含经由感测通孔184f连接至感测触点170f的感测垫182f。晶胞单元100g包含经由感测通孔184g连接至感测触点170g的感测垫182g。晶胞单元100h包含经由感测通孔184h连接至感测触点170h的感测垫182h。感测垫182e位于感测垫182a正上方且覆盖感测垫182a，但感测垫182e与感测垫182a之间没有导电通孔。亦即，感测垫182e与感测垫182a电性隔离。感测垫182f位于感测垫182b正上方且覆盖感测垫182b，但感测垫182f与感测垫182b之间没有导电通孔。亦即，感测垫182f与感测垫182b电性隔离。感测垫182g位于感测垫182c正上方且覆盖感测垫182c，但感测垫182g与感测垫182c之间没有导电通孔。亦即，感测垫182g与感测垫182c电性隔离。感测垫182h位于感测垫182d正上方且覆盖感测垫182d，但感测垫182h与感测垫182d之间没有导电通孔。亦即，感测垫182h与感测垫182d电性隔离。以此组态，半导体侦测器300可以同时收集xyz方向上的电子束光的电子分布。在一些实施方式中，半导体侦测器300包含用于侦测不同x、y及/或z位置的更多晶胞单元。半导体侦测器300的晶胞单元100a～100h的其他相关结构细节与图1的半导体侦测器的晶胞单元100实质相同或相似，因此下文中不再赘述。
[0120]
图10至图17c示出了根据本揭示内容的一些实施方式的在各个阶段制造半导体侦测器的方法。除了半导体侦测器，图10至图15a、图16a及图17a示出x轴、y轴及z轴方向。图10至图15a、图16a及图17a为在制造期间处于中间阶段的半导体侦测器的一些实施方式的透视图。图15b、图16b及图17b为在制造期间处于中间阶段的半导体侦测器的一些实施方式沿第一切口(例如，切口i-i)的剖面图，该第一切口为沿着读取触点460(或感测触点470)的纵向方向。图15c、图16c及图17c为在制造期间处于中间阶段的半导体侦测器的一些实施方式沿第二切口(例如，切口ii-ii)的剖面图，该第二切口为沿着通道(即，半导体鳍420)的纵向方向。
[0121]
参看图10，提供基板410。在一些实施方式中，基板410由合适的元素半导体制成，诸如硅、金刚石或锗；合适的合金或化合物半导体，诸如iv族化合物半导体(硅锗(sige)、碳化硅(sic)、碳化硅锗(sigec)、gesn、sisn、sigesn)、iii-v族化合物半导体(例如砷化镓、砷化铟镓(ingaas)、砷化铟、磷化铟、锑化铟、砷化镓或磷化镓铟)等。此外，基板410可包含磊晶层，该磊晶层可应变以增强性能，及/或可包含绝缘体上硅(silicon-on-insulator，soi)结构。
[0122]
在基板410上形成一或多个半导体鳍420。半导体鳍420可为p型。亦即，每一半导体鳍420可包含p阱区412(参见图15c)。可使用例如图案化工艺形成半导体鳍420以形成沟槽，使得在相邻半导体鳍420之间形成沟槽。如下文更详细讨论，半导体鳍420将用于形成finfet。应理解，为了说明目的，示出了四个半导体鳍420，但其他实施方式可包含任何数量的半导体鳍。在一些实施方式中，邻近半导体鳍420形成一或多个假性半导体鳍。
[0123]
可通过对基板410执行蚀刻工艺来形成半导体鳍420。具体地，在基板410上方形成图案化硬罩幕结构。在一些实施方式中，图案化硬罩幕结构由氮化硅、氮氧化硅、碳化硅、碳氮化硅等形成。例如，图案化硬罩幕结构包含氧化物垫层及位于氧化物垫层上方的氮化物罩幕层。图案化硬罩幕结构覆盖基板410的一部分，而不覆盖基板410的另一部分。随后使用图案化硬罩幕结构作为罩幕来图案化基板410以形成沟槽402。因此，形成半导体鳍420。
[0124]
诸如浅沟槽隔离(shallow trench isolation，sti)的隔离结构430设置在沟槽
402中及基板410上方。在一些实施方式中，隔离结构430可以等效地称为隔离绝缘层。隔离结构430可由合适的介电材料制成，例如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass，fsg)、诸如掺碳氧化物的低k介电质、诸如多孔碳掺杂二氧化硅的极低k介电质、诸如聚酰亚胺的聚合物及其组合等。在一些实施方式中，隔离结构430经由诸如cvd、可流动cvd(flowable cvd，fcvd)或旋涂玻璃工艺等工艺形成，但可使用任何可接受的工艺。随后，使用例如回蚀工艺、化学机械研磨(chemical mechanical polishing，cmp)等移除在半导体鳍420的顶表面上方延伸的隔离结构430的部分。
[0125]
然后使隔离结构430凹陷以曝露半导体鳍420的上部分。在一些实施方式中，使用单次蚀刻工艺或多次蚀刻工艺使隔离结构430凹陷。在隔离结构430由氧化硅制成的一些实施方式中，蚀刻工艺可为例如干式蚀刻、化学蚀刻或湿式清洁工艺。例如，化学蚀刻可使用含氟化学品，诸如稀(dhf)。
[0126]
参看图11，在形成半导体鳍420及隔离结构430之后，至少一个假性栅极结构540形成于在基板410上方且至少部分地设置在半导体鳍420上方。在假性栅极结构540下方的半导体鳍420的部分可称为通道区c(参见图17c及图18c)，且半导体鳍420可称为通道层。假性栅极结构540亦可界定半导体鳍420的源极/漏极区s/d(参见图17c及图18c)，例如，与通道区c相邻且位于通道区c的相对两侧上的半导体鳍420的区域。
[0127]
假性栅极形成操作首先在半导体鳍420上方形成假性栅极介电层。随后，在假性栅极介电层上方形成假性栅电极层及可包含多个层(例如，氧化物层及氮化物层)的硬罩幕。然后将硬罩幕图案化为氮化物罩幕层548及氧化物罩幕层546，随后通过使用氮化物罩幕层548及氧化物罩幕层546作为蚀刻罩幕将假性栅电极层图案化为假性栅电极544。在一些实施方式中，在对假性栅电极层进行图案化之后，假性栅介电层自半导体鳍420的s/d区移除且作为假性栅介电层542。蚀刻工艺可包含湿式蚀刻、干式蚀刻及/或其组合。选择蚀刻工艺以选择性地蚀刻假性栅极介电层，而实质上不蚀刻半导体鳍420、假性栅电极层544、氧化物罩幕层546及氮化物罩幕层548。
[0128]
在一些实施方式中，轻掺杂漏极(lightly-doped-drain，ldd)源极/漏极区414及416(参见图15c)形成在半导体鳍420的源极/漏极部分中。例如，执行至少一个布植工艺，使得掺杂剂布植在半导体鳍420的源极/漏极部分中以形成ldd源极/漏极区414及416。假性栅极结构540用作离子布植的罩幕。
[0129]
在假性栅极结构540的形成(或ldd源极/漏极区414及416的形成)完成之后，在假性栅极结构540的侧壁上形成栅极间隔物550。在栅极间隔物形成操作的一些实施方式中，间隔物材料层沉积在基板410上。间隔物材料层可为保形层，该保形层随后经回蚀以形成栅极间隔物550。在一些实施方式中，间隔物材料层包含多个层，诸如第一间隔层552及形成在第一间隔层552上方的第二间隔层554(参见图15c)。第一间隔层552及第二间隔层554皆由合适的材料制成，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、sicn、碳氧化硅、siocn及/或其组合。作为实例而非限制，可通过使用诸如ald工艺、电浆增强ald(plasma enhanced ald，peald)工艺、pecvd工艺、次常压cvd(subatmospheric cvd，sacvd)工艺或其他合适工艺等工艺在假性栅极结构540上方依次沉积两种不同的介电材料来形成第一间隔层552及第二间隔层554。然后在第一间隔层552及第二间隔层554上执行各向异性蚀刻工艺以曝露假性栅极结构540未覆盖的半导体鳍420的部分(例如，在半导体鳍420的源极/漏极区中)。可通
过该各向异性蚀刻工艺移除位于假性栅极结构540正上方的第一间隔层552及第二间隔层554的部分。为简单起见，可保留假性栅极结构540的侧壁上的第一间隔层552及第二间隔层554的部分，从而形成栅极侧壁间隔物，该些栅极侧壁间隔物表示为栅极间隔物550。在一些实施方式中，第一间隔层552由具有比氮化硅低的介电常数的氧化硅形成，且第二间隔层554由对随后的蚀刻处理(例如，半导体鳍420中的蚀刻源极/漏极凹槽)比氧化硅具有更高抗蚀刻性的氮化硅形成。在一些实施方式中，栅极间隔物550可用于偏移随后形成的掺杂区，诸如源极/漏极区。栅极间隔物550可进一步用于设计或修改源极/漏极区轮廓。
[0130]
参看图12，在完成栅极间隔物550的形成后，在假性栅极结构540及栅极间隔物550未覆盖的半导体鳍420的源极/漏极区上形成源极/漏极磊晶结构450及455。在一些实施方式中，源极/漏极磊晶结构450及455的形成包含使半导体鳍420的源极/漏极区凹陷，然后在半导体鳍420的凹陷的源极/漏极区中磊晶生长半导体材料。
[0131]
可以使用适当的选择性蚀刻工艺使半导体鳍420的源极/漏极区凹陷，该蚀刻工艺会侵蚀半导体鳍420，但仅仅侵蚀假性栅极结构540的栅极间隔物550及罩幕层548。例如，可通过具有电浆源及蚀刻剂气体的干式化学蚀刻来执行使半导体鳍420凹陷。电浆源可为电感耦合电浆(inductively coupled plasma，icp)蚀刻、变压器耦合电浆(transformer coupled plasma，tcp)蚀刻、电子回旋共振(electron cyclotron resonance，ecr)蚀刻、反应离子蚀刻(reactive ion etch，rie)等，且蚀刻气体可为氟、氯、溴或其组合等，该蚀刻气体以比蚀刻假性栅极结构540的栅极间隔物550及罩幕层548更快的蚀刻速率蚀刻半导体鳍420。在一些其他实施方式中，通过湿式化学蚀刻使半导体鳍420凹陷，诸如过氧化铵混合物(ammonium peroxide mixture，apm)、nh4oh、四甲基氢氧化铵(tmah)或其组合等，该湿式化学蚀刻以比蚀刻假性栅极结构540的栅极间隔物550及罩幕层548更快的蚀刻速率蚀刻半导体鳍420。在一些其他实施方式中，可通过干式化学蚀刻及湿式化学蚀刻的组合使半导体鳍420凹陷。
[0132]
一旦在半导体鳍420的源极/漏极区中形成凹槽，源极/漏极磊晶结构450及455通过在半导体鳍420上提供一或多个磊晶材料的一或多个磊晶术或磊晶工艺形成在半导体鳍420中的源极/漏极凹槽中。在磊晶生长工艺期间，栅极间隔物550将一或多个磊晶材料限制于半导体鳍420中的源极/漏极区域。在一些实施方式中，源极/漏极磊晶结构450及455的晶格常数不同于半导体鳍420的晶格常数，使得半导体鳍420中及源极/漏极磊晶结构450及455之间的通道区可以通过源极/漏极磊晶结构450及455产生应变或应力，以提高半导体装置的载子移动率且增强装置性能。磊晶工艺包含cvd沉积技术(例如，pecvd、汽相磊晶(vapor-phase epitaxy，vpe)及/或超高真空cvd(ultra-high vacuum cvd，uhv-cvd))、分子束磊晶及/或其他合适工艺。磊晶工艺可使用与半导体鳍420的成分相互作用的气态及/或液态先质。
[0133]
在一些实施方式中，源极/漏极磊晶结构450及455包含ge、si、gaas、algaas、sige、gaasp、sip或其他合适的材料。源极/漏极磊晶结构450及455可在磊晶工艺期间通过引入掺杂物质进行原位掺杂，该些掺杂物质包含：p型掺杂剂，诸如硼或bf2；n型掺杂剂，诸如磷或砷；及/或包含其组合的其他合适的掺杂剂。若源极/漏极磊晶结构450及455未原位掺杂，则执行布植工艺(即，接合布植工艺)以掺杂源极/漏极磊晶结构450及455。在一些例示性实施方式中，n型晶体管中的源极/漏极磊晶结构450及455包含sip。
layer deposition，ald)、化学气相沉积(chemical vapor deposition，cvd)及/或其他合适的方法形成。栅极介电层442的高k介电层可包含氧化铪(hfo2)。或者，栅极介电层442可包含其他高k介电质，诸如氧化铪硅(hfsio)、氮氧化铪硅(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化镧(lao)、氧化锆(zro)、氧化钛(tio)、氧化钽(ta2o5)、氧化钇(y2o3)、氧化锶钛(srtio3、sto)、氧化钛钡(batio3、bto)、钡锆氧化物(bazro)、铪镧氧化物(hflao)、镧硅氧化物(lasio)、铝硅氧化物(alsio)、氧化铝(al2o3)、氮化硅(si3n4)、氮氧化物(sion)及其组合。
[0140]
功函数金属层444可包含功函数金属以向高k/金属栅极结构440提供合适的功函数。对于n型finfet，功函数金属层444可包含一或多个n型功函数金属(n-金属)。n型功函数金属可例示性地包含但不限于铝化钛(tial)、氮化铝钛(tialn)、碳氮化钽(tacn)、铪(hf)、锆(zr)、钛(ti)、钽(ta)、铝(al)、金属碳化物(例如，碳化铪(hfc)、碳化锆(zrc)、碳化钛(tic)、碳化铝(alc))、铝化物及/或其他合适的材料。p型功函数金属可例示性地包含但不限于氮化钛(tin)、氮化钨(wn)、钨(w)、钌(ru)、钯(pd)、铂(pt)、钴(co)、镍(ni)、导电金属氧化物及/或其他合适的材料。在一些实施方式中，填充金属446可例示性地包含但不限于钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、tac、tasin、tacn、tial、tialn或其他合适的材料。
[0141]
然后参看图15a至图15c，其中图15b为沿图15a的i-i线截取的剖面图，且图15c为沿图15a的ii-ii线截取的剖面图。执行一或多个蚀刻工艺以形成延伸穿过ild层565以曝露源极/漏极磊晶结构450、455或隔离结构430的接触开口o1、o2、o3及o4。例如，如图15b所示，接触开口o1及o3曝露出隔离结构430，而如图15c所示，接触开口o2及o4分别曝露出源极/漏极磊晶结构450及455。亦即，接触开口o1及o3的深度大于接触开口o2及o4的深度。
[0142]
然后参看图16a至图16c，其中图16b为图16a的i-i线截取的剖面图，且图16c为图16a的ii-ii线截取的剖面图。读取触点460分别形成于接触开口o1中，感测触点470分别形成于接触开口o3中，且源极/漏极触点490及495分别形成于接触开口o2及o4中。作为实例而非限制，触点的形成包含：沉积一或多个导电材料以过度填充接触开口o1、o2、o3及o4，使得导电材料与隔离结构430接触，然后执行cmp工艺移除接触开口o1、o2、o3及o4外的多余导电材料。如图16b所示，读取触点460的顶表面462、感测触点470的顶表面472及源极/漏极触点490的顶表面492实质共面。
[0143]
在一些实施方式中，在形成源极/漏极触点490及495之前，分别在源极/漏极磊晶结构450及455上方形成金属合金层492及497。金属合金层492及497可为硅化物层且分别通过自对准硅化物工艺形成在接触开口o2及o4中且位于曝露的源极/漏极磊晶结构450及455上方。硅化物工艺将源极/漏极磊晶结构450及455的表面部分转化为硅化物触点。硅化物处理包含沉积与硅(si)发生硅化反应的金属。为了在源极/漏极磊晶结构450及455上形成硅化物触点，金属材料毯覆沉积在源极/漏极磊晶结构450及455上。在将晶圆加热至金属与源极/漏极磊晶结构450及455的硅反应的温度以形成触点之后，移除未反应的金属。硅化物触点保留在源极/漏极磊晶结构450及455上方，而未反应的金属自其他区域移除。硅化物层可包含选自硅化钛、硅化钴、硅化镍、硅化铂、硅化镍铂、硅化铒、硅化钯及其组合的材料或其他合适材料。在一些实施方式中，金属合金层492及497可包含锗。
[0144]
然后参看图17a至图17c，其中图17b为沿图17a的i-i线截取的剖面图，且图17c为
沿图17a的ii-ii线截取的剖面图。在图16a的结构上形成多层互连(multilayer interconnection，mli)结构570。mli结构570可包含多个金属化层572。金属化层572的数量可根据半导体装置的设计规范而变化。为了简单起见，图17b及图17c中示出了八个金属化层572。金属化层572各自包含金属间介电(inter-metal dielectric，imd)层573及蚀刻终止层574。为了清楚起见，imd层573及蚀刻终止层574在图17b及图17c中示出，而在图17a中省略。金属化层572包含一或多个水平互连，诸如字元线wl、位元线bl、接地线gnd及分别在imd层573中水平或横向延伸的感测垫482，及垂直互连，诸如分别在imd层573中垂直延伸且穿过蚀刻终止层574的感测通孔484及导电通孔486。如上所述，感测垫482及感测通孔484形成感测垫结构480。
[0145]
字元线wl、位元线bl、接地线gnd、感测垫482、感测通孔484及导电通孔486可使用例如单镶嵌工艺、双镶嵌工艺等或其组合形成。在一些实施方式中，imd层573可包含设置在这些导电特征之间的具有例如低于约4.0或甚至2.0的k值的低k介电材料。在一些实施方式中，imd层573可由例如通过诸如旋涂、化学气相沉积(chemical vapor depositio，cvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)等任何合适的方法形成的磷硅酸盐玻璃(phosphosilicate glass，psg)、硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、氟硅酸盐玻璃(fluorosilicate glass，fsg)、sio
xcy
、旋涂玻璃、旋涂聚合物、氧化硅、氮氧化硅及其组合等制成。在一些实施方式中，蚀刻终止层574可由通过cvd或pecvd技术沉积的sin
x
、sicn、sio2、cn、alo
x
ny及其组合等形成。字元线wl、位元线bl、接地线gnd、感测垫482、感测通孔484及导电通孔486可包含金属材料，诸如铜、铝、钨及其组合等。在一些实施方式中，字元线wl、位元线bl、接地线gnd、感测垫482、感测通孔484及导电通孔486可还包含一或多个阻挡层/粘附层(未示出)，以保护相应imd层573免受金属扩散(例如，铜扩散)及金属中毒。一或多个阻挡层/粘附层可包含钛、氮化钛、钽、氮化钽等，且可使用物理气相沉积(physical vapor deposition，pvd)、cvd、ald等形成。如图17c所示，不存在互连mli结构570与栅极结构440的水平互连及/或垂直互连的通孔。
[0146]
图18a为根据一些实施方式的半导体侦测器的透视图，图18b为沿图18a的线ii截取的剖面图，且图18c为沿图18a的线ii-ii截取的剖面图。图18a至图18c及图17a至图17c中的半导体侦测器的区别涉及半导体侦测器的导电类型。例如，图17a至图17c中的半导体侦测器使用nmos组态，且图18a至图18c中的半导体侦测器使用pmos组态。具体地，在图18c中，在基板410中形成p阱412，且在p阱412中形成n阱413。源极/漏极磊晶结构450及455为p型且形成于n阱413。
[0147]
在一些实施方式中，源极/漏极磊晶结构450及455包含ge、si、gaas、algaas、sige、gaasp、sip或其他合适的材料。源极/漏极磊晶结构450及455可在磊晶工艺期间通过引入掺杂物质进行原位掺杂，该些掺杂物质包含：p型掺杂剂，诸如硼或bf2及/或包含其组合的其他合适的掺杂剂。若源极/漏极磊晶结构450及455未原位掺杂，则执行布植工艺(即，接合布植工艺)，以掺杂源极/漏极磊晶结构450及455。在一些例示性实施方式中，源极/漏极磊晶结构450及455为p型且包含gesnb及/或sigesnb。
[0148]
功函数金属层444可包含功函数金属以向高k/金属栅极结构442提供合适的功函数。对于p型finfet，功函数金属层444可包含一或多个p型功函数金属(p-金属)。p型功函数金属可例示性地包含但不限于氮化钛(tin)、氮化钨(wn)、钨(w)、钌(ru)、钯(pd)、铂(pt)、
钴(co)、镍(ni)、导电金属氧化物及/或其他合适的材料。图18a至图18c中的半导体侦测器的其他相关结构细节与图17a至图17c中的半导体侦测器相同或相似，因此，下文将不再重复这方面的描述。
[0149]
图19为用于实施本揭示内容的一或多个实施方式的电子束系统700的示意图。根据本揭示内容的一或多个实施方式，电子束微影术系统包含腔室710、电子源720、电子光学模块730、晶圆台740、泵单元750及调制器760。然而，其他组态及装置的包含或省略亦为可能的。在一些实施方式中，电子束系统700为电子束写入器或扫描电子显微镜。电子源720设置在腔室710中，且通过将导电材料加热至极高温度来提供自导电材料发射的电子(即，电子束722)，其中电子具有足够的能量来克服功函数阻障层且逸散出导电材料(热离子源)，或通过施加足够强的电场使电子穿隧阻障层场(发射源)。电子光学模块730设置在腔室710中且包含电磁孔732、静电(及/或电磁)透镜734、成形偏转器及/或晶胞选择偏转器，且提供多个高斯斑点电子束、可变形状电子束及晶胞投影电子束。腔室710包含晶圆装载及卸载单元，且在不中断系统真空的情况下提供晶圆运输。泵单元750包含一或多个泵且为电子束系统700提供高真空环境。晶圆台740设置在腔室710中且包含马达、滚柱导轨及/或工作台，且在电子束系统700中的晶圆的聚焦、整平、曝光工艺期间，向真空固定在晶圆台740上的晶圆w在x、y和z方向上提供准确的位置及运动。调制器760用以消隐、脉冲或调制电子束722。
[0150]
图20为在各种实施方式中根据本揭示内容的各态样的用于侦测电子束的光均匀性的方法m10的流程图。方法m10仅为实例，且不旨在将本揭示内容限制在发明申请专利范围中明确记载的范围之外。可以在方法m10之前、期间及之后提供附加操作，且对于工艺的附加实施方式，可替换、消除或移动所描述的一些操作。为了清楚及易于解释，已简化了附图中的一些元素。
[0151]
方法m10的各种操作结合图2至图5的剖面图来讨论。在各个视图及说明性实施方式中，相同的附图标记用于表示相同的元件。在图20的操作s12中，初始化半导体侦测器的侦测器单元。例如，侦测器单元的每一栅极结构利用编程工艺执行(图3)。亦即，电子注入侦测器单元的栅极结构中。利用编程工艺，在初始化工艺之后，侦测器单元的栅极结构中的电子可处于饱和状态。图3中描述侦测器单元的编程工艺。或者，侦测器单元的每一栅极结构利用抺除工艺执行(图4)。亦即，将电子提取出侦测器单元的栅极结构。利用抺除工艺，侦测器单元的栅极结构可在初始化(抺除)工艺之后实质上没有电子。侦测器单元的抺除工艺如图4所示。
[0152]
在图20的操作s14中，执行曝光前读取操作。例如，对将要进行曝光工艺的产品晶圆进行晶圆验收试验(wafer acceptance test，wat)。晶圆验收试验包含众多试验项目，且为ic制造工艺的一部分。晶圆验收试验用于判定产品品质。在晶圆验收试验期间，初始化半导体侦测器(例如，图1中的半导体侦测器100、图7中的半导体侦测器200或图9中的半导体侦测器300)，然后通过执行图5中描述的工艺来读取半导体侦测器的侦测器单元的栅极结构的数据。在一些实施方式中，图6中的线12为自曝光前读取操作获得的数据。
[0153]
在图20的操作s16中，对半导体侦测器执行感测操作。在一些实施方式中，半导体侦测器位于曝光设备的晶圆台(例如，图19中所示的电子束系统700的晶圆台740)上。打开电子束系统700的电子源720，且电子束722入射或撞击或照射或投射在半导体侦测器上。半导体侦测器的侦测器单元的感测垫结构感测电子束，且改变栅极结构中的电子数量。传感
操作如图2所示。
[0154]
在图20的操作s18中，执行曝光后读取操作。例如，在半导体侦测器上执行另一晶圆验收试验(wafer acceptance test，wat)。在晶圆验收试验期间，通过执行图5中描述的工艺再次读取半导体侦测器的每一侦测器单元的栅极结构的数据。在图6中，线14、16及18示出了电子束感测操作后栅极结构(在不同电子束强度下)的i-v曲线。
[0155]
在图20的操作s20中，比较曝光前读取操作及曝光后读取操作的数据以获得强度。具体地，通过比较曝光前读取操作及曝光后读取操作的i-v曲线，可以判定每一栅极的电子变化，且可获得相应的空间电子束强度。
[0156]
在图20的操作s22中，电子束系统700的电子束分布基于比较数据进行调节。具体地，在操作s20中获得半导体侦测器的电子束的空间分布。若不需要空间分布(例如不均匀)，则调谐电子束系统700的参数以形成具有更均匀空间分布的电子束。例如，参数为电子束剂量。
[0157]
在图20的操作s24中，通过使用调节的电子束来处理产品晶圆。例如，产品晶圆可设置在图19所示的电子束系统700的晶圆台740上。每一产品晶圆包含可由调节的电子束曝光的光阻剂。然后可以显影光阻剂且形成图案化的光阻剂。利用方法m10的实施方式，提高了光阻剂的图案化品质。
[0158]
基于以上讨论，可以看出本揭示内容提供了优点。然而，应理解，其他实施方式可提供附加优点，且并非所有优点均必须在本文中揭示，且所有实施方式不需要特定优点。一个优点为半导体侦测器在感测模式期间为无功的。另一优点为电子束强度的传感及记录在同一元件(亦即，浮动栅极)中，且可以省略附加记录器以节省布局面积。另外，晶胞单元中仅有一个晶体管，以实现高密度及高空间解析度。此外，半导体侦测器的制造与半导体装置(例如，cmos)工艺兼容。例如，半导体侦测器可形成在半导体晶圆上，使得半导体侦测器可反映电子束在产品晶圆上的强度分布。此外，浮栅中的数据可利用(在线)晶圆验收试验读出，且数据可及时反馈以调节电子束强度。
[0159]
根据一些实施方式，一种半导体装置包含半导体鳍、隔离结构、栅极结构、源极/漏极结构、感测触点、感测垫结构及读取触点。半导体鳍包含通道区及位于通道区相对两侧的源极/漏极区。隔离结构横向围绕半导体鳍。栅极结构位于半导体鳍的通道区上方。源极/漏极结构分别位于半导体鳍的源极/漏极区上方。感测触点位于隔离结构正上方且与栅极结构相邻。感测垫结构连接至感测触点。读取触点位于隔离结构正上方且与栅极结构相邻。
[0160]
在一些实施方式中，源极/漏极结构中的一者位于感测触点与读取触点之间。在一些实施方式中，读取触点与半导体鳍间隔开。在一些实施方式中，隔离结构接触读取触点及半导体鳍。在一些实施方式中，半导体装置还包含源极/漏极触点，连接至源极/漏极结构中的一者，且源极/漏极触点的顶表面与读取触点的顶表面实质共平面。在一些实施方式中，感测触点与半导体鳍间隔开。在一些实施方式中，隔离结构与感测触点及半导体鳍接触。在一些实施方式中，半导体装置还包含源极/漏极触点，连接至源极/漏极结构中的一者，且源极/漏极触点的顶表面与感测触点的顶表面实质共平面。在一些实施方式中，栅极结构与读取触点之间的距离小于源极/漏极结构中的一者的宽度。在一些实施方式中，半导体装置还包含字元线，连接至读取触点。
[0161]
根据一些实施方式，一种制造半导体装置的方法包含：在基板上方形成隔离结构
以在基板中界定主动区。在主动区上方形成栅极结构。源极/漏极结构形成在主动区及栅极结构的相对两侧上。层间介电(interlayer dielectric，ild)层沉积在基板上方且围绕栅极结构。在ild层中形成第一开口、第二开口及第三开口，使得第一开口曝露出主动区，而第二及第三开口曝露出隔离结构。源极/漏极触点形成于第一开口中，读取触点形成于第二开口中，且感测触点形成于第三开口中。在栅极结构及感测触点上方形成互连结构。互连结构包含连接至感测触点的感测垫。
[0162]
在一些实施方式中，在第一开口中形成源极/漏极触点、在第二开口中形成读取触点且在第三开口中形成感测触点包含在层间介电层的第一开口、第二开口及第三开口中填充多个导电材料，使得导电材料与隔离结构接触；移除层间介电层的第一开口、第二开口及第三开口之外的导电材料的多余部分，以形成源极/漏极触点、读取触点及感测触点。在一些实施方式中，在栅极结构及感测触点上方形成互连结构使得不存在互连互连结构及栅极结构的通孔。在一些实施方式中，在层间介电层中形成第一开口、第二开口及第三开口使得第一开口的深度大于第二开口的深度。在一些实施方式中，互连结构还包含连接至读取触点且与栅极结构电性隔离的字元线。
[0163]
一种半导体装置的感测方法包含：初始化半导体侦测器的栅极结构的电位。半导体侦测器包含栅极结构、隔离结构、读取触点、感测触点及感测垫。栅极结构位于半导体鳍上方。隔离结构围绕半导体鳍。读取触点位于隔离结构上且与栅极结构相邻。感测触点位于隔离结构上且与栅极结构相邻。感测垫位于感测触点上且连接至感测触点。对半导体侦测器进行曝光前读取操作。在初始化半导体侦测器的栅极结构的电位后，将电子束光投射至半导体侦测器的感测垫。对半导体侦测器进行曝光后读取操作。比较曝光前读取操作及曝光后读取操作的数据。基于曝光前读取操作及曝光后读取操作的比较数据调节电子束光的强度。
[0164]
在一些实施方式中，在将电子束光投射至半导体侦测器的感测垫期间，不向半导体侦测器施加电力。在一些实施方式中，初始化半导体侦测器的栅极结构的电位包含：向读取触点施加正电压；及将负电压施加至半导体侦测器的漏极。正电压的值大于负电压的值，且在初始化半导体侦测器的栅极结构的电位期间，栅极结构处于浮动状态。在一些实施方式中，初始化半导体侦测器的栅极结构的电位包含：向读取触点施加负电压；及将正电压施加至半导体侦测器的漏极。负电压的值大于正电压的值，且在初始化半导体侦测器的栅极结构的电位期间，栅极结构处于浮动状态。在一些实施方式中，对半导体侦测器进行曝光后读取操作包含：获取读取触点与半导体侦测器的漏极之间的电流-电压曲线。
[0165]
上文概述了数个实施方式的特征，使得熟悉此项技术者可以更好地理解本揭示内容的各态样。熟悉此项技术者应理解，熟悉此项技术者可以容易地将本揭示内容用作设计或修改其他工艺及结构的基础，以实现与本文介绍的实施方式相同的目的及/或实现相同的优点。熟悉此项技术者亦应认识到，该些等效构造不脱离本揭示内容的精神及范畴，并且在不脱离本揭示内容的精神及范畴的情况下，该些等效构造可以进行各种改变、替代及变更。

技术特征：

1.一种半导体装置，其特征在于，包含：一半导体鳍，包含一通道区及位于该通道区相对两侧的多个源极/漏极区；一隔离结构，横向围绕该半导体鳍；一栅极结构，位于该半导体鳍的该通道区上方；多个源极/漏极结构，分别位于该半导体鳍的所述多个源极/漏极区上方；一感测触点，位于该隔离结构正上方且与该栅极结构相邻；一感测垫结构，连接至该感测触点；及一读取触点，位于该隔离结构正上方且与该栅极结构相邻。2.如权利要求1所述的半导体装置，其特征在于，其中该隔离结构接触该读取触点及该半导体鳍。3.如权利要求1所述的半导体装置，其特征在于，还包含一源极/漏极触点，连接至所述多个源极/漏极结构中的一者，且该源极/漏极触点的一顶表面与该读取触点的一顶表面共平面。4.如权利要求1所述的半导体装置，其特征在于，其中该栅极结构与该读取触点之间的一距离小于所述多个源极/漏极结构中的一者的一宽度。5.一种制造半导体装置的方法，其特征在于，包含：在一基板上方形成一隔离结构以在该基板中界定一主动区；在该主动区上方形成一栅极结构；在该主动区及该栅极结构的相对两侧形成多个源极/漏极结构；在该基板上方且围绕该栅极结构沉积一层间介电层；在该层间介电层中形成一第一开口、一第二开口及一第三开口，使得该第一开口曝露出该主动区，且该第二开口及该第三开口曝露出该隔离结构；在该第一开口中形成一源极/漏极触点，在该第二开口中形成一读取触点，且在该第三开口中形成一感测触点；及在该栅极结构及该感测触点上方形成一互连结构，其中该互连结构包含连接至该感测触点的一感测垫。6.如权利要求5所述的方法，其特征在于，其中在该第一开口中形成该源极/漏极触点、在该第二开口中形成该读取触点且在该第三开口中形成该感测触点包含：在该层间介电层的该第一开口、该第二开口及该第三开口中填充多个导电材料，使得所述多个导电材料与该隔离结构接触；及移除该层间介电层的该第一开口、该第二开口及该第三开口之外的所述多个导电材料的多个多余部分，以形成该源极/漏极触点、该读取触点及该感测触点。7.如权利要求5所述的方法，其特征在于，其中在该栅极结构及该感测触点上方形成该互连结构使得不存在互连该互连结构及该栅极结构的通孔。8.一种半导体装置的感测方法，其特征在于，包含：初始化一半导体侦测器的一栅极结构的一电位，其中该半导体侦测器包含：该栅极结构，位于一半导体鳍上方；一隔离结构，围绕该半导体鳍；一读取触点，位于该隔离结构上且与该栅极结构相邻；
一感测触点，位于该隔离结构上且与该栅极结构相邻；及一感测垫，位于该感测触点上方且连接至该感测触点；对该半导体侦测器进行一曝光前读取操作；在初始化该半导体侦测器的该栅极结构的该电位后，将一电子束光投射至该半导体侦测器的该感测垫；对该半导体侦测器进行一曝光后读取操作；比较该曝光前读取操作及该曝光后读取操作的数据；及基于该曝光前读取操作及该曝光后读取操作的该比较数据调节该电子束光的一强度。9.如权利要求8所述的感测方法，其特征在于，其中在将该电子束光投射至该半导体侦测器的该感测垫期间，不向该半导体侦测器施加电力。10.如权利要求8所述的感测方法，其特征在于，其中对该半导体侦测器进行该曝光后读取操作包含：获取该读取触点与该半导体侦测器的一漏极之间的一电流-电压曲线。

技术总结

一种半导体装置、其制造方法与使用其的感测方法，半导体装置包含半导体鳍、隔离结构、栅极结构、源极/漏极结构、感测触点、感测垫结构及读取触点。半导体鳍包含通道区及位于通道区相对两侧的源极/漏极区。隔离结构横向围绕半导体鳍。栅极结构位于半导体鳍的通道区上方。源极/漏极结构分别位于半导体鳍的源极/漏极区上方。感测触点位于隔离结构正上方且与栅极结构相邻。感测垫结构连接至感测触点。读取触点位于隔离结构正上方且与栅极结构相邻。点位于隔离结构正上方且与栅极结构相邻。点位于隔离结构正上方且与栅极结构相邻。