预充电定时控制的制作方法

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1.本技术案涉及一种预充电定时控制。

背景技术：

2.高数据可靠性、高存储器存取速度、减小的芯片大小和较低功率消耗是半导体存储器所需要的特征。
3.在存储器中，可通过数据线将信息写入到存储器的个别存储单元或从存储器的个别存储单元读取信息。举例来说，存储器可为易失存储器，例如动态随机存取存储器(dram)、静态ram(sram)、快闪存储器等等。
4.数据线可将高压区或低电压传输到存储单元/从存储单元传输高压区或低电压，以便读取或写入数据。举例来说，高压区可对应于数字数据的“1”，且低电压可对应于数字数据的“0”。为了减少将数据线设置为用于存储器存取操作的高压区或低电压的时间，在数据传输到存储单元/从存储单元传输期间，数据线可在存储器上电时预充电。在存储器的初始化期间同时对数据线进行的预充电操作可导致存储器内的极端量的峰值电流。此类极端量的峰值电流可对耦合到存储器的存储器或外部装置造成不合需要的影响。

技术实现要素：

5.在一方面中，本技术案提供一种设备，其包含：第一存储器通道，包含：第一存储器接口；第一存储库，包括第一数据线；以及第二存储库，包括第二数据线；第二存储器通道，包含：独立于第一存储器接口的第二存储器接口；第三存储库，包括第三数据线；以及第四存储库，包括第四数据线；以及预充电定时电路，配置成提供第一预充电激活信号、第二预充电激活信号、第三预充电激活信号和第四预充电激活信号，第一预充电激活信号配置成激活第一数据线的预充电，第二预充电激活信号配置成激活第二数据线的预充电，第三预充电激活信号配置成激活第三数据线的预充电，且第四预充电激活信号配置成激活第四数据线的预充电，其中预充电定时电路在彼此不同的时间处提供第一预充电激活信号和第二预充电激活信号，且在彼此不同的时间处提供第三预充电激活信号和第四预充电激活信号。
6.在另一方面中，本技术案一种设备，其包含：第一存储单元阵列，包括第一存储库和第二存储库；第二存储单元阵列，包括第三存储库和第四存储库；第一数据线、第二数据线、第三数据线和第四数据线，分别包括在第一存储库、第二存储库、第三存储库和第四存储库中；第一预充电电路、第二预充电电路、第三预充电电路和第四预充电电路，配置成分别预充电第一数据线、第二数据线、第三数据线和第四数据线；以及预充电定时电路，配置成分别将第一预充电激活信号、第二预充电激活信号、第三预充电激活信号和第四预充电激活信号提供到第一预充电电路、第二预充电电路、第三预充电电路和第四预充电电路，其中预充电定时电路配置成至少部分地响应于第一预充电激活信号而提供第二预充电激活信号，且其中预充电定时电路配置成至少部分地响应于第三预充电激活信号而提供第四预
充电激活信号。
7.在又一方面中，本技术案进一步提供一种设备，其包含：第一裸片，包括第一存储库组和第二存储库组；第二裸片，包括第三存储库组；第一数据线、第二数据线和第三数据线，分别包括在第一存储库组、第二存储库组和第三存储库组中；以及位于第一裸片上的第一电路，第一电路配置成接收第一加电信号，且进一步被配置成至少部分地响应于第一加电信号而提供第一预充电激活信号和第二预充电激活信号，第一预充电激活信号配置成激活第一数据线的预充电，且第二预充电激活信号配置成激活第二数据线的预充电，其中第二预充电激活信号具有第一延迟的第一预充电激活信号；位于第二裸片上的第二电路，第二电路配置成提供第三预充电激活信号，第三预充电激活信号配置成激活第三数据线的预充电；以及通孔，配置成从第一电路接收第二预充电激活信号，且进一步配置成将具有第二延迟的第二预充电激活信号提供到第二电路，其中第二电路配置成从通孔接收具有第二延迟的第二预充电激活信号，且进一步被配置成至少部分地响应于具有第二延迟的第二激活信号而提供第三预充电激活信号。
附图说明
8.图1为根据本公开的实施例的半导体装置的框图。
9.图2为根据本公开的实施例的半导体装置的布局图。
10.图3为根据本公开的实施例的半导体装置的布局图。
11.图4为根据本公开的实施例的包括多个裸片的半导体装置的示意图。
12.图5为根据本公开的实施例的包括多个裸片的半导体装置的布局图。
具体实施方式
13.下文将参考附图详细地解释本公开的各种实施例。以下详细描述参考借助于说明展示其中可实践本公开的实施例的特定方面和细节的附图。详细描述包括使本领域的技术人员能够实践本公开的实施例的足够细节。在不脱离本公开的范围的情况下，可利用其它实施例，且可进行结构、逻辑和电性改变。本文中所公开的各种实施例不一定相互排斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新的实施例。
14.信息可作为电容性元件上的电荷存储在存储器的个别存储单元上。电荷的量值(例如，电荷值)可指示所存储的信息。在一些实施例中，可通过测量跨存储单元的电压和/或检测来自存储单元的电流来确定电荷的量值且因此确定存储单元上的信息。高压区或电流可与较高量值电荷相关联，而低电压或电流可与较低量值电荷相关联。高电压(例如，3v、5v)可与高逻辑状态和/或“1”相关联，而较低电压(例如，0v)可与低逻辑状态和/或“0”相关联。为了将“1”写入到存储单元，可将存储线(例如，数据线)充电到高电压，以便将存储单元充电到适当的电平。为了将“0”写入到存储单元，可将存储线充电到较低电压。尽管本文中所描述的实例使低电压与低逻辑状态和“0”相关联，且将高电压与高逻辑状态和“1”相关联，但应理解在不脱离本公开的原理的情况下这些关联可为不同的。
15.在一些存储器应用中，可需要在存储器装置中的存储器阵列和/或存储器阵列的部分之间共享一或多个元件。举例来说，可需要共享错误校正电路、库逻辑、放大器和/或输入/输出线。共享一或多个元件可减小芯片大小和/或减少存储器装置所需的元件的数目。
然而，在一些情况下，共享一或多个元件可增加一或多个共享元件所经历的阻抗。在一些存储器操作期间，增加的阻抗可增加一或多个存储线的上升时间。也就是说，与较低电压(例如，0v)相比，其可增加线路充电到较高电压(例如，3v、5v)所花费的时间。举例来说，在较高电荷值(例如，写入“1”)待写入到存储单元的写入操作期间，耦合到存储单元的存储线(例如，数据线)必须充电到较高电压。当存储线较长(例如，在存储器阵列或存储器阵列的部分之间共享)时，将存储线充电到较高电压可花费较长时间。此可使写入与较高电荷值(例如，“1”)相对应的信息(例如，数据)比写入与较低电荷值(例如，“0”)相对应的信息花费更长的时间。
16.为了减小在较高电荷值与较低电荷值之间写入的时间差，可包括在写入信息之前将存储线预充电到适当电压的一或多个预充电电路。可在不同定时处激活一或多个预充电电路以减小峰值电流。
17.图1为根据本公开的一个实施例的半导体装置1的框图。举例来说，半导体装置1可为集成到单个半导体芯片中的dram。半导体装置1可安装在外部衬底2上，例如存储器模块衬底、母板等上。如图1所展示，半导体装置1可包括存储器10和存储器10'。存储器10可配置成通过存储器通道(ch_a)存取，且存储器10'可配置成通过存储器通道(ch_b)存取。存储器通道(ch_a)和存储器通道(ch_b)彼此独立。存储器10和存储器10'可包括类似电路系统。因此，为了简洁起见省略存储器10'的详细描述中的一些。在一些实施例中，半导体装置1可为包括存储器10和10'的芯片。
18.存储器10包括存储单元阵列11。存储单元阵列11包括存储器通道(ch_a)的多个存储库。存储器10'包括存储单元阵列11'。存储单元阵列11'包括存储器通道(ch_b)的多个存储库。每一存储库包括多个字线wl、多个位线bl，和布置在多个字线wl与多个位线bl的相交点处的多个存储单元mc。通过行解码器12执行字线wl的选择，且通过列解码器13执行位线bl的选择。在图1的实施例中，行解码器12包括用于存储器通道(ch_a)的每一存储库的相应行解码器，且列解码器13包括用于每一存储库的相应列解码器。感测放大器18耦合到对应的位线bl且连接到本地i/o线对liot/b。从位线bl读取的数据通过感测放大器18放大，且经由存储器通道(ch_a)的互补本地数据线(liot/b)提供到子放大器转移栅极19。子放大器转移栅极19可充当开关以在存储器通道(ch_a)的适当liot/b与适当共享互补主数据线(miot/b)之间形成导电路径。存储器通道(ch_a)的读取数据可经由由子放大器转移栅极19提供的导电路径穿过本地数据线liot/b到主数据线miot/b到存储器通道(ch_a)的读取/写入放大器15，所述读取/写入放大器15将数据提供到存储器通道(ch_a)的输入/输出(io)电路17。从io电路17接收到的存储器通道(ch_a)的写入数据提供到读取/写入放大器15且经由主数据线miot/b、子放大器转移栅极19和互补本地数据线liot/b提供到感测放大器18，且写入耦合到位线bl的存储单元mc中。存储器通道(ch_a)的主数据线对miot/b可在存储器10加电之后预充电。类似地，存储器通道(ch_b)的读取数据可经由由子放大器转移栅极19'提供的导电路径穿过本地数据线liot/b到主数据线miot/b到存储器通道(ch_b)的读取/写入放大器15'，所述读取/写入放大器15'将数据提供到存储器通道(ch_b)的输入/输出(io)电路17'。从io电路17'接收到的存储器通道(ch_b)的写入数据提供到读取/写入放大器15'且经由主数据线miot/b、子放大器转移栅极19'和互补本地数据线liot/b提供到感测放大器18'，且写入耦合到位线bl的存储单元mc中。存储器通道(ch_b)的主数据线对miot/b可在
存储器10'加电之后预充电。
19.转向对包括于存储器10中的多个外部端子的解释，所述多个外部端子包括命令/地址端子21、时钟端子23、数据端子24和电源端子25和26。输入信号块41可包括命令/地址端子21。在一些实例中，命令/地址端子21和耦合到命令/地址端子21的信号线可包括配置成接收命令信号的第一组端子和信号线和配置成接收地址信号的单独的第二组端子和信号线。在其它实例中，端子21和与命令/地址端子21相关联的信号线可包括配置成接收命令信号和地址信号两者的共同端子和信号线。输入信号块41可包括含有输入缓冲器的时钟端子23。根据一个实施例，数据接口块42包括稍后将描述的数据端子24。数据端子24可耦合到输出缓冲器以用于存储器的读取操作。替代地，数据端子24可耦合到输入缓冲器以用于存储器的读取/写入存取。图1展示动态随机存取存储器(dram)的实例，然而，具有用于信号输入/输出的外部端子的任何装置可包括为本公开的实施例的外部端子。
20.通过存储器通道(ch_a)存取的存储器10包括存储器接口。举例来说，存储器接口可包括地址/命令输入电路31。通过存储器通道(ch_b)存取的存储器10'包括独立于存储器通道(ch_a)的存储器接口的另一存储器接口。举例来说，另一存储器接口可包括地址/命令输入电路31'。地址/命令输入电路31和31'包括类似电路系统。因此，为了简洁起见省略对地址/命令输入电路31'的详细描述。地址/命令输入电路31可从命令/地址端子21接收地址信号add和库地址信号badd，且将地址信号add和库地址信号badd传输到地址解码器32。地址解码器32可对地址信号add进行解码且将经解码行地址信号xadd提供到行解码器12，且将经解码列地址信号yadd提供到列解码器13。地址解码器32还可接收库地址信号badd及将库地址信号badd提供到行解码器12和列解码器13。
21.地址/命令输入电路31可在命令/地址端子21处从外部，例如存储器控制器接收命令信号。地址/命令输入电路21可将命令信号提供到命令解码器34。命令解码器34可对命令信号进行解码且产生各种内部命令信号。内部命令信号可用于控制存储器10的各种电路的操作和定时。举例来说，内部命令信号可包括行命令信号，例如用于选择字线和列命令信号的激活命令，例如用于选择位线的读取命令或写入命令。
22.因此，当用行地址发布激活命令且及时地向列地址供应读取命令时，从由这些行地址和列地址指定的存储单元阵列11中的存储单元mc读取读取数据。读取数据dq经由读取/写入放大器15和io电路17从数据端子24外部输出。类似地，当发布写入命令且及时向行地址和列地址供应此命令，且接着将写入数据dq供应到数据端子24时，将写入数据dq经由输入/输出电路17和读取/写入放大器15供应到存储单元阵列11且写入在由行地址和列地址指定的存储单元mc中。
23.时钟端子23分别供应有外部时钟信号ck_t和ck_c。这些外部时钟信号ck_t和ck_c彼此互补且供应到时钟输入电路35。时钟输入电路35接收外部时钟信号ck_t和ck_c且产生内部时钟信号iclk。将内部时钟信号iclk供应到内部时钟发生器36且因此基于接收到的内部时钟信号iclk和来自命令输入电路33的时钟启用信号cke产生相位控制内部时钟信号iclk。尽管不限于此，但dll电路可用作内部时钟发生器36。相位控制内部时钟信号lclk供应到输入/输出电路17且用作用于确定读取数据dq的输出定时的定时信号。内部时钟信号iclk还供应到定时产生器37，且因此可产生各种内部时钟信号。
24.电源端子25供应有电源电势vdd1、vdd2和vss。这些电源电势vdd1、vdd2和vss被供
应到内部电源电路39。内部电源电路39产生各种内部电势vpp、vod、vary、vperi等。内部电势vpp主要在行解码器12中使用，内部电势vod和vary主要在包括在存储单元阵列11中的感测放大器18中使用，且内部电势vperi在许多其它许多电路块中使用。在电源检测之后，内部电源电路39可提供电源电势(例如，vdd2)和触发主数据线对miot/b的预充电操作的加电信号。在一些实施例中，内部电源电路39可将电源电势(例如，vdd2)提供到读取/写入放大器15。
25.电源端子26供应有电源电势vddq和vssq。将这些电源电势vddq和vssq供应到输入/输出电路17。电源电势vddq和vssq可为分别与供应到电源端子25的电源电势vdd1和vss相同的电势。然而，电源电势vddq和vssq可用于输入/输出电路17，使得由输入/输出电路17产生的电源噪声不传播到其它电路块。
26.图2为根据本公开的实施例的半导体装置200的一部分的布局图。图2可为包括电路和阵列区域的半导体装置200的布局的平面图。半导体装置200可为本公开的一些实施例中的图1的半导体装置1。半导体装置200可为本公开的一些实施例中的存储器裸片，例如dram裸片。
27.半导体装置200可包括多个存储库。在图2中展示的实例中，半导体装置200包括十六个存储库201至216。每一库可由对应主数据线mio存取。在半导体装置200可为图1的半导体装置1的一些实施例中，存储库201至204和209至212包括在存储单元阵列11中，且可由存储器10中的存储器通道(ch_a)的主数据线对miot/b存取。存储库205至208和213至216包括在存储单元阵列11'中，且可由存储器10'中的存储器通道(ch_b)的主数据线对miot/b存取。存储库201至216的每一库可包括一或多个部分。在图2中，例如，存储库201可包括部分201a和201b。每一库的一或多个部分可共享一或多个电路。举例来说，一或多个部分可共享主放大器(dsa)和库逻辑。在图2中，例如，存储库201的部分201a和201b可共享主放大器(dsa)261和库逻辑281。此外，错误校正电路系统(ecc)可由多个存储库共享。举例来说，在图2中展示的实例中，一个ecc可由存储库201至204和209至212共享。另一ecc可由存储库205至208和213至216共享。在一些实施例中，每一存储库的每一主放大器dsa可耦合到对应主数据线mio。每一存储库的主数据线mio可从每一主放大器dsa延伸到每一存储库的子放大器转移栅极。在一些实施例中，子放大器转移栅极可为图1的子放大器转移栅极19或19'。在一些实施例中，主放大器dsa可包括用于存储器的一或多个区段和/或存储器阵列的部分的读取和/或写入放大器。在一些实施例中，主放大器(dsa)中的读取和/或写入放大器可包括在图1中的读取和写入放大器15中。在一些实施例中，主放大器dsa中的读取和/或写入放大器可包括在图1中的读取和写入放大器15'中。在图2中展示的实例中，存储库201至216的每一库的一或多个部分可共享包括在对应共享主放大器dsa中的读取和/或写入放大器。
28.在图2中，存储库201至216中的每一个的部分可共享对应预充电电路241至256。举例来说，存储库201的部分201a和201b可共享预充电电路241。在一些实施例中，用于对应存储库201至204和209至212的预充电电路241至244和249至252可安置在存储器10中。在一些实施例中，预充电电路241至244和249至252可安置在存储单元阵列11中。在一些实施例中，存储器10内的预充电电路241至244和249至252可安置在存储单元阵列11外部。在一些实施例中，用于对应存储库205至208和213至216的预充电电路245至248和253至256可安置在存储器10'中。在一些实施例中，预充电电路245至248和253至256可安置在存储单元阵列11'
中。在一些实施例中，存储器10'内的预充电电路245至248和253至256可安置在存储单元阵列11'外部。预充电电路241至256可各自耦合到对应存储库201至216的数据线mio，且在激活时将相应数据线mio预充电到预充电电压。
29.半导体装置200可进一步包括预充电定时电路220a和220b。在一些实施例中，预充电定时电路220a可安置在图1中的电源电路39与读取和写入放大器15之间。在一些实施例中，预充电定时电路220a可包括在图1中的读取和写入放大器15中。在一些实施例中，预充电定时电路220a可安置在图1中的读取和写入放大器15与存储单元阵列11之间。在一些实施例中，预充电定时电路220a的部分可包括在存储库201至204和209至212的主放大器dsa中。在一些实施例中，预充电定时电路220a可安置在存储库201至204和209至212的库逻辑之间。
30.预充电定时电路220a可将预充电激活信号提供到用于对应存储库201至204和209至212的预充电电路241至244和249至252。在一些实施例中，预充电激活信号可为具有不同相应延迟的加电信号。预充电激活信号可用于对存储库201至204和209至212的主数据线mio执行具有不同定时的预充电操作。在一些实施例中，电压加电电路240a可包括在电源电路39中。在一些实施例中，预充电电路241至244和249至252可从电源电路接收电源电势(例如，vdd2)，所述电源电路例如图1中所展示的电源电路39或39'。电压加电电路240a可检测电源电路39是否开始接收电源电势(例如，vdd1和vdd2)。响应于检测，电压加电电路240a可提供处于激活状态的加电信号(例如，正激活加电信号)。举例来说，处于激活状态的加电信号可处于逻辑高电平。在一些实施例中，预充电定时电路220a可从电压加电电路240a接收通过存储器通道(ch_a)存取的用于存储库201至204和209至212的加电信号。
31.预充电定时电路220a可包括串联耦合的延迟电路221至223。在一些实施例中，延迟电路221至223中的每一个可具有延迟δ1。预充电定时电路220a还可包括延迟电路231至234。延迟电路231至233可分别耦合到延迟电路221至223的输入节点。延迟电路234可耦合到延迟电路223的输出节点。在一些实施例中，延迟电路231至234中的每一个可具有延迟δ2。延迟δ1可长于延迟δ2。
32.在图2的实例中，预充电定时电路220a可将从电压加电电路240a接收到的加电信号作为预充电激活信号提供到预充电电路241。预充电电路241可响应于预充电激活信号而开始对存储库201的主数据线mio的预充电操作。预充电定时电路220a还可将从电压加电电路240a接收到的加电信号提供到延迟电路221和231。延迟电路231可将延迟了延迟δ2的加电信号作为另一预充电激活信号提供到预充电电路249。预充电电路249可响应于预充电激活信号而开始对存储库209的主数据线mio的预充电操作，所述预充电激活信号为延迟了延迟δ2的加电信号。因此，对存储库209的主数据线mio的预充电操作可发生在对存储库201的主数据线mio的预充电操作发生之后。
33.延迟电路221可将延迟了延迟δ1的加电信号作为另一预充电激活信号提供到预充电电路242。预充电电路242可响应于延迟了延迟δ1的加电信号而开始对存储库202的主数据线mio的预充电操作。因为延迟δ1长于延迟δ2，所以对存储库202的主数据线mio的预充电操作可发生在对存储库209的主数据线mio的预充电操作发生之后。延迟电路232可将具有进一步延迟了延迟δ2的延迟δ1的加电信号提供到预充电电路250。预充电电路250可响应于延迟了延迟δ1+δ2的加电信号而开始对存储库210的主数据线mio的预充电操作。
因此，对存储库210的主数据线mio的预充电操作可发生在对存储库202的主数据线mio的预充电操作发生之后。
34.延迟电路222可将来自延迟电路222的进一步延迟了延迟δ1的延迟加电信号提供到预充电电路243，以及延迟电路223和233。预充电电路243以及延迟电路223和233可从延迟电路222接收延迟了延迟2
×
δ1(δ1乘以2)的加电信号。预充电电路243可响应于延迟了延迟2
×
δ1的加电信号而开始对存储库203的主数据线mio的预充电操作。因为延迟2
×
δ1长于延迟δ1+δ2，所以对存储库203的主数据线mio的预充电操作可发生在对存储库210的主数据线mio的预充电操作发生之后。延迟电路233可将具有进一步延迟了延迟δ2的延迟2
×
δ1的加电信号提供到预充电电路251。预充电电路251可响应于延迟了延迟(2
×
δ1)+δ2的加电信号而开始对存储库211的主数据线mio的预充电操作。因此，对存储库211的主数据线mio的预充电操作可发生在对存储库203的主数据线mio的预充电操作发生之后。
35.延迟电路223可将来自延迟电路222的进一步延迟了延迟δ1的延迟加电信号提供到预充电电路244和延迟电路234。预充电电路244和延迟电路234可从延迟电路223接收延迟了延迟3
×
δ1(δ1乘以3)的加电信号。预充电电路244可响应于延迟了延迟3
×
δ1的加电信号而开始对存储库204的主数据线mio的预充电操作。因为延迟3
×
δ1长于延迟(2
×
δ1)+δ2，所以对存储库204的主数据线mio的预充电操作可发生在对存储库211的主数据线mio的预充电操作发生之后。延迟电路234可将具有进一步延迟了延迟δ2的延迟3
×
δ1的加电信号提供到预充电电路252。预充电电路252可响应于延迟了延迟(3
×
δ1)+δ2的加电信号而开始对存储库212的主数据线mio的预充电操作。因此，对存储库212的主数据线mio的预充电操作可发生在对存储库204的主数据线mio的预充电操作发生之后。由于预充电定时电路220a可将延迟了不同延迟的加电信号(例如，在不同定时处激活加电信号)提供到预充电电路241至244和249至252，因此对存储库201至204和209至212的主数据线mio的预充电操作可由预充电电路241至244和249至252在不同定时处执行。
36.在一些实施例中，预充电定时电路220b可安置在图1中的电源电路39'与读取和写入放大器15'之间。在一些实施例中，预充电定时电路220b可包括在图1中的读取和写入放大器15'处。在一些实施例中，预充电定时电路220b可安置在图1中的读取和写入放大器15'与存储单元阵列11'之间。在一些实施例中，预充电定时电路220b的部分可包括在存储库205至208和213至216的主放大器dsa中。在一些实施例中，预充电定时电路220b可安置在存储库205至208和213至216的库逻辑之间。
37.预充电定时电路220b可针对对应存储体205至208和213至216激活向预充电电路245至248和253至256提供预充电激活信号。在一些实施例中，预充电激活信号可为具有不同相应延迟的加电信号。预充电激活信号可用于对耦合到存储库205至208和213至216的主数据线mio执行具有不同定时的预充电操作。电压加电电路240b可包括在电源电路39'中。在一些实施例中，预充电电路245至248和253至256可从电源电路接收电源电势(例如，vdd2)，所述电源电路例如图1中所展示的电源电路39或39'。电压加电电路240b可检测电源电路39'是否开始接收电源电势(例如，vdd1和vdd2)。响应于检测，电压加电电路240b可提供处于激活状态的加电信号。在一些实施例中，预充电定时电路220b可从电压加电电路240b接收通过存储器通道(ch_b)存取的用于存储库205至208和213至216的加电信号。
38.预充电定时电路220a和220b包括类似电路系统。因此，为了简洁起见省略预充电
定时电路220b的详细描述。预充电定时电路可将加电信号作为预充电定时提供到预充电电路248。预充电定时电路220b可分别将具有延迟δ1、2
×
δ1、3
×
δ1的加电信号作为预充电激活信号提供到预充电电路247、246和245。预充电定时电路220b可分别将具有延迟δ2、δ1+δ2、(2
×
δ1)+δ2、(3
×
δ1)+δ2的加电信号作为预充电激活信号提供到预充电电路256、255、254和253。由于预充电定时电路220b可将接收到的延迟了不同延迟的加电信号(例如，在不同定时处激活加电信号)提供到预充电电路245至248和253至256，因此对存储库205至208和213至216的主数据线mio的预充电操作可由预充电电路245至248和253至256在不同定时处执行。在一些实施例中，图1中的电源电路39和39'可同时开始接收电源电势(例如，vdd1和vdd2)。预充电电路241至244和249至252中的一个和预充电电路245至248和253至256中的一个可同时执行预充电操作。
39.图3为根据本公开的实施例的半导体装置300的一部分的布局图。图3可为包括电路和阵列区域的半导体装置300的布局的平面图。半导体装置300可为本公开的一些实施例中的图1的半导体装置1。半导体装置300可为存储器裸片，例如dram裸片。
40.半导体装置300可包括多个存储库。在图3中展示的实例中，半导体装置300包括十六个存储库301至316。每一库可由对应主数据线mio存取。在一些实施例中，包括在存储单元阵列11中的存储库301至304及309至312可由图1中的半导体装置1的存储器10中的存储器通道(ch_a)的主数据线对miot/b存取。存储单元阵列11'中的存储库305至308和213至216可由存储器10'中的存储器通道(ch_b)的主数据线对miot/b存取。存储库201至216的每一库可包括一或多个部分。在图3中，例如，存储库301可包括部分301a和301b。每一库的一或多个部分可共享一或多个存储器元件。举例来说，一或多个部分可共享主放大器(dsa)和库逻辑。在图3中，例如，存储库301的部分301a和301b可共享主放大器(dsa)361和库逻辑381。此外，错误校正电路系统(ecc)可由多个存储库共享。举例来说，在图3中展示的实例中，一个ecc可由存储库301至304和309至312共享。另一ecc可由存储库305至308和313至316共享。在一些实施例中，每一存储库的每一主放大器dsa可耦合到对应主数据线mio。每一存储库的主数据线mio可从每一主放大器dsa延伸到每一存储库的子放大器转移栅极。在一些实施例中，子放大器转移栅极可为图1的子放大器转移栅极19或19'。在一些实施例中，主放大器dsa可包括用于存储器的一或多个区段和/或存储器阵列的部分的读取和/或写入放大器。在一些实施例中，主放大器dsa中的读取和/或写入放大器可包括在图1中的读取和写入放大器15中。在一些实施例中，主放大器dsa中的读取和/或写入放大器可包括在图1中的读取和写入放大器15'中。在图3中展示的实例中，存储库301至316的每一库的一或多个部分可共享包括在对应共享主放大器dsa中的读取和/或写入放大器。
41.在图3中，存储库301至316中的每一个的一或多个部分可共享对应预充电电路341至356。举例来说，存储库301的一或多个部分301a和301b可共享预充电电路241。
42.在一些实施例中，用于对应存储库301至304和309至312的预充电电路341至344和349至352可安置在存储器10中。在一些实施例中，预充电电路341至344和349至352可安置在存储单元阵列11中。在一些实施例中，存储器10内的预充电电路341至344和349至352可安置在存储单元阵列11外部。在一些实施例中，用于对应存储库305至308和313至316的预充电电路345至348和353至356可安置在存储器10'中。在一些实施例中，预充电电路345至348和353至356可安置在存储单元阵列11'中。
43.在一些实施例中，存储器10'内的预充电电路345至348和353至356可安置在存储单元阵列11'外部。预充电电路341至356可各自耦合到对应存储库301至316的数据线mio，且在激活时将相应数据线mio预充电到预充电电压。
44.半导体装置300可进一步包括预充电定时电路320。在一些实施例中，预充电定时电路320可安置在接近图1的电源电路39和39'的区域中。举例来说，区域可包括图1中的电源电路39与读取和写入放大器15之间的区域和电源电路39'与读取和写入放大器15'之间的区域。在一些实施例中，预充电定时电路320可包括在图1中的读取和写入放大器15和15'中。在一些实施例中，预充电定时电路320可安置在接近图1的存储单元阵列11和11'的区域中。区域可包括图1中的读取和写入放大器15与存储单元阵列11之间的区域和读取和写入放大器15'与存储单元阵列11'之间的区域。在一些实施例中，预充电定时电路320的部分可包括在用于存储库301至316的主放大器dsa中。在一些实施例中，预充电定时电路320可安置在存储库301至316的库逻辑之间。
45.预充电定时电路320可将预充电激活信号提供到用于对应存储库301至316的预充电电路341至356。在一些实施例中，预充电激活信号可为具有不同相应延迟的加电信号。预充电激活信号可用于对存储库301至316的主数据线mio执行具有不同定时的预充电操作。在一些实施例中，用于存储器通道(ch_a)的电压加电电路340a可包括在电源电路39中。电压加电电路340a可检测电源电路39是否开始接收电源电势(例如，vdd1和vdd2)。响应于检测，电压加电电路340a可提供处于激活状态的加电信号。在一些实施例中，预充电定时电路320可从电压加电电路340a接收通过存储器通道(ch_a)存取的用于存储库301至304和309至312的加电信号。预充电定时电路320可包括串联耦合的延迟电路321至324。在一些实施例中，延迟电路321至324中的每一个可具有延迟δ1。预充电定时电路320可包括延迟电路331至334。延迟电路331至334分别耦合到延迟电路321至324的输入节点。在一些实施例中，延迟电路331至334中的每一个可具有延迟δ2。延迟δ1可长于延迟δ2。在图3的实例中，预充电定时电路320可将来自电压加电电路340a的加电信号作为预充电激活信号提供到预充电电路341。预充电定时电路320可分别将具有延迟δ1、2
×
δ1、3
×
δ1的加电信号作为预充电激活信号从延迟电路321至323提供到预充电电路342、343和344。预充电定时电路320可分别将具有延迟δ2、δ1+δ2、(2
×
δ1)+δ2、(3
×
δ1)+δ2的加电信号作为预充电激活信号提供到预充电电路349、350、351和352。
46.在一些实施例中，用于存储器通道(ch_b)的电压加电电路340b可包括在电源电路39'中。电压加电电路340b可检测电源电路39'是否开始接收电源电势(例如，vdd1和vdd2)。响应于检测，电压加电电路340b可提供处于激活状态的加电信号。在一些实施例中，预充电定时电路320可从电压加电电路340b接收通过存储器通道(ch_b)存取的用于存储库305至308和313至316的加电信号。预充电定时电路320可包括时间调节电路360。时间调节电路360控制激活通过存储器通道(ch_b)存取的用于存储库305至308和313至316的预充电电路345至348和353至356的定时在通过存储器通道(ch_a)存取的用于存储库301至304和309至312的预充电电路341至344和349至352的大多数(如果不是全部)的激活之后开始。因此，对通过存储器通道(ch_b)存取的存储库305至308及313至316的主数据线mio的预充电操作可在对通过存储器通道(ch_a)存取的存储库301至304及309至312的主数据线mio的预充电操作的大多数之后执行。
47.时间调节电路360可从具有一些延迟(例如，归因于阻止信号衰减的缓冲器的延迟等)的电压加电电路340b接收加电信号。时间调节电路360还可从具有来自延迟电路324的延迟的电压加电电路340a接收加电信号。在一些实施例中，延迟可为串联耦合的延迟电路321至324的延迟的总和。时间调节电路360可响应于来自电压加电电路340a的处于激活状态的加电信号作为预充电激活信号而提供来自电压加电电路340b的处于激活状态的加电信号。在一些实施例中，图1中的电源电路39和39'可同时开始接收电源电势(例如，vdd1和vdd2)。在这类实施例中，预充电激活信号可为来自具有延迟4
×
δ1的电压加电电路340a的加电信号。在一些实施例中，时间调节电路360可包括反相与门(与非)逻辑电路，所述反相与门(与非)逻辑电路接收来自具有延迟4
×
δ1的电压加电电路340a的加电信号和来自具有一些延迟的电压加电电路340b的加电信号。时间调节电路360还可包括反相器，所述反相器提供与非逻辑电路的反相输出信号作为预充电激活信号。时间调节电路360的电路系统可不受限于逻辑电路的组合。可充当时间调节电路360的电路的任何变化可包括在预充电定时电路320中。
48.预充电定时电路320可包括串联耦合的延迟电路325至327。在一些实施例中，延迟电路325至327中的每一个可具有延迟δ1。预充电定时电路320还可包括延迟电路335至338。延迟电路335至337可分别耦合到延迟电路325至327的输入节点。延迟电路338可耦合到延迟电路327的输出节点。在一些实施例中，延迟电路335至338中的每一个可具有延迟δ2。在图3的实例中，预充电电路345可从时间调节电路360接收预充电激活信号。预充电电路345可响应于预充电激活信号(例如，来自具有延迟4
×
δ1的电压加电电路340a的加电信号)而开始对存储库305的主数据线mio的预充电操作。时间调节电路360还可将预充电激活信号提供到延迟电路325和335。延迟电路335可将延迟了延迟δ2的预充电激活信号提供到预充电电路353。预充电电路353可响应于延迟了延迟δ2的预充电激活信号(例如，来自具有延迟(4
×
δ1)+δ2的电压加电电路340a的加电信号)而开始对存储库313的主数据线mio的预充电操作。因此，对存储库313的主数据线mio的预充电操作可发生在对存储库305的主数据线mio的预充电操作发生之后。延迟电路325可将延迟了延迟δ1的预充电激活信号提供到预充电电路346。预充电电路346可响应于延迟了延迟δ1的预充电激活信号(例如，来自具有延迟5
×
δ1的电压加电电路340a的加电信号)而开始对存储库306的主数据线mio的预充电操作。因为延迟δ1长于延迟δ2，所以对存储库306的主数据线mio的预充电操作可发生在对存储库313的主数据线mio的预充电操作发生之后。延迟电路336可从延迟电路325接收延迟了延迟δ1的预充电激活信号。延迟电路336可将延迟了延迟δ1+δ2的预充电激活信号提供到预充电电路354。预充电电路354可响应于延迟了延迟δ1+δ2的预充电激活信号(例如，来自具有延迟(5
×
δ1)+δ2的电压加电电路340a的加电信号)而开始对存储库314的主数据线mio的预充电操作。因此，对存储库314的主数据线mio的预充电操作可发生在对存储库306的主数据线mio的预充电操作发生之后。延迟电路326可将延迟了延迟2
×
δ1的预充电激活信号提供到预充电电路347。预充电电路347可响应于延迟了延迟2
×
δ1的预充电激活信号(例如，来自具有延迟6
×
δ1的电压加电电路340a的加电信号)而开始对存储库307的主数据线mio的预充电操作。因为延迟δ1长于延迟δ2，所以对存储库307的主数据线mio的预充电操作可发生在对存储库314的主数据线mio的预充电操作发生之后。延迟电路337可从延迟电路326接收延迟了延迟2
×
δ1的预充电激活信号。延迟电路337可将延
迟了延迟(2
×
δ1)+δ2的预充电激活信号提供到预充电电路355。预充电电路355可响应于延迟了延迟(2
×
δ1)+δ2的预充电激活信号(例如，来自具有延迟(6
×
δ1)+δ2的电压加电电路340a的加电信号)而开始对存储库315的主数据线mio的预充电操作。因此，对存储库315的主数据线mio的预充电操作可发生在对存储库307的主数据线mio的预充电操作发生之后。延迟电路327可将延迟了延迟3
×
δ1的预充电激活信号提供到预充电电路348。预充电电路348可响应于延迟了延迟3
×
δ1的预充电激活信号(例如，来自具有延迟7
×
δ1的电压加电电路340a的加电信号)而开始对存储库308的主数据线mio的预充电操作。因为延迟δ1长于延迟δ2，所以对存储库308的主数据线mio的预充电操作可发生在对存储库315的主数据线mio的预充电操作发生之后。延迟电路338可从延迟电路327接收延迟了延迟3
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δ1的预充电激活信号。延迟电路338可将延迟了延迟(3
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δ1)+δ2的预充电激活信号提供到预充电电路356。预充电电路356可响应于延迟了延迟(3
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δ1)+δ2的预充电激活信号(例如，来自具有延迟(7
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δ1)+δ2的电压加电电路340a的加电信号)而开始对存储库316的主数据线mio的预充电操作。因此，对存储库316的主数据线mio的预充电操作可发生在对存储库308的主数据线mio的预充电操作发生之后。
49.因为当来自电压加电电路340a的加电信号处于激活状态时，时间调节电路360提供来自电压加电电路340b的处于激活状态的加电信号，预充电定时电路320可将延迟了不同延迟的加电信号提供到预充电电路341至356，包括将延迟了较长延迟的加电信号提供到预充电电路345至348和353至356。因此，对存储库301至316的主数据线mio的预充电操作可由预充电电路341至356在不同定时处执行。因此，可通过在不同定时处执行对多个存储库的主数据线mio的预充电操作来减小半导体装置300内的峰值电流。
50.图4为根据本公开的实施例的包括多个裸片401的存储器装置400的示意图。在本公开的一些实施例中，裸片401中的一或多个可包括图1的存储器10、图2的半导体装置200、图3的半导体装置300或其组合。在图4的实施例中，多个裸片401的数目为八个。包括代替多个裸片401而改变到不同数目的裸片的修改在本公开的范围内。在一些实施例中，相对于电路配置和操作，多个裸片401可彼此相同。举例来说，多个裸片401可为包括主裸片(裸片0)402和多个从裸片(裸片1至裸片7)403的堆叠裸片。在一些实施例中，多个裸片401可都具有同一设计(例如，包括同一电路)。裸片401可在后制造期间配置成执行为主裸片或从裸片。举例来说，多个裸片401可分别以一个裸片可执行为主裸片402且另一裸片可执行为从裸片403的方式配置。替代地，在一些实施例中，主裸片402和从裸片403可设计和制造为原生主裸片和原生从裸片。
51.主裸片402可充当包括经由一或多个接合线406耦合到封装衬底405的一或多个衬垫pad 404。一或多个接合线16可耦合到封装衬底405的焊盘(未展示)。多个从裸片403中的每一个的接合垫(pad)可处于浮动状态，从封装衬底405解耦。主裸片401可借助于多个裸片401的邻近裸片之间的通孔tsv(例如，穿透衬底或硅穿孔)，与从裸片403中的每一个通信，所述通孔tsv包括通孔450a和450b。凸块电极408可安置在封装衬底408的外表面上。凸块电极408可耦合到电源线或信号通道。
52.图5为根据本公开的实施例的包括多个裸片的半导体装置500的布局图。在图5中，多个裸片包括裸片(裸片x)510a和裸片(裸片x+1)510b。在一些实施例中，裸片510a和510b可包括在多个裸片401中。每一裸片可包括多个库组。在图5中展示的实例中，裸片510a可
包括库组501a至508a，且裸片510b可包括库组501b至508b。每一库组可包括多个库。在一些实施例中，库组可包括存储单元阵列11和11'的多个存储库。多个库组501a至508a中的每一库组可划分为两个区。裸片510a还可包括跨多个库组501a至508a的在每一库组的经划分两个区之间安置的区522a。在一些实施例中，区522a可包括用于库组501a至508a的主放大器dsa和库逻辑。类似地，多个库组501b至508b中的每一库组可划分为两个区。裸片510b还可包括跨多个库组501b至508b的在每一库组的经划分两个区之间安置的区522b。在一些实施例中，区522b可包括用于库组501b至508b的主放大器dsa和库逻辑。
53.半导体装置500可进一步包括含有电路520a和520b的预充电定时电路520。在一些实施例中，电路520a和520b可分别安置在区522a和522b中。电路520a可将预充电激活信号提供到用于对应库组501a至508a的预充电电路(未展示)。在一些实施例中，预充电激活信号可为具有不同相应延迟的加电信号。预充电激活信号可用于对库组501a至508a的主数据线mio执行具有不同定时的预充电操作。在一些实施例中，裸片510a可包括用于裸片510a的电压加电电路540a。电压加电电路540a可检测用于裸片510a的电源电路是否(未展示)开始接收电源电势(例如，vdd1和vdd2)。响应于检测，电压加电电路540a可提供处于激活状态的加电信号。在一些实施例中，电路520a可从电压加电电路540a接收用于库组501a至508a的加电信号。电路520a可包括串联耦合的延迟电路541a至543a。电路520a还可包括串联耦合的延迟电路544a至547a。在一些实施例中，延迟电路542a至547a中的每一个可具有延迟δ，且延迟电路541a可具有延迟δ'。电路520a可分别从延迟电路541a、542a和543a将具有延迟δ'、δ+δ'、(2
×
δ)+δ'的加电信号作为预充电激活信号提供到用于库组503a、502a和501a的预充电电路(未展示)。电路520a可分别从延迟电路544a、545a、546a和547a将具有延迟δ、2
×
δ、3
×
δ、4
×
δ的加电信号作为预充电激活信号提供到用于库组505a、506a、507a和508a的预充电电路(未展示)。半导体装置500可进一步包括通孔550a，所述通孔550a具有耦合到第一裸片510a的一个端和耦合到第二裸片510b的另一端。在一些实施例中，通孔550a可为通孔tsv 450a(例如，穿透衬底或硅穿孔)。通孔550a可耦合到电路520a的延迟电路547a。通孔550a可从延迟电路547a接收具有延迟的加电信号，且将所接收到的加电信号提供到裸片510b。在一些实施例中，延迟可为串联耦合的延迟电路544a、545a、546a和547a的延迟的总和。
54.在一些实施例中，裸片510b可包括用于裸片510b的电压加电电路540b。电压加电电路540b可检测用于裸片510b的电源电路(未展示)是否开始接收电源电势(例如，vdd1和vdd2)。响应于检测，电压加电电路540b可提供处于激活状态的加电信号。在一些实施例中，电路520b可从电压加电电路540b接收用于库组501b至508b的加电信号。
55.电路520b可包括时间调节电路560。时间调节电路560可耦合到通孔550a。时间调节电路560控制激活裸片510b上的库组501b至508b的主数据线mio(未展示)的预充电操作的定时在裸片510a上的库组501a至508a的主数据线mio(未展示)的预充电操作的大多数(如果不是全部)的激活之后开始。因此，对裸片510b上的库组501b至508b的主数据线mio的预充电操作可在对裸片510a上的库组501a至508a的主数据线mio的预充电操作的大多数之后执行。
56.时间调节电路560可通过通孔550a从具有来自延迟电路547a的延迟的电压加电电
路540a接收加电信号。时间调节电路560还可从电压加电电路540b接收加电信号。时间调节电路560可响应于来自电压加电电路540a的处于激活状态的加电信号作为预充电激活信号而提供来自电压加电电路540b的处于激活状态的加电信号。在一些实施例中，时间调节电路560可包括与非逻辑，所述与非逻辑接收来自通孔550a的来自具有延迟的电压加电电路540a的加电信号及来自电压加电电路540b的加电信号。时间调节电路560还可包括反相器，所述反相器提供与非逻辑的反相输出信号作为预充电激活信号。时间调节电路560的电路系统可不受限于逻辑电路的这一组合。可充当时间调节电路560的电路的任何变化可包括在电路520b中。
57.电路520b可包括串联耦合的延迟电路541b至543b。电路520b还可包括串联耦合的延迟电路544b至547b。在一些实施例中，延迟电路542b至547b中的每一个可具有延迟δ，且延迟电路541b可具有延迟δ'。电路520b可分别从延迟电路541b、542b和543b将来自时间调节电路560的具有延迟δ'、δ+δ'、(2
×
δ)+δ'的预充电激活信号作为预充电激活信号提供到用于库组503b、502b和501b的预充电电路(未展示)。电路520b可分别从延迟电路544b、545b、546b及547b将来自时间调节电路560的具有延迟δ、2
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δ、3
×
δ、4
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δ的预充电激活信号作为预充电激活信号提供到用于库组505b、506b、507b和508b的预充电电路(未展示)。电路520b可进一步包括通孔550b。在一些实施例中，通孔550b可为通孔tsv 450b(例如，穿透衬底或硅穿孔)。通孔550b可耦合到延迟电路547b。通孔550b可从延迟电路547b接收输出信号且将所接收到的加电信号提供到另一裸片(裸片x+2)(未展示)。
58.因为当来自电压加电电路540a的加电信号为激活状态时，时间调节电路560可提供来自电压加电电路540b的处于激活状态的加电信号，预充电定时电路520可将延迟了不同延迟的加电信号提供到用于库组501a至508a和501b至508b的预充电电路，包括将延迟了较长延迟的加电信号提供到用于库组501b至508b的预充电电路。因此，对库组501a至508a的主数据线mio和库组501b至508b的主数据线mio的预充电操作可在不同定时处执行。预充电定时电路520可包括电路，所述电路以与裸片510b类似的方式在每一裸片中包括定时调节电路和通孔。多个裸片的库组的主数据线mio可在不同时间预充电。因此，可通过在不同定时处执行对多个裸片上的多个存储库组的主数据线mio的预充电操作来减小半导体装置500内的峰值电流。
59.尽管在本公开中已公开各种实施例，但本领域的技术人员应理解本公开的范围延伸超出具体公开实施例到其它替代实施例和/或使用其显而易见的修改和等效物。另外，基于本公开，在本公开范围内的其它修改对于本领域技术人员来说将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合且仍然落入本公开的范围内。应理解，所公开的实施例的各种特征和方面可彼此组合或替代彼此以便形成变化的实施例。因此，希望本公开中的至少一些的范围不应受上文所描述的特定所公开实施例的限制。

技术特征：

1.一种设备，包含：第一存储器通道，包含：第一存储器接口；第一存储库，包括第一数据线；以及第二存储库，包括第二数据线；第二存储器通道，包含：第二存储器接口，独立于所述第一存储器接口；第三存储库，包括第三数据线；以及第四存储库，包括第四数据线；以及预充电定时电路，配置成提供第一预充电激活信号、第二预充电激活信号、第三预充电激活信号和第四预充电激活信号，所述第一预充电激活信号配置成激活所述第一数据线的预充电，所述第二预充电激活信号配置成激活所述第二数据线的预充电，所述第三预充电激活信号配置成激活所述第三数据线的预充电，且所述第四预充电激活配置成激活所述第四数据线的预充电，其中所述预充电定时电路在彼此不同的时间处提供所述第一预充电激活信号和所述第二预充电激活信号，且在彼此不同的时间处提供所述第三预充电激活信号和所述第四预充电激活信号。2.根据权利要求1所述的设备，其中所述预充电定时电路包含：第一延迟，配置成至少部分地响应于所述第一预充电激活信号而提供所述第二预充电激活信号；以及第二延迟，配置成至少部分地响应于所述第三预充电激活信号而提供所述第四预充电激活信号。3.根据权利要求2所述的设备，其中所述第一存储器进一步包含耦合到第五数据线的第五存储库，其中，所述预充电定时电路进一步包含第三延迟，所述第三延迟配置成至少部分地响应于所述第一预充电激活信号而提供第五预充电激活信号，所述第五预充电激活信号配置成激活所述第五数据线的预充电，以及其中所述预充电定时电路在彼此不同的时间处提供所述第二预充电激活信号和所述第五预充电激活信号。4.根据权利要求1所述的设备，其中所述预充电定时电路在彼此不同的时间处提供所述第一激活信号、所述第二激活信号、所述第三激活信号和所述第四激活信号。5.根据权利要求4所述的设备，进一步包含时间调节电路，所述时间调节电路配置成接收具有延迟的所述第一预充电激活信号且进一步配置成至少部分地响应于具有所述延迟的所述第一预充电激活信号而提供所述第三预充电激活信号和所述第四预充电激活信号。6.一种设备，包含：第一存储单元阵列，包括第一存储库和第二存储库；第二存储单元阵列，包括第三存储库和第四存储库；第一数据线、第二数据线、第三数据线和第四数据线，分别包括于所述第一存储库、所述第二存储库、所述第三存储库和所述第四存储库中；第一预充电电路、第二预充电电路、第三预充电电路和第四预充电电路，配置成分别预
充电所述第一数据线、所述第二数据线、所述第三数据线和所述第四数据线；以及预充电定时电路，配置成分别将第一预充电激活信号、第二预充电激活信号、第三预充电激活信号和第四预充电激活信号提供到所述第一预充电电路、所述第二预充电电路、所述第三预充电电路和所述第四预充电电路，其中所述预充电定时电路配置成至少部分地响应于所述第一预充电激活信号而提供所述第二预充电激活信号，且其中，所述预充电定时电路配置成至少部分地响应于所述第三预充电激活信号而提供所述第四预充电激活信号。7.根据权利要求6所述的设备，其中所述预充电定时电路包含：第一电路，配置成响应于第一加电信号而提供所述第一预充电激活信号；以及第二电路，配置成响应于第二加电信号而提供所述第三预充电激活信号。8.根据权利要求7所述的设备，进一步包含：第一电源电路，配置成将第一电源电势提供到所述第一预充电电路和所述第二预充电电路，所述第一电源电路包括第一电压加电电路，所述第一电压加电电路配置成检测所述第一电源电路何时开始接收所述第一电源电势，且进一步配置成响应于所述第一电源电势的接收的所述检测而提供所述第一加电信号；以及第二电源电路，配置成将第二电源电势提供到所述第三预充电电路和所述第四预充电电路，所述第二电源电路包括第二电压加电电路，所述第二电压加电电路配置成检测所述第二电源电路何时开始接收所述第二电源电势，且进一步配置成响应于所述第二电源电势的接收的所述检测提供所述第二加电信号。9.根据权利要求7所述的设备，其中所述第一电路配置成提供具有延迟的所述第一加电信号，且其中所述第二电路配置成从所述第一电路接收具有所述延迟的所述第一加电信号，且进一步配置成至少部分地响应于具有所述延迟的所述第一加电信号而提供所述第三预充电激活信号。10.根据权利要求9所述的设备，其中所述第二电路包含时间调节电路，所述时间调节电路配置成从所述第一电路接收所述第二加电信号和具有所述延迟的所述第一加电信号，且进一步配置成至少部分地响应于具有所述延迟的所述第一加电信号而提供所述第二加电信号作为所述第三预充电激活信号。11.根据权利要求10所述的设备，其中所述时间调节电路包含：反相与门逻辑电路，配置成从所述延迟电路接收所述第二加电信号和具有所述延迟的所述第一加电信号，且配置成提供输出信号；以及反相器，配置成接收所述输出信号、反相所述输出信号且提供所述反相输出信号。12.根据权利要求9所述的设备，其中所述第一电路包含配置成提供具有所述延迟的所述第一加电信号的延迟电路。13.根据权利要求12所述的设备，其中所述延迟电路为第一延迟电路，且所述延迟为第一延迟，其中所述第一电路包含串联耦合的包括所述第一延迟电路的多个第二延迟电路，配置成从所述第一延迟电路提供具有所述第一延迟的所述第一加电信号，且
其中所述第一延迟为所述多个第二延迟电路的延迟的总和。14.根据权利要求13所述的设备，其中所述多个延迟电路的每一第二延迟电路具有第二延迟。15.根据权利要求14所述的设备，其中所述多个第二延迟电路进一步包含第三延迟电路，所述第三延迟电路配置成提供作为具有所述第二延迟的所述第一预充电激活信号的所述第二预充电激活信号。16.根据权利要求15所述的设备，进一步包含：第五存储库，位于所述第一存储器阵列中，包括第五数据线；以及第五预充电电路，配置成预充电所述第五数据线，其中所述第一电路进一步包含第四延迟电路，所述第四延迟电路配置成提供作为具有第三延迟的所述第一预充电激活信号的第五预充电激活信号，且其中所述第三延迟短于所述第二延迟。17.一种设备，包含：第一裸片，包括第一存储库组和第二存储库组；第二裸片，包括第三存储库组；第一数据线、第二数据线和第三数据线，分别包括于所述第一存储库组、第二存储库组和第三存储库组中；以及第一电路，位于所述第一裸片上，所述第一电路配置成接收第一加电信号，且进一步配置成至少部分地响应于所述第一加电信号而提供第一预充电激活信号和第二预充电激活信号，所述第一预充电激活信号配置成激活所述第一数据线的预充电，且所述第二预充电激活信号配置成激活所述第二数据线的预充电，其中所述第二预充电激活信号为具有第一延迟的所述第一预充电激活信号；第二电路，位于所述第二裸片上，所述第二电路配置成提供第三预充电激活信号，所述第三预充电激活信号配置成激活所述第三数据线的预充电；以及通孔，配置成从所述第一电路接收所述第二预充电激活信号，且进一步配置成将具有第二延迟的所述第二预充电激活信号提供到所述第二电路，其中所述第二电路配置成从所述通孔接收具有所述第二延迟的所述第二预充电激活信号，且进一步配置成至少部分地响应于具有所述第二延迟的所述第二激活信号提供所述第三预充电激活信号。18.根据权利要求17所述的设备，其中所述第二电路包含时间调节电路，所述时间调节电路配置成接收第二加电信号和具有所述第二延迟的所述第二预充电激活信号，且进一步配置成至少部分地响应于具有所述第二延迟的所述第二预充电激活信号提供所述第二加电信号作为所述第三预充电激活信号。19.根据权利要求18所述的设备，其中所述时间调节电路包含：反相与门逻辑电路，配置成接收所述第二加电信号和具有所述第二延迟的所述第二预充电激活信号，且配置成提供输出信号；以及反相器，配置成接收所述输出信号、反相所述输出信号且提供所述反相输出信号。20.根据权利要求17所述的设备，进一步包含：另一通孔，配置成从所述第二电路接收第四预充电激活信号，且进一步配置成提供具
有第三延迟的所述第四预充电激活信号；以及第三裸片，配置成接收具有所述第三延迟的所述第四预充电激活信号，其中所述第四预充电激活信号为具有第四延迟的所述第三预充电激活信号。

技术总结

本申请案涉及预充电定时控制。实例设备包括第一和第二存储器以及预充电定时电路。所述第一存储器包括含有第一数据线的第一存储库和含有第二数据线的第二存储库。所述第二存储器包括含有第三数据线的第三存储库和含有第四数据线的第四存储库。所述预充电定时电路提供第一、第二、第三和第四预充电激活信号。所述第一、第二、第三和第四分别激活所述第一数据线、所述第二数据线、所述第三数据线和所述第四数据线的预充电。所述预充电定时电路在彼此不同的时间处提供所述第一预充电激活信号和所述第二预充电激活信号。所述预充电定时电路在彼此不同的时间处提供所述第三预充电激活信号和所述第四预充电激活信号。信号和所述第四预充电激活信号。信号和所述第四预充电激活信号。