一种gip驱动电路
技术领域
1.本发明涉及显示技术领域，具体地涉及一种gip驱动电路。
背景技术：
2.液晶显示面板的显示是通过控制面板内像素tft来完成的，具体是通过横向的
栅极信号(gate)控制tft的开与关和纵向的源极信号(source)写入想要显示的资料。其中栅极信号的产生由面板两侧的栅极驱动电路产生，简称gip(gate in panel)驱动电路。随着人们对显示质量的要求越来越高，金属氧化物tft-lcd由于其独特的优势，如高电子迁移率，低漏电等特性，成为lcd产业的宠儿。对基于金属氧化物的tft，在高温下的gip电路的运作容易由于受到某个tft器件电性偏负的情况发生而造成整体gip电路级传出现问题。因此对于新型的金属氧化物tft，应设计出一种区别于传统的基于a-si的gip电路，来适应金属氧化物tft的独特电性。
3.常见的7t1c的gip驱动电路，如图1所示，图中vgh为高电平，vgl为低电平，ck为时钟信号，fw为vgh准位，bw为vgl准位。gn为输出端。t1～t7为tft器件，c1为电容。v1是高电平。准位是指处在相同电平，如fw为vgh准位，表示fw的信号电压等于vgh。
4.vgh、vgl、ck为gip电路的输入信号；g[n-4]、g[n+4]和g[n]为gip驱动电路输出的级传信号，用于控制面板内像素tft的开启与关闭。
[0005]
通常在a-si薄膜场效应
晶体管的lcd中，在正常显示的驱动过程中，gip逐级打开，g1～gn控制面板的每一行，g1～gn以及q点的状态如图2所示，在此种驱动架构下，首先g[n-4]对q点做预充电动作，充电电压约为vgh，在g[n-4]由高电平转低电平时，q点的vgh电压处于保持阶段，此时的q点与tft器件t3的漏级相连接，由于tft器件t2的栅极与q点连接，tft器件t2导通，tft器件t3的栅极和源级共同处于vgl准位，其vgs约等于0v，如果tft器件t3的电性开始向负方向偏移，其vth《0，那么vgs》vth，tft器件t3开启，q点电压将通过tft器件t3泄漏，根据q点漏电程度的不同会造成两类级传问题，首先，如果q点漏电过于严重直接造成tft器件t4无法开启，那么g[n]完全无输出，此时lcd面板只会有前几行亮起，下部无法驱动。第二，如果q点电压虽未完全漏掉，tft器件t4做不充分开启，g[n]虽有输出，但是在这种情况下无法达到设定准位，gip驱动电路以级传的方式驱动像素，上一级的输出作为下一级的q点预充电，那么下一级的q点充电不足，加之tft器件t3的漏电，虽然会有级传，最终仍然是无法完全级传。
技术实现要素：
[0006]
本发明要解决的技术问题，在于提供一种gip驱动电路，有效防止出现q点漏电造成级传失效。
[0007]
本发明是这样实现的：一种gip驱动电路，包括：
[0008]
晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管ta、晶体管tb、晶体管tc、电容c1与电容c2；
[0009]
所述晶体管t1的栅极与第一gip输出信号端连接，晶体管t1的漏极与第一gip输入信号端连接，晶体管t1的源极与晶体管t2的栅极、晶体管t3的漏极、晶体管t4的栅极、晶体管t7的漏极、电容c1的一端连接并设为q点；
[0010]
所述晶体管t2的漏极与晶体管t3的栅极、晶体管tb的栅极、晶体管t5的栅极、晶体管t6的源极连接并设为p点，晶体管t2的源极与晶体管t5的源极、晶体管tb的源极、电容c2的一端、第二gip输入信号端连接；
[0011]
所述晶体管t3的源极与晶体管t7的源极、晶体管ta的漏极、晶体管tb的漏极、晶体管tc的源极、电容c2的另一端连接并设为t点；
[0012]
所述晶体管t4的漏极与第三gip输入信号端连接，晶体管t4的源极与电容c1的另一端、晶体管t5的漏极、第二gip输出信号端连接；
[0013]
所述晶体管t6的栅极与晶体管t6的漏极、第四gip输入信号端连接；
[0014]
所述晶体管t7的栅极与所述晶体管tc的栅极、第三gip输出信号端连接；
[0015]
所述晶体管ta的栅极与第一gip输出信号端连接，晶体管ta的源极与第五gip输入信号端连接；
[0016]
所述晶体管tc的漏极与第六gip输入信号端连接。
[0017]
进一步地，所述晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管ta、晶体管tb、晶体管tc均为tft薄膜晶体管。
[0018]
进一步地，所述第一gip输出信号端是g[n-4]标记端，所述第二gip输出信号端是g[n]标记端，所述第三gip输出信号端是g[n+4]标记端。
[0019]
进一步地，所述第一gip输入信号端是fw标记端，所述第二gip输入信号端是vgl标记端，所述第三gip输入信号端是ck标记端，所述第四输入信号端是v1标记端，所述第五输入信号端是vgh标记端，所述第六gip输入信号端是bw标记端。
[0020]
进一步地，所述vgl标记端是连接低电平信号，所述vgh标记端是连接高电平信号，所述ck标记端是连接时钟信号，所述fw标记端是连接高电平准位信号，所述bw标记端是连接低电平准位信号，所述v1标记端是连接高电平信号。
[0021]
进一步地，还包括驱动ic，所述驱动ic与所述vgl标记端、vgh标记端、ck标记端、fw标记端、bw标记端、v1标记端连接。
[0022]
进一步地，所述晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管ta、晶体管tb、晶体管tc、电容c1与电容c2均固定设置在lcd面板。
[0023]
本发明的优点在于：在原有的7t1c的gip驱动电路的基础上增加3tic，同时增设t点，通过对t点的电压控制，可以有效地防止在q点为高电平时通过晶体管t3漏电造成级传失效，防止造成显示不良。
附图说明
[0024]
下面参照附图结合实施例对本发明作进一步的说明。
[0025]
图1是背景技术的gip驱动电路的结构示意图。
[0026]
图2是背景技术的gip驱动电路的时序图。
[0027]
图3是本发明的gip驱动电路的结构示意图。
[0028]
图4是本发明的gip驱动电路的时序图。
具体实施方式
[0029]
本发明实施例通过提供一种gip驱动电路，解决了现有技术中gip驱动电路由于q点漏电造成级传失效的缺点，实现了防止造成显示不良的技术效果。
[0030]
本发明实施例中的技术方案为解决上述缺点，总体思路如下：在原有的7t1c的gip驱动电路的基础上增加3tic，同时增设t点，此gip电路的运作方式是，在g[n-4]在对q点作预充电的同时，增加的晶体管ta也会对t点充电，在g[n-4]对q点预充电完成时，t点处于vgh准位，在q点的电位保持的阶段，晶体管t2的栅极与q点连接，晶体管t2导通，从而使晶体管t3的栅极处于vgl准位，而晶体管t3的源级则会处于vgh准位，那么晶体管t3的vgs电压约为2倍vgl，此准位远大于晶体管t3的vth负偏，晶体管t3完全关闭。防止q点漏电。
[0031]
当q点为高电位时，t点同时保持高电平，防止漏电发生造成级传失效。当gout[n+4]为高电平时，首先通过晶体管tc将t点拉低至vgl，q点电位随之降低为vgl，p点电位升高至vgh，晶体管tb的栅极为vgh，通过晶体管tb保持t点的低电平，至此完成一级gip的工作。
[0032]
为了更好地理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。
[0033]
参阅图1至图4，本发明的优选实施例。
[0034]
一种gip驱动电路，包括：晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管ta、晶体管tb、晶体管tc、电容c1与电容c2；所述晶体管t1的栅极与第一gip输出信号端连接，晶体管t1的漏极与第一gip输入信号端连接，晶体管t1的源极与晶体管t2的栅极、晶体管t3的漏极、晶体管t4的栅极、晶体管t7的漏极、电容c1的一端连接并设为q点；所述晶体管t2的漏极与晶体管t3的栅极、晶体管tb的栅极、晶体管t5的栅极、晶体管t6的源极连接并设为p点，晶体管t2的源极与晶体管t5的源极、晶体管tb的源极、电容c2的一端、第二gip输入信号端连接；所述晶体管t3的源极与晶体管t7的源极、晶体管ta的漏极、晶体管tb的漏极、晶体管tc的源极、电容c2的另一端连接并设为t点；所述晶体管t4的漏极与第三gip输入信号端连接，晶体管t4的源极与电容c1的另一端、晶体管t5的漏极、第二gip输出信号端连接；所述晶体管t6的栅极与晶体管t6的漏极、第四gip输入信号端连接；所述晶体管t7的栅极与所述晶体管tc的栅极、第三gip输出信号端连接；所述晶体管ta的栅极与第一gip输出信号端连接，晶体管ta的源极与第五gip输入信号端连接；所述晶体管tc的漏极与第六gip输入信号端连接。
[0035]
所述晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管ta、晶体管tb、晶体管tc均为tft薄膜晶体管。此处tft薄膜晶体管是参照n型mos管的导通原理。
[0036]
所述第一gip输出信号端是g[n-4]标记端，所述第二gip输出信号端是g[n]标记端，所述第三gip输出信号端是g[n+4]标记端。在电路板上作标记，便于接线。
[0037]
所述第一gip输入信号端是fw标记端，所述第二gip输入信号端是vgl标记端，所述第三gip输入信号端是ck标记端，所述第四输入信号端是v1标记端，所述第五输入信号端是vgh标记端，所述第六gip输入信号端是bw标记端。在电路板上作标记，便于接线。
[0038]
所述vgl标记端是连接低电平信号，所述vgh标记端是连接高电平信号，所述ck标记端是连接时钟信号，所述fw标记端是连接高电平准位信号，所述bw标记端是连接低电平准位信号，所述v1标记端是连接高电平信号。
[0039]
还包括驱动ic，所述驱动ic与所述vgl标记端、vgh标记端、ck标记端、fw标记端、bw标记端、v1标记端连接。驱动ic调节输出信号。
[0040]
所述晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管ta、晶体管tb、晶体管tc、电容c1与电容c2均固定设置在lcd面板。
[0041]
本发明的gip驱动电路的工作方式：结合图3与图4，vgh为高电平，vgl为低电平，ck为时钟信号，fw为vgh准位，bw为vgl准位。在g[n-4]变为高电平时，晶体管t1导通，fw标记端给q点作预充电，即电容c1充电，同时晶体管ta导通，vgh标记端给t点充电，即电容c2充电，在g[n-4]变为低电平时，晶体管t1截止，晶体管ta截止，此时对q点预充电完成，t点处于vgh准位，在q点的电位保持阶段，晶体管t2的栅极为高电平，晶体管t2电通，晶体管t3的栅极处于vgl准位，晶体管t3的源极处于vgh准位，那么晶体管t3的vgs电压约为2倍vgl，此准位远大于晶体管t3的vth负偏，晶体管t3完全关闭。当q点为高电平时，t点同时保护高电平，防止q点经过晶体管t3漏电造成级传失效。当g[n+4]为高电平时，即晶体管tc的栅极为高电平，晶体管t7的栅极为高电平，晶体管tc导通将t点拉低至vgl，晶体管t7导通将q点拉低至vgl，此时晶体管t2的栅极变为低电平，晶体管t2截止，由于v1一直通过晶体管t6提供高电平，从而将p点拉升至高电平，晶体管tb的栅极为高电平，晶体管tb导通，保持t点的低电平，至此完成一级gip的工作。
[0042]
本发明在原gip电路的基础上增加3t1c，同时形成t点，通过对t点的电压控制，可以有效的防止在q点为高电平时，原gip电路出现q点漏电，进而防止gip电路出现级传失效，造成显示不良。本发明的图中所示gip信号的标注基于16ck时序，但此电路的应用不仅限于16ck时序，可应用于4ck或8ck等时序。
[0043]
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
技术特征：
1.一种gip驱动电路，其特征在于，包括：晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管ta、晶体管tb、晶体管tc、电容c1与电容c2；所述晶体管t1的栅极与第一gip输出信号端连接，晶体管t1的漏极与第一gip输入信号端连接，晶体管t1的源极与晶体管t2的栅极、晶体管t3的漏极、晶体管t4的栅极、晶体管t7的漏极、电容c1的一端连接并设为q点；所述晶体管t2的漏极与晶体管t3的栅极、晶体管tb的栅极、晶体管t5的栅极、晶体管t6的源极连接并设为p点，晶体管t2的源极与晶体管t5的源极、晶体管tb的源极、电容c2的一端、第二gip输入信号端连接；所述晶体管t3的源极与晶体管t7的源极、晶体管ta的漏极、晶体管tb的漏极、晶体管tc的源极、电容c2的另一端连接并设为t点；所述晶体管t4的漏极与第三gip输入信号端连接，晶体管t4的源极与电容c1的另一端、晶体管t5的漏极、第二gip输出信号端连接；所述晶体管t6的栅极与晶体管t6的漏极、第四gip输入信号端连接；所述晶体管t7的栅极与所述晶体管tc的栅极、第三gip输出信号端连接；所述晶体管ta的栅极与第一gip输出信号端连接，晶体管ta的源极与第五gip输入信号端连接；所述晶体管tc的漏极与第六gip输入信号端连接。2.根据权利要求1所述的一种gip驱动电路，其特征在于，所述晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管ta、晶体管tb、晶体管tc均为tft薄膜晶体管。3.根据权利要求1所述的一种gip驱动电路，其特征在于，所述第一gip输出信号端是g[n-4]标记端，所述第二gip输出信号端是g[n]标记端，所述第三gip输出信号端是g[n+4]标记端。4.根据权利要求1所述的一种gip驱动电路，其特征在于，所述第一gip输入信号端是fw标记端，所述第二gip输入信号端是vgl标记端，所述第三gip输入信号端是ck标记端，所述第四输入信号端是v1标记端，所述第五输入信号端是vgh标记端，所述第六gip输入信号端是bw标记端。5.根据权利要求4所述的一种gip驱动电路，其特征在于，所述vgl标记端是连接低电平信号，所述vgh标记端是连接高电平信号，所述ck标记端是连接时钟信号，所述fw标记端是连接高电平准位信号，所述bw标记端是连接低电平准位信号，所述v1标记端是连接高电平信号。6.根据权利要求4所述的一种gip驱动电路，其特征在于，还包括驱动ic，所述驱动ic与所述vgl标记端、vgh标记端、ck标记端、fw标记端、bw标记端、v1标记端连接。7.根据权利要求1所述的一种gip驱动电路，其特征在于，所述晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管ta、晶体管tb、晶体管tc、电容c1与电容c2均固定设置在lcd面板。
技术总结
本发明提供一种GIP驱动电路，包括：晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管Ta、晶体管Tb、晶体管Tc、电容C1与电容C2；晶体管T1的源极与晶体管T2的栅极、晶体管T3的漏极、晶体管T4的栅极、晶体管T7的漏极、电容C1的一端连接并设为Q点；晶体管T3的源极与晶体管T7的源极、晶体管Ta的漏极、晶体管Tb的漏极、晶体管Tc的源极、电容C2的另一端连接并设为T点。本发明的优点在于：在原有的7T1C的GIP驱动电路的基础上增加3TIC，同时增设T点，通过对T点的电压控制，可以有效地防止在Q点为高电平时通过晶体管T3漏电造成级传失效，防止造成显示不良。防止造成显示不良。防止造成显示不良。
技术研发人员：
霍安邦
受保护的技术使用者：
福建华佳彩有限公司
技术研发日：
2022.07.27
技术公布日：
2022/10/13
