非易失性静态随机访问存储器的制作方法

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1.本发明涉及非易失性存储器，尤其涉及被配置为非易失性存储器的静态随机访问存储器(static random access memory；sram)电路。

背景技术：

2.静态随机访问存储器(sram)既是高性能存储器(也就是，以快速切换速度为特征)又是高可靠性存储器(也就是，以极低的写入错误概率为特征)。此外，当sram通电时，它们被视为稳定的，因为储存数据被保留，而无需任何刷新操作。不幸的是，与sram相关联的一个明显的缺点是它们是易失性的。换句话说，当sram断电时，储存的数据会丢失。

技术实现要素：

3.鉴于上述，本文中揭示一种非易失性静态随机访问存储器(non-volatile static random access memory；nv-sram)单元的实施例。该nv-sram单元可包括静态随机访问存储器(sram)电路(例如，传统的高性能、高可靠性sram电路)。然而，为了在仍保留与sram电路操作相关联的优点的同时避免易失性(也就是，避免在含有该存储器单元的存储器阵列断电时丢失储存于该sram电路中的数据节点上的数据值)，该nv-sram单元还可包含一对nvm电路。这些nvm电路可用以在断电之前撷取储存于该sram电路的该数据节点上的该数据值，并且还可用以在通电时将这些数据值重写回该sram电路的该数据节点上。本文中还揭示一种操作存储器阵列中的选定nv-sram单元的方法的实施例。
4.尤其，本文中揭示一种非易失性静态随机访问存储器(nv-sram)单元的实施例。该nv-sram单元可包括静态随机访问存储器(sram)电路。该nv-sram单元还可包括：第一nvm电路，与该sram电路的第一数据节点电性连接；以及第二nvm电路，与该sram电路的第二数据节点电性连接。本文中还揭示一种存储器阵列的实施例，该存储器阵列包括呈行列设置的多个nv-sram单元，例如上述的nv-sram单元。
5.如本说明书的具体实施方式部分进一步所述，每个这样的nv-sram单元可经配置以响应特定的一组偏置条件，将储存于该sram电路的该第一数据节点上的第一数据值以及储存于该sram电路的该第二数据节点上的第二数据值分别复制到该第一nvm电路及该第二nvm电路中。将该第一及第二数据值复制到该第一及第二nvm电路中可例如在该存储器阵列断电之前执行，从而撷取最后储存的第一及第二数据值。因此，该第一及第二nvm电路可在该存储器阵列断电时保留该第一及第二数据值。该nv-sram单元还可经配置以响应不同的一组偏置条件，将该第一及第二数据值分别从该第一及第二nvm电路重写回该sram电路的该第一及第二数据节点上。将该第一及第二数据值重写至该sram电路的该第一及第二数据节点可例如在该存储器阵列通电时执行，从而可恢复使用该第一及/或第二数据的sram电路操作。
6.本文中还揭示一种操作存储器阵列中的非易失性静态随机访问存储器(nv-sram)单元的方法的实施例，如上所述。
7.具体地说，一种方法可包括提供具有多个nv-sram单元的存储器阵列，该多个nv-sram单元呈行列设置。该存储器阵列中的各nv-sram单元可包括sram电路，与该sram电路的第一数据节点电性连接的第一nvm电路，以及与该sram电路的第二数据节点电性连接的第二nvm电路。
8.该方法还可包括，对于该存储器阵列中的选定nv-sram单元，将来自该sram电路的该第一数据节点的第一数据值以及来自该sram电路的该第二数据节点的第二数据值分别复制到该第一nvm电路及该第二nvm电路中。将该第一及第二数据值从该第一及第二数据节点复制到该第一及第二nvm电路的此过程可通过向该存储器单元施加特定的一组偏置条件来实现。此外，该过程可在该存储器阵列断电之前执行，从而在该存储器阵列断电时，通过该第一及第二nvm电路撷取并保留最后储存的第一及第二数据值。
9.该方法还可包括，对于该选定的nv-sram单元，将该第一数据值及该第二数据值分别从该第一nvm电路及该第二nvm电路重写回该sram电路的该第一数据节点及该第二数据节点上。将该第一及第二数据值重写至该第一及第二数据节点的此过程可通过向该存储器单元施加不同的一组偏置条件来实现。此外，该过程可在该存储器阵列通电时执行，从而可恢复使用该第一及/或第二数据值的sram电路操作。
附图说明
10.通过参照附图自下面的具体实施方式将更好地理解本发明，这些附图并不一定按比例绘制，且其中：
11.图1是显示非易失性静态随机访问存储器(nv-sram)单元的实施例的示意图；
12.图2是显示包括图1的nv-sram单元的多个实例的存储器阵列的实施例的示意图；
13.图3a是显示被编程于反平行电阻(antiparallel resistance；rap)状态的示例自旋转移力矩型磁隧道结(spin transfer torque-type magnetic tunnel junction；stt-mtj)的剖视图；
14.图3b是显示被编程于平行电阻(parallel resistance；rp)状态的图3a的相同stt-mtj的剖视图；
15.图4是显示非易失性静态随机访问存储器(nv-sram)单元的另一个实施例的示意图；
16.图5是显示包括图4的该nv-sram单元的多个实例的存储器阵列的实施例的示意图；以及
17.图6是显示操作存储器阵列内的选定nv-sram单元的方法的实施例的流程图。
具体实施方式
18.如上所述，静态随机访问存储器(sram)既是高性能存储器(也就是，以快速切换速度为特征)又是高可靠性存储器(也就是，以极低的写入错误概率为特征)。此外，当sram通电时，它们被视为稳定的，因为储存的数据被保留，而无需任何刷新操作。不幸的是，与sram相关联的一个明显的缺点是它们是易失性的。
19.鉴于上述，本文中揭示一种非易失性静态随机访问存储器(nv-sram)单元的实施例。该nv-sram单元可包括静态随机访问存储器(sram)电路(例如，传统的高性能、高可靠性
sram电路)。然而，为了在仍保留与sram电路操作相关联的优点的同时避免易失性(也就是，避免在含有该nv-sram单元的存储器阵列断电时丢失储存于该sram电路中的数据节点上的数据值)，该nv-sram单元还可包含一对nvm电路。这些nvm电路可用以在断电之前撷取储存于该sram电路的该数据节点上的该数据值，并且还可用以在通电时将这些数据值重写回该sram电路的该数据节点上。本文中还揭示一种操作存储器阵列中的选定nv-sram单元的方法的实施例。
20.尤其，本文中揭示非易失性静态随机访问存储器(nv-sram)单元100以及包括nv-sram单元100的多个实例的存储器阵列200的实施例(见图1-2)。
21.具体地说，如图2中所示，存储器阵列200可包括以列a-n及行a-n设置的多个nv-sram单元100。
22.存储器阵列200还可包括与每列相关联的一组位线。该组位线可包括第一nvm位线141，第二nvm位线142以及一对sram位线(也就是，第一sram位线143a及第二sram位线143b)。与特定列相关联的一组位线中的各条位线可与该特定列中的所有nv-sram单元100电性连接(如下面更详细讨论)。存储器阵列200还可包括与每行相关联的一组字线。该组字线可包括nvm字线145及sram字线146。与特定行相关联的该组字线中的各条字线可与该特定行中的所有nv-sram单元100电性连接(如下面更详细讨论)。
23.应当理解，行和列是指基本上线性设置的存储器单元，阵列中的单元的第一平行线朝向第一方向，阵列中的单元的第二平行线朝向基本垂直于该第一方向的第二方向，且各单元位于第一方向线与第二方向线中。出于示例说明的目的，图2显示列及该列的位线朝向y方向，并且还显示行及该行的字线朝向x方向。不过，应当理解，图2并非意图限制。例如，列及位线可朝向x方向，而行及字线朝向y方向。
24.存储器阵列200还可包括控制器295及周边电路291-292，该周边电路经配置以响应来自控制器295的控制信号来操作。具体地说，周边电路291可与这些行的成组的字线电性连接，并可包括例如地址解码逻辑及字线驱动器，以依据操作模式(如下面讨论)激活选定字线(也就是，用于将选定字线从低电压电平切换至高电压电平)。周边电路292可与这些列的成组的位线电性连接，并可包括列地址解码逻辑及位线驱动器，以依据操作模式(如下面讨论)适当偏置选定位线。存储器阵列200还可包括感测电路293，其经配置以能够读出储存数据。用于存储器阵列操作的控制器、周边电路及感测电路为熟知技术。因此，从本说明书略去其细节，以允许读者关注所揭示实施例的显着态样。
25.位于存储器阵列200内的特定列与特定行中的每个nv-sram单元100可包括一对nvm电路(也就是，第一nvm电路110及第二nvm电路120)以及静态随机访问存储器(sram)电路130，该sram电路具有(但不限于)与该对nvm电路电性连接的一对数据节点(也就是，第一数据节点134a及第二数据节点134b)，如图1中所示。
26.具体地说，第一nvm电路110可包括第一访问晶体管111(例如，n型场效应晶体管(nfet))以及第一nvm装置112，它们串联连接于sram电路130的第一数据节点134a与该特定列的第一nvm位线141之间。第一访问晶体管111的栅极可与该特定行的nvm字线145电性连接。
27.第二nvm电路120可包括第二访问晶体管121(例如，另一n型场效应晶体管(nfet))以及第二nvm装置122，它们串联连接于sram电路130的第二数据节点134b与该特定列的第
二nvm位线142之间。第二访问晶体管121的栅极可与该特定行的nvm字线145电性连接。
28.第一及第二nvm装置112、122可为例如两端子nvm装置，它们可编程至高电阻状态(代表逻辑值1)，或者低电阻状态(代表逻辑值0)。也就是，各nvm装置可具有与nvm位线电性连接的第一端子11，以及与访问晶体管电性连接的第二端子12。而且，可配置该nvm装置，从而可依据通过该nvm位线及访问晶体管施加于两个端子11-12的偏置条件，将电阻状态从高电阻状态切换至低电阻状态，反之亦然。
29.在一些实施例中，第一及第二nvm装置112及122可为磁隧道结(mtj)。例如，第一及第二nvm装置112及122可分别为自旋转移力矩型mtj(stt-mtj)。图3a及3b显示分别被编程于反平行电阻(rap)状态(在本文中也称为高电阻状态)及平行电阻(rp)状态(在本文中也称为低电阻状态)的示例stt-mtj。本领域的技术人员将意识到，stt-mtj通常为后端工艺(back end of the line；beol)多层结构，其包括位于第一端子11处的自由铁磁层311(也称为可切换层或自由层)，位于第二端子12处的钉扎铁磁层312(也称为钉扎层或固定层)，以及夹置于自由铁磁层311与钉扎铁磁层312之间并将它们隔开的薄介电层311(例如，薄氧化物层)。这些层可经配置以使该stt-mtj的电阻状态可依据施加于第一及第二端子11-12的特定偏置条件而在该rap状态(也就是，高电阻状态)与该rp状态(也就是，低电阻状态)之间来回切换。例如，可向第二端子12(也就是，向钉扎铁磁层312)施加高的正电压(vdd)并可将第一端子11放电至地(gnd)(例如，在0v)，如图3a中所示。在此情况下，足够量的写入电流(iwrite)将沿自由铁磁层311的方向流过该装置，从而使自由铁磁层311切换至(或保持)rap状态。或者，可向第一端子11(也就是，向自由铁磁层311)施加vdd并可将第二端子12(也就是，钉扎铁磁层312)放电至gnd(例如，在0v)，如图3b中所示。在此情况下，足够量的写入电流(iwrite)将沿朝向钉扎铁磁层312的相反方向流过该装置，从而使自由铁磁层311切换至(或保持)rp状态。
30.或者，第一及第二nvm装置112及122可分别为可编程为高电阻状态或低电阻状态(也就是，可编程电阻器，也称为可变电阻器)的任意其它合适类型的两端子nvm装置。
31.sram电路130可包括至少六个晶体管：两个通栅晶体管(pass-gate transistor)(例如，两个n型场效应晶体管(nfet))；两个上拉晶体管(pull-up transistor)(例如，两个p型场效应晶体管(pfet))；以及两个下拉晶体管(pull-down transistor)(例如，两个额外nfet)。具体地说，sram电路130可包括第一通栅晶体管131a及第二通栅晶体管131b。sram电路130还可包括第一反相器以及与该第一反相器交叉耦接的第二反相器。该第一反相器可包括串联连接于两个电压轨(例如，vdd与gnd)之间的第一上拉晶体管132a及第一下拉晶体管133a。第一通栅晶体管131a的漏极可与第一数据节点134a连接，该第一数据节点位于第一上拉晶体管132a与第一下拉晶体管133a之间的结处。该第二反相器可包括串联连接于该两个电压轨之间的第二上拉晶体管132b及第二下拉晶体管133b。第二通栅晶体管131b的漏极可与第二数据节点134b连接，该第二数据节点位于第二上拉晶体管132b与第二下拉晶体管133b之间的结处。如上所述，该第一与第二反相器可交叉耦接，更具体地说，第一上拉晶体管132a及第一下拉晶体管133a的栅极可与第二数据节点134b连接，且第二上拉晶体管132b及第二下拉晶体管133b的栅极可与第一数据节点134a连接。第一通栅晶体管131a的源极可与该特定列的第一sram位线143a连接，且第二通栅晶体管131b的源极可与相同特定列的第二sram位线143b连接。第一及第二通栅晶体管131a-131b的栅极可与该特定行的sram
字线(wl)146连接。
32.nv-sram单元100(其被如上所述配置并被包含于存储器阵列200中)可以多种不同的操作模式的其中任意一种选择性操作。具体地说，可在与选定nv-sram单元100连接的各种位线及字线上(例如，响应来自控制器295的控制信号通过周边电路291-292)使不同组的偏置条件稳定下来，以在该不同操作模式的其中任意一种期间实现所需功能，如下面讨论。
33.所揭示的nv-sram单元100的操作模式可包括传统sram操作模式(也就是，待机模式、写入模式及读取模式)，在此期间，第一及第二nvm电路110及120被禁用/不活动。所揭示的nv-sram单元100的操作模式还可包括重置模式、复制模式、以及重写模式。
34.更具体地说，在该待机模式期间，可将sram及nvm字线146及145放电至地(gnd)(例如，设置在0v)，以使第一及第二通栅晶体管131a及131b以及第一及第二访问晶体管111及121处于关闭状态，并因此使sram电路130以及第一及第二nvm电路110及120闲置。
35.在该写入模式期间，可将nvm字线145放电至gnd，以使第一及第二访问晶体管111及121处于关闭状态，并因此使第一及第二nvm电路110及120保持闲置。接着，可将第一及第二数据值分别写入第一及第二数据节点134a-134b。应当注意，当位于第一数据节点134a上的该第一数据值为逻辑值1时，位于第二数据节点134b上的该第二数据值将为逻辑值0，反之亦然。为将逻辑值1写入第一数据节点134a并将逻辑值0写入第二数据节点134b，可将vdd施加于第一sram位线143a并可将第二sram位线143b放电至gnd。接着，可将vdd施加于sram字线146，以将第一及第二通栅晶体管131a-134b切换至开启状态，从而使逻辑值1及0分别被储存于第一及第二数据节点134a-134b上。为将逻辑值0写入第一数据节点134a并将逻辑值1写入第二数据节点134b，可将第一sram位线143a放电至gnd并可将vdd施加于第二sram位线143b。接着，可将vdd施加于sram字线146，以将第一及第二通栅晶体管131a-131b切换至开启状态，从而使逻辑值0及1分别被储存于第一及第二数据节点134a-134b上。
36.在该读取模式期间，可将nvm字线145放电至gnd，以使第一及第二访问晶体管111及121处于关闭状态，并因此使第一及第二nvm电路110及120保持闲置。此外，通过将第一及第二sram位线143a-143b预充电至vdd，可读出该第一及第二数据值。接着，可将vdd施加于sram字线146，以开启第一及第二通栅晶体管131a-131b。当在第一数据节点134a上储存逻辑值1并在第二数据值上储存逻辑值0时，第一sram位线143a将保持充电于其预充电电平，且第二sram位线143b将通过第二通栅晶体管131b及第二下拉晶体管133b被放电至gnd。相反，当在第一数据节点134a上储存逻辑值0并在第二数据节点134b上储存逻辑值1时，第二sram位线143b将保持充电于其预充电电平，且第一sram位线143a将通过第一通栅晶体管131a及第一下拉晶体管133a被放电至gnd。感测电路293可感测该sram位线的电性属性的变化作为储存数据的标示。
37.nv-sram单元100的三种传统sram操作模式确保存储器阵列200具有与sram相关联的相同优点，包括高性能及高可靠性。如上所述，除这三种传统sram操作模式以外，所揭示的nv-sram单元100具有三种额外操作模式(也就是，该重置模式、该复制模式，以及该重写模式)。
38.一般来说，在该重置模式中，可将第一及第二nvm装置112及122两者重置(也就是，编程)为高电阻状态，其如上所述代表逻辑值1。在该复制模式中，可将来自第一及第二数据节点134a及134b的该第一及第二数据值分别复制到第一及第二nvm装置112及122。具体地
说，与储存逻辑值0的一个数据节点连接的一个nvm装置将从高电阻状态(代表逻辑值1)切换至低电阻状态(代表逻辑值0)。与储存逻辑值1的数据节点连接的另一个nvm装置将保持高电阻状态。因此，被复制至第一及第二nvm装置112及122中的该数据值将镜像储存于第一及第二数据节点134a及134b上的数据值。此复制模式可例如在存储器阵列200断电之前由控制器295启动，以撷取最后储存的第一及第二数据值。因此，在断电期间，该第一及第二数据值(否则可能因该sram电路的易失性质而丢失)可由该第一及第二nvm装置保留。在该重写模式中，可将该第一及第二数据值分别从第一及第二nvm装置112及122重写回sram电路130的第一及第二数据节点134a及134b上。也就是说，可在sram电路130内恢复该数据值。此重写模式可例如在存储器阵列200通电时由控制器295启动，从而可恢复使用该第一及/或第二数据值的sram电路操作。
39.尤其，考虑各nv-sram单元100的第一及第二nvm电路110及120中的第一及第二nvm装置112及122为stt-mtj的示例实施例。
40.在选定nv-sram单元中的重置模式期间，可将第一及第二nvm装置112及122两者重置(也就是，编程)为rap状态(也就是，高电阻状态，其代表逻辑值1)。为达到此目的，可将第一组偏置条件施加于与该选定nv-sram单元连接的各种位线及字线，以将第一nvm装置112重置为rap状态。此第一组偏置条件可包括将vdd施加于第一sram位线143a、sram字线146、以及nvm字线145，并将第二sram位线143b、第一nvm位线141及第二nvm位线142放电至gnd。因此，电流从第一sram位线143a流经第一通栅晶体管131a并从第一访问晶体管111沿自由铁磁层311的方向流经第一nvm装置112，从而使自由铁磁层311保持或切换至rap状态。由于第二sram位线143b及第二nvm位线142都处于gnd，因此，电流不会流经第二nvm装置122且第二nvm装置122的状态保持不变。在将第一nvm装置112编程为rap状态之前或之后，可将第二组偏置条件(不同于该第一组)施加于与该选定nv-sram单元连接的各种位线及字线，从而也将第二nvm装置122重置为rap状态。此第二组偏置条件可包括将vdd施加于第二sram位线143b、sram字线146、以及nvm字线145，并将第一sram位线143a、第一nvm位线141及第二nvm位线142放电至gnd。因此，电流从第二sram位线143b流经第二通栅晶体管131b并从第二访问晶体管121沿自由铁磁层311的方向流经第二nvm装置122，从而使自由铁磁层311保持或切换至rap状态。这次，由于第一sram位线143a及第一nvm位线141都处于gnd，因此，电流不会流经第一nvm装置112且第一nvm装置112保持于rap状态中。
41.在该选定nv-sram单元中的复制模式期间，可将第一及第二数据节点134a及134b的该第一及第二数据值分别从第一及第二数据节点134a及134b复制到第一及第二nvm装置112及122。为达到此目的，可将不同于该第一及第二组的第三组偏置条件施加于与该选定nv-sram单元连接的各种位线及字线。此第三组偏置条件可包括将sram字线146放电至gnd，以关闭sram电路130的第一及第二通栅晶体管131a及131b，并将vdd施加于nvm字线146以及第一nvm位线141及第二nvm位线142。在此情况下，电流将仅流经与储存逻辑值0的一个数据节点电性连接的一个nvm电路，从而使该nvm装置切换至rp状态(也就是，低电阻状态，其代表逻辑值0)。例如，若第一数据节点134a储存逻辑值1，且第二数据节点134b储存逻辑值0，则在这些偏置条件下，电流将从第二nvm位线142(处于vdd)经过第二nvm装置122及第二访问晶体管121流向被放电至gnd的第二数据节点134b。由于在第二nvm装置122内，电流沿钉扎铁磁层312的方向流动，因此，自由铁磁层311切换至rp状态。然而，由于第一nvm位线141
及第一数据节点134a都处于vdd，因此，电流不流经第一nvm电路110，且第一nvm装置112保持于rap状态。或者，若第二数据节点134b储存逻辑值1且第一数据节点134a储存逻辑值0，则在这些相同的偏置条件下，电流将从第一nvm位线141(处于vdd)经过第一nvm装置112及第一访问晶体管111流向被放电至gnd的第一数据节点134a。由于在第一nvm装置112内，电流沿钉扎铁磁层312的方向流动，因此，自由铁磁层311切换至rp状态。然而，由于第二nvm位线142及第二数据节点134b都处于vdd，因此，电流不流经第二nvm电路120，且第二nvm装置122保持于rap状态。换句话说，在复制模式期间施加的该第三组偏置条件确保被复制到第一及第二nvm装置112及122的该数据值将镜像储存于第一及第二数据节点134a及134b上的该数据值。
42.在该选定nv-sram单元中的重写模式期间，第一及第二nvm装置112及122可分别将该第一及第二数据值重写回sram电路130的第一及第二数据节点134a及134b上。为达到此目的，初始可将不同于该第一、第二及第三组的第四组偏置条件施加于与该选定nv-sram单元连接的各种位线及字线，以使第一数据节点134a及第二数据节点134b上的电压电平等于某特定电压电平(v
rewrite
)。v
rewrite
可例如在0v与vdd之间(例如，在vdd/2)，但不会高到能够生成足够的电流经过该nvm装置，从而导致电阻状态的切换。此第四组偏置条件可包括将vdd施加于sram字线146，将v
rewrite
施加于第一及第二sram位线143a及143b，并将nvm字线145以及第一及第二nvm位线141及142放电至gnd。因此，第一及第二数据节点134a及134b将被预充电至v
rewrite
。接着，可将不同于该第一、第二、第三及第四组的第五组偏置条件施加于与该选定nv-sram单元连接的各种位线及字线。此第五组可包括将第一及第二nvm位线141-142保持于gnd，将sram字线146放电至gnd，以关闭sram电路130的第一及第二通栅晶体管131a及131b，并将vdd施加于nvm字线145，以开启第一及第二nvm电路110及120的第一及第二访问晶体管111及121。因此，电流流动将分别从第一及第二数据节点134a及134b沿第一及第二nvm位线141及142的方向。然而，由于在复制模式之后，一个nvm装置(也就是，第一nvm装置112或第二nvm装置122)具有低电阻状态且另一个nvm装置具有高电阻状态，因此，电流流过低电阻nvm装置快于流过高电阻装置。因此，与高电阻nvm装置连接的数据节点上的电压电平相比，与低电阻nvm装置连接的数据节点上的电压电平以较快的速率被下拉。而且，由于sram电路130的反相器的交叉耦接，在一个反相器中的数据节点上的较低电压电平将使另一个反相器中的上拉晶体管开启并使下拉晶体管关闭，从而使另一个数据节点上的电压电平被上拉而不是下拉。例如，当第一及第二数据节点134a及134b都被预充电至v
rewrite
时，第一nvm装置112处于高电阻状态(代表逻辑值1)，且第二nvm装置122处于低电阻状态(代表逻辑值0)时，电流将较快地流过第二nvm装置122，从而以较快的速率下拉第二数据节点134b(例如，将逻辑值0重写回第二数据节点134b上)。而且，由于交叉耦接，在此第二数据节点134b上的较低电压电平将开启第一上拉晶体管132a并关闭第一下拉晶体管133a，从而上拉第一数据节点134a上的电压电平(例如，将逻辑值1重写回第一数据节点134a上)。或者，当第一及第二数据节点134a及134b都被预充电至v
rewrite
时，第一nvm装置112处于低电阻状态(代表逻辑值0)，且第二nvm装置122处于高电阻状态(代表逻辑值1)，电流将较快地流过第一nvm装置112，从而以较快的速率下拉第一数据节点134a(例如，将逻辑值0重写回第一数据节点134a上)。而且，由于交叉耦接，在此第一数据节点134a上的较低电压电平将开启第二上拉晶体管132b并关闭第二下拉晶体管133b，从而上拉第二数据节点134b上的
电压电平(例如，将逻辑值1重写回第二数据节点134b上)。
43.如上所述，该复制模式可在存储器阵列200断电之前由控制器295启动，从而在第一及第二nvm电路110及120的第一及第二nvm装置112及122中撷取最后储存的第一及第二数据值。这确保在断电期间继续储存该第一及第二数据值(否则将由于该sram电路的易失性而丢失)。此外，该重写模式可在存储器阵列200通电时由控制器295启动，从而可恢复使用该第一及/或第二数据值的sram电路操作。该重置模式初始可在sram电路130的任意数据储存之前执行。此外，必须在完成每个重写模式与开始下一复制模式之间重复该重置模式，因为第一及第二nvm装置112及122必须都处于高电阻状态，以使复制功能如上所述工作。不过，在该重置模式期间，当前储存于该第一及第二数据节点上的该第一及第二数据值可能丢失。这是因为该第一组偏置条件导致该第一数据节点被充电至vdd且第二数据节点被放电至gnd，且该第二组偏置条件导致该第一数据节点被放电至gnd且该第二数据节点被充电至vdd。为防止在该重置模式期间数据丢失，该重置模式可仅在当前储存的第一及第二数据值被视为不必要或过时时触发(例如，由标志旗标示)并在新的第一及第二数据值将被写入第一及第二数据节点134a及134b时在下一写入模式之前执行。或者，为防止在该重置模式期间数据丢失，可采用标准架构方法。例如，可在每个重置模式之前，在临时缓冲器中临时储存当前第一及第二数据值，并在该重置模式之后，恢复这些第一及第二数据值。
44.在上面说明并在图1中显示的nv-sram单元100的实施例中，sram电路130具有六个晶体管。具体地说，它被显示为6t sram电路，具有单个读取/写入端口，通过该端口执行读取及写入操作。然而，应当注意，可选地，nv-sram单元100的sram电路130可具有超过六个晶体管，提供多个端口，通过这些端口可执行读取及/或写入操作。本领域的技术人员将意识到，该多端口sram允许相同行或不同行中的相同存储器单元或不同存储器单元的两次访问在相同时钟周期期间(也就是，在相同访问周期期间)发生。
45.例如，如图4中所示，sram电路130可替代地包括上述六个晶体管加上两个额外晶体管，以使其成为具有读取/写入端口及只读端口的八晶体管(8t)sram电路。该两个额外晶体管可包括额外通栅晶体管431(例如，额外nfet)及额外下拉晶体管433(例如，另一个额外nfet)，它们串联连接于额外sram位线443与gnd之间。额外下拉晶体管433的栅极可与第二数据节点134b电性连接，且额外通栅晶体管431的栅极可与额外sram字线446电性连接。这样的sram电路可通过第一及第二通栅晶体管131a及131b经由一个端口实现读取/写入操作，如上面详细所述，以及通过额外通栅晶体管431经由另一个端口实现单端读取操作。在单端读取操作期间，第一及第二nvm电路110及120可为不活动/禁用。可将额外sram位线443预充电至vdd，且可将vdd施加于额外sram字线446，以开启额外通栅晶体管431。若储存于第二数据节点134b上的该第二数据值为逻辑值0，则在该单端读取操作期间，在第二数据节点134b上的电压电平将被下拉，且额外的下拉晶体管433将保持关闭，使得额外的sram位线443不会被放电。相反，若储存在该第二数据节点上的该第二数据值为逻辑值1，则在该单端读取操作期间，在第二数据节点134b上的电压电平将被上拉，且额外的下拉晶体管433将开启，使得额外的sram位线443通过额外的通栅晶体管431及额外的下拉晶体管433被放电至gnd。在这样的8t-sram电路的情况下，可将额外的sram字线446放电至gnd，使得在上述重置、复制及重写操作期间，额外的通栅晶体管431处于关闭状态。
46.或者，sram电路130可包括上述六个晶体管加上四个额外的晶体管，以使其成为十
晶体管(10t)sram电路，从而具有两个读取/写入端口(未显示)。或者，sram电路130可具有任意其它的sram配置，其包括上面讨论的至少六个晶体管，具有第一及第二数据节点134a及134b，这些数据节点位于一对交叉耦接的第一及第二反相器中的上拉与下拉晶体管之间的结处，并分别与第一及第二nvm电路110及120电性连接。
47.应当注意，若各nv-sram单元100中的sram电路130包括额外晶体管来提供一个或多个额外端口(例如，如上所述及图4中所示)。存储器阵列200还可包括一条或多条额外位线及一条或多条额外字线，以支持使用该一个或多个额外端口的读取及/或写入操作。例如，如图5中所示，若各nv-sram单元100中的sram电路130包括八个晶体管(例如，为8t-sram电路，如图4中所示)，则nv-sram单元100中的各列的该组位线还可包括额外sram位线443，且各行的该组字线还可包括额外sram字线446。而且，周边电路291及292可经配置以响应控制器295的控制信号选择性偏置该额外位线及字线，且感测电路293可经配置以执行任意所需的感测操作。
48.请参照图6的流程图，本文中还揭示一种操作存储器阵列200内的选定nv-sram单元100(如上所述并如图1-2中所示)的方法的实施例。
49.具体地说，该方法可包括提供存储器阵列，例如上面详细说明并在图2中显示的存储器阵列200，并对存储器阵列200通电(见过程步骤602)。存储器阵列200可包括呈行列设置的多个nv-sram单元100。各nv-sram单元100可包括sram电路130、与sram电路130的第一数据节点134a电性连接的第一nvm电路110、以及与sram电路130的第二数据节点134b电性连接的第二nvm电路120，如上所述并如图1中所示。
50.该方法可包括，当对该存储器阵列通电时，将第一及第二nvm装置112及122重置为高电阻状态，如上所述，该高电阻状态代表逻辑值1(见过程步骤604)。例如，考虑第一及第二nvm装置112及122为stt-mtj的示例实施例。为将第一及第二nvm装置112及122重置为rap状态(也就是，高电阻状态，其代表逻辑值1)，可将vdd施加于第一sram位线143a、sram字线146及nvm字线145，并可将第二sram位线143b、第一nvm位线141及第二nvm位线142放电至gnd。因此，电流从第一sram位线143a流经第一通栅晶体管131a并从第一访问晶体管111沿自由铁磁层311的方向流经第一nvm装置112，从而使自由铁磁层311保持或切换至rap状态。由于第二sram位线143b及第二nvm位线142都处于gnd，因此，电流不会流经第二nvm装置122且第二nvm装置122的状态保持不变。在将第一nvm装置112重置为rap状态之前或之后，还可将vdd施加于第二sram位线143b、sram字线146及nvm字线145，并可将第一sram位线143a，第一nvm位线141及第二nvm位线142放电至gnd。因此，电流从第二sram位线143b流经第二通栅晶体管131b并从第二访问晶体管121沿自由铁磁层311的方向流经第二nvm装置122，从而使自由铁磁层311保持或切换至rap状态。这时，由于第一sram位线143a及第一nvm位线141都处于gnd，因此，电流不会流经第一nvm装置112且第一nvm装置112保持于rap状态。
51.应当注意，下面在过程步骤612更详细讨论此重置过程步骤的时序。
52.该方法还可包括，当对该存储器阵列通电时，以传统sram操作模式的其中一种或多种(也就是，待机模式、写入模式及读取模式)操作该选定nv-sram单元100，在此期间，第一及第二nvm电路110及120被禁用/不活动(也就是，闲置)(见过程步骤606)。在sram电路的传统待机、写入及读取操作模式期间所采用的过程为熟知技术，并且也就结构实施例在上面作了详细说明。
53.该方法还可包括，在对存储器阵列200断电之前并在重置第一及第二nvm装置112及122以后，将该第一及第二数据值分别从第一及第二数据节点134a及134b复制到第一及第二nvm装置112及122(见过程步骤608)。在此复制过程期间，与储存逻辑值0的一个数据节点连接的一个nvm装置将从高电阻状态(代表逻辑值1)切换至低电阻状态(代表逻辑值0)。与储存逻辑值1的数据节点连接的另一个nvm装置将保持于高电阻状态。因此，被复制至第一及第二nvm装置112及122中的该数据值将镜像储存于第一及第二数据节点134a及134b上的该数据值。例如，考虑第一及第二nvm装置112及122为stt-mtj的示例实施例。为将该第一及第二数据值从第一及第二数据节点134a及134b复制到第一及第二nvm装置112及122，可将sram字线146放电至gnd，以关闭sram电路130的第一及第二通栅晶体管131a及131b，并可将vdd施加于nvm字线146以及第一nvm位线141及第二nvm位线142。在此情况下，电流将仅流经与储存逻辑值0的一个数据节点电性连接的一个nvm电路，从而使这一个nvm装置切换至该rp状态(也就是，低电阻状态，其代表逻辑值0)。因此，该复制模式确保被复制到第一及第二nvm装置112及122的该数据值镜像储存于第一及第二数据节点134a及134b上的该数据值。因此，在断电期间，该第一及第二数据值(否则可能因该sram电路的易失性质而丢失)可由该第一及第二nvm装置保留。
54.该方法还可包括，在该存储器阵列通电时，将该第一及第二数据值分别从第一及第二nvm电路110及120的第一及第二nvm装置112及122重写回sram电路130的第一及第二数据节点134a及134b(见过程步骤610)。例如，考虑第一及第二nvm装置112及122为stt-mtj的示例实施例。为将该第一及第二数据值分别重写回sram电路130的第一及第二数据节点134a及134b上，首先必须使第一数据节点134a及第二数据节点134b上的电压电平等于某特定电压电平(v
rewrite
)。v
rewrite
可为例如在0v与vdd之间(例如，在vdd/2)，但不会高到能够生成足够的电流经过该nvm装置，从而导致电阻状态的切换。为了将第一及第二数据节点134a及134b两者设置在v
rewrite
，可将vdd施加于sram字线146，可将v
rewrite
施加于第一及第二sram位线143a及143b，并可将nvm字线145及第一及第二nvm位线141及142放电至gnd。因此，第一及第二数据节点134a及134b将被预充电至v
rewrite
。接着，可将第一及第二nvm位线141-142保持于gnd，可将sram字线146放电至gnd，以关闭sram电路130的第一及第二通栅晶体管131a及131b，并可将vdd施加于nvm字线145，以开启第一及第二nvm电路110及120的第一及第二访问晶体管111及121。因此，电流流动将分别从第一及第二数据节点134a及134b沿第一及第二nvm位线141及142的方向。然而，由于在该复制过程之后，一个nvm装置(也就是，第一nvm装置112或第二nvm装置122)将会是低电阻nvm装置且另一个将会是高电阻装置，因此，电流流过该低电阻nvm装置将快于电流流过该高电阻nvm装置。因此，与该高电阻nvm装置连接的该数据节点上的电压电平相比，与该低电阻装置连接的该数据节点上的电压电平将以较快的速率被下拉。此外，由于sram电路130内的该反相器的交叉耦接，因此，当在一个反相器内的一个数据节点上的电压电平以较快的速率被下拉时，它将使另一个反相器中的上拉晶体管开启并使该另一个反相器中的下拉晶体管关闭，从而使与高电阻nvm装置连接的另一个数据节点上的电压电平被上拉而不是下拉。因此，在该重写过程之后，在第一及第二数据节点134a及134b上的电压电平将镜像第一及第二nvm装置112及122的储存数据。
55.如上所述，可在存储器阵列200断电之前启动在过程步骤608的该复制，以在第一及第二nvm装置112及122中撷取最后储存的第一及第二数据值。这确保在断电期间继续储
存该第一及第二数据值(否则将由于该sram电路的易失性而丢失)。此外，在存储器阵列200通电时可启动在过程步骤610的该重写，从而可恢复使用该第一及/或第二数据值的sram电路操作。在过程步骤604的该重置初始可在sram电路130中的任意写入操作之前执行。此外，必须在完成每个重写模式与开始下一复制模式之间重复该重置，因为第一及第二nvm装置112及122必须都处于高电阻状态，以使该复制过程如上所述工作。不过，在该重置过程期间，当前储存于该第一及第二数据节点上的该第一及第二数据值可能丢失。因此，该方法还可包括，在重复该重置过程之前，防止数据丢失(见过程步骤612)。例如，该重置模式可仅在当前储存的第一及第二数据值被视为不必要或过时时触发(例如，由标志旗)并在新的第一及第二数据值将被写入第一及第二数据节点134a及134b的下一写入操作之前执行。或者，可在该重置过程之前，在临时缓冲器中临时储存该第一及第二数据值，并在该重置过程之后，恢复这些第一及第二数据值。
56.应当理解，本文中所使用的术语是出于说明所揭示的结构及方法的目的，并非意图限制。例如，除非上下文中另外明确指出，否则这里所使用的单数形式“一个”以及“该”也意图包括复数形式。另外，本文中所使用的术语“包括”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其组。而且，本文中所使用的术语例如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“之下”、“下方的”、“之上”、“上方的”、“平行”、“垂直”等意图说明当它们以附图中取向并显示时的相对位置(除非另外指出)，且术语如“碰触”、“直接接触”、“毗邻”、“直接相邻”、“紧邻”等意图表示至少一个元件物理接触另一个元件(没有其它元件隔开所述元件)。本文中所使用的术语“横向”说明当元件以附图中取向并显示时这些元件的相对位置，尤其表示一个元件位于另一个元件的侧边而不是另一个元件的上方或下方。例如，一个元件横向邻近另一个元件将在该另一个元件旁边，一个元件横向紧邻另一个元件将直接在该另一个元件旁边，以及一个元件横向围绕另一个元件将邻近并环绕该另一个元件的外侧壁。下面的权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括执行该功能的任意结构、材料或动作结合具体请求保护的其它请求保护的元素。
57.对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释所述实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

技术特征：

1.一种存储器单元，包括：静态随机访问存储器电路，包括第一数据节点及第二数据节点；第一非易失性存储器电路，与该第一数据节点电性连接；以及第二非易失性存储器电路，与该第二数据节点电性连接。2.如权利要求1所述的存储器单元，其中，该存储器单元经配置以使来自该第一数据节点的第一数据值以及来自该第二数据节点的第二数据值能够分别被复制到该第一非易失性存储器电路及该第二非易失性存储器电路中，从而在含有该存储器单元的存储器阵列断电时保留该第一数据值及该第二数据值，以及其中，该存储器单元还经配置以使该第一数据值及该第二数据值能够在该存储器阵列通电时分别从该第一非易失性存储器电路及该第二非易失性存储器电路被重写回该第一数据节点及该第二数据节点。3.如权利要求1所述的存储器单元，其中，该第一非易失性存储器电路包括：串联连接于该第一数据节点与第一非易失性存储器位线之间的第一访问晶体管及第一两端子非易失性存储器装置，以及其中，该第二非易失性存储器电路包括：串联连接于该第二数据节点与第二非易失性存储器位线之间的第二访问晶体管及第二两端子非易失性存储器装置。4.如权利要求3所述的存储器单元，其中，该第一访问晶体管及该第二访问晶体管的栅极与相同非易失性存储器字线电性连接。5.如权利要求3所述的存储器单元，其中，该第一两端子非易失性存储器装置及该第二两端子非易失性存储器装置包括自旋转移力矩型磁隧道结。6.如权利要求1所述的存储器单元，其中，该静态随机访问存储器电路包括六晶体管静态随机访问存储器单元，该六晶体管静态随机访问存储器单元包括：第一反相器，包括：第一上拉晶体管；以及串联连接的第一下拉晶体管，其中，该第一数据节点位于该第一上拉晶体管与该第一下拉晶体管之间的第一结处；第二反相器，与该第一反相器交叉耦接并包括：第二上拉晶体管；以及串联连接的第二下拉晶体管，其中，该第二数据节点位于该第二上拉晶体管与该第二下拉晶体管之间的第二结处；第一通栅晶体管，串联连接于第一静态随机访问存储器位线与该第一数据节点之间；以及第二通栅晶体管，串联连接于第二静态随机访问存储器位线与该第二数据节点之间。7.如权利要求6所述的存储器单元，其中，该第一通栅晶体管及该第二通栅晶体管的栅极与相同静态随机访问存储器字线电性连接。8.如权利要求1所述的存储器单元，其中，该静态随机访问存储器电路包括超过六个晶体管。9.一种存储器阵列，包括：
存储器单元，呈行列设置，其中，各存储器单元包括：静态随机访问存储器电路，包括第一数据节点及第二数据节点；第一非易失性存储器电路，与该第一数据节点电性连接；以及第二非易失性存储器电路，与该第二数据节点电性连接，其中，各存储器单元经配置以使来自该第一数据节点的第一数据值以及来自该第二数据节点的第二数据值能够分别被复制到该第一非易失性存储器电路及该第二非易失性存储器电路中，从而在该存储器阵列断电时保留该第一数据值及该第二数据值，以及其中，各存储器单元还经配置以使该第一数据值及该第二数据值能够在该存储器阵列通电时分别从该第一非易失性存储器电路及该第二非易失性存储器电路被重写回该第一数据节点及该第二数据节点。10.如权利要求9所述的存储器阵列，还包括：静态随机访问存储器字线，其中，该存储器单元的各行具有与该行中的各存储器单元的该静态随机访问存储器电路电性连接的对应静态随机访问存储器字线；非易失性存储器字线，其中，该存储器单元的各行具有与该行中的各存储器单元的该第一非易失性存储器电路及该第二非易失性存储器电路电性连接的对应非易失性存储器字线；静态随机访问存储器位线对，其中，该存储器单元的各列具有与该列中的各存储器单元的该静态随机访问存储器电路电性连接的对应静态随机访问存储器位线对；第一非易失性存储器位线，其中，该存储器单元的各列具有与该列中的各存储器单元的该第一非易失性存储器电路电性连接的对应第一非易失性存储器位线；以及第二非易失性存储器位线，其中，该存储器单元的各列具有与该列中的各存储器单元的该第二非易失性存储器电路电性连接的对应第二非易失性存储器位线。11.如权利要求9所述的存储器阵列，其中，在各存储器单元中，该第一非易失性存储器电路包括：串联连接于该第一数据节点与含有该存储器单元的特定列的第一非易失性存储器位线之间的第一访问晶体管及第一两端子非易失性存储器装置，且该第二非易失性存储器电路包括：串联连接于该第二数据节点与含有该存储器单元的该特定列的第二非易失性存储器位线之间的第二访问晶体管及第二两端子非易失性存储器装置。12.如权利要求11所述的存储器阵列，其中，在各存储器单元中，该第一访问晶体管及该第二访问晶体管的栅极与含有该存储器单元的特定行的非易失性存储器字线电性连接。13.如权利要求11所述的存储器阵列，其中，在各存储器单元中，该第一两端子非易失性存储器装置及该第二两端子非易失性存储器装置包括自旋转移力矩型磁隧道结。14.如权利要求9所述的存储器阵列，其中，在各存储器单元中，该静态随机访问存储器电路包括六晶体管静态随机访问存储器电路，该六晶体管静态随机访问存储器电路包括：第一反相器，包括：第一上拉晶体管；以及串联连接的第一下拉晶体管，其中，该第一数据节点位于该第一上拉晶体管与该第一下拉晶体管之间的第一结处；第二反相器，与该第一反相器交叉耦接并包括：
第二上拉晶体管；以及串联连接的第二下拉晶体管，其中，该第二数据节点位于该第二上拉晶体管与该第二下拉晶体管之间的第二结处；第一通栅晶体管，串联连接于含有该存储器单元的特定列的第一静态随机访问存储器位线与该第一数据节点之间；以及第二通栅晶体管，串联连接于该特定列的第二静态随机访问存储器位线与该第二数据节点之间。15.如权利要求14所述的存储器阵列，其中，在各存储器单元中，该第一通栅晶体管与该第二通栅晶体管的栅极与含有该存储器单元的特定行的静态随机访问存储器字线电性连接。16.如权利要求9所述的存储器阵列，其中，在各存储器单元中，该静态随机访问存储器电路包括超过六个晶体管。17.一种方法，包括：提供包括呈行列设置的存储器单元的存储器阵列，其中，各存储器单元包括：包括第一数据节点及第二数据节点的静态随机访问存储器电路；与该第一数据节点电性连接的第一非易失性存储器电路；以及与该第二数据节点电性连接的第二非易失性存储器电路；在该存储器阵列中的选定存储器单元中，将来自该第一数据节点的第一数据值以及来自该第二数据节点的第二数据值分别复制到该第一非易失性存储器电路及该第二非易失性存储器电路中；以及在该选定存储器单元中，将该第一数据值及该第二数据值分别从该第一非易失性存储器电路及该第二非易失性存储器电路重写回该第一数据节点及该第二数据节点。18.如权利要求17所述的方法，其中，该第一非易失性存储器电路包括：串联连接于该第一数据节点与第一非易失性存储器位线之间的第一访问晶体管及第一两端子非易失性存储器装置，其中，该第二非易失性存储器电路包括：串联连接于该第二数据节点与第二非易失性存储器位线之间的第二访问晶体管及第二两端子非易失性存储器装置，其中，该第一两端子非易失性存储器装置及该第二两端子非易失性存储器装置为可编程，以具有代表逻辑值1的第一电阻以及小于该第一电阻并代表逻辑值0的第二电阻的其中之一，其中，该第一访问晶体管及该第二访问晶体管的栅极与非易失性存储器字线电性连接，其中，该静态随机访问存储器电路包括六晶体管静态随机访问存储器单元，该六晶体管静态随机访问存储器单元包括串联连接于第一静态随机访问存储器位线与该第一数据节点之间的第一通栅晶体管以及串联连接于第二静态随机访问存储器位线与该第二数据节点之间的第二通栅晶体管，以及其中，该第一通栅晶体管及该第二通栅晶体管的栅极与非易失性存储器字线电性连接。19.如权利要求18所述的方法，还包括，在该选定存储器单元中，将该第一两端子非易失性存储器装置及该第二两端子非易失性存储器装置重置为该第一电阻，其中，该复制将
与储存逻辑值0的该第一数据节点及该第二数据节点的其中之一连接的该第一两端子非易失性存储器装置及该第二两端子非易失性存储器装置的其中之一切换为该第二电阻。20.如权利要求19所述的方法，其中，在该存储器阵列断电时执行该复制，以确保该第一数据值及该第二数据值被保留，其中，在该存储器阵列通电时执行该重写，以及其中，该重置在该复制之前执行并要求防止意外的数据丢失。

技术总结

本发明涉及非易失性静态随机访问存储器，揭示一种非易失性静态随机访问存储器(NV-SRAM)单元的实施例。该NV-SRAM单元包括静态随机访问存储器(SRAM)电路(例如，传统的高性能、高可靠性SRAM电路)。然而，为了在仍保留与SRAM电路操作相关联的优点的同时避免易失性，该NV-SRAM单元还包括一对NVM电路。这些NVM电路在断电之前撷取储存于该SRAM电路的数据节点上的数据值，并在通电时将这些数据值重写回该SRAM电路的数据节点上。本发明还揭示一种操作存储器阵列中的选定NV-SRAM单元的方法的实施例。例。例。