集成电路和半导体存储系统的制作方法

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集成电路和半导体存储系统
1.相关申请的交叉引用
2.本技术要求2021年5月10日向韩国知识产权局提交的申请号为10-2021-0060050的韩国专利申请的优先权，其全部内容通过引用合并于本文中。
技术领域
3.各种实施例总体上涉及集成电路和半导体存储系统，更具体地，涉及基于内部时钟信号来输出数据的集成电路以及包括该集成电路的半导体存储系统。

背景技术：

4.通常，包括半导体装置和半导体存储装置的集成电路可以通过从外部主机装置接收信号来执行各种电路操作。集成电路可以输出通过各种电路操作而获得的数据。数据输出电路可以用于输出数据，而集成电路可以安装有数据输出电路。
5.由于各种原因，在输入到集成电路的数据和从集成电路输出的数据中可能会发生抖动。数据中的抖动可以指数据从逻辑“低(l)”电平转变为逻辑“高(h)”电平或数据从逻辑“h”电平转变为逻辑“l”电平的时间发生偏差的现象。当在数据中发生抖动时，可能会降低数据的可靠性。
6.造成数据中的抖动的原因有三个。
7.第一个原因是由于系统影响而发生抖动。由于系统影响引起的抖动可以取决于系统的操作和结构而发生，并且可以由串扰、阻抗失配等引起。第二个原因是由于数据本身而发生抖动。由于数据本身引起的抖动可以取决于发送和接收的数据的模式而发生，并且可以由符号间干扰、占空比失真等引起。第三个原因是由于随机噪声而发生抖动。由于随机噪声引起的抖动可以取决于反射到信号的噪声，并且可以由热噪声、粉红噪声等引起。
8.近年来，为了克服与数据中发生抖动相关的问题，可以在集成电路的内部安装校准电路、均衡电路等。然而，校准电路或均衡电路可以具有相对较大的电路尺寸和较多的消耗驱动电流。因此，校准电路或均衡电路不可避免地成为电路设计的负担因素。

技术实现要素：

9.在本公开的一个实施例中，一种集成电路可以包括：驱动性能控制电路，其被配置为基于多段数据的数据模式来生成与该多段数据中的每一个相对应的驱动性能控制信号；以及数据输出电路，其被配置为基于内部时钟信号来顺序地输出该多段数据以及基于该驱动性能控制信号来控制反映到该多段数据的每一个的驱动性能。
10.在一个实施例中，当相同逻辑电平的连续数据包括在该多段数据的数据模式中时，该驱动性能控制电路可以激活与该相同逻辑电平的连续数据的数量相对应的多个驱动性能控制信号。
11.在本公开的实施例中，一种半导体存储系统可以包括主机装置，其被配置为提供步骤设置信息。所述半导体存储系统还可以包括半导体存储装置。该半导体存储装置可以
包括：驱动性能控制电路，其被配置为基于多段数据的数据模式来生成与该多段数据中的每一个相对应的驱动性能控制信号。该半导体存储装置还可以包括数据输出电路，该数据输出电路被配置为基于内部时钟信号来顺序地输出该多段数据以及基于该驱动性能控制信号来控制反映到该多段数据中的每一个的驱动性能。可以基于步骤设置信息来设置半导体存储装置的驱动性能控制步骤。
附图说明
12.通过结合附图进行的以下详细描述，将更清楚地理解本公开主题的上述和其他方面、特征和优点，其中：
13.图1是示出根据本公开的实施例的集成电路的结构的框图；
14.图2是示出根据本公开的实施例的集成电路的结构的框图；
15.图3是示出图2的数据同步电路的结构的电路图；
16.图4是示出图2的数据驱动电路的结构的电路图；
17.图5是示出图2的向下驱动性能控制电路的结构的电路图；
18.图6是示出图2的向上驱动性能控制电路的结构的电路图；
19.图7是用于描述图2的集成电路的电路操作的波形图；
20.图8是示出本公开的实施例的集成电路的结构的框图；
21.图9是示出图8的数据驱动电路的结构的电路图；
22.图10是示出图8的向下驱动性能控制电路的结构的图；
23.图11是用于描述图10的向下驱动性能控制电路的电路操作的波形图；
24.图12是用于描述图8的集成电路的电路操作的波形图；
25.图13是示出根据本公开的实施例的半导体存储系统的框图；以及
26.图14是用于描述图13的半导体存储系统的电路操作的波形图。
具体实施方式
27.本公开的描述仅仅是结构和/或功能描述的实施例。本公开的权利范围不应被解释为限于说明书中描述的实施例。也就是说，本公开的权利范围应当理解为包括可以实现技术精神的等同形式，因为可以以各种方式来修改实施例并且实施例可以具有各种形式。此外，本公开所提出的目的或效果并不意味着一个具体实施例应包括所有的目的或效果或仅包括这些效果。因此，本公开的权利范围不应理解为受其限制。
28.本文中描述的术语的含义应理解如下。
29.诸如“第一”和“第二”的术语用于将一个元件与另一个元件区分开，并且本公开的范围不应受这些术语的限制。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
30.单数表述应理解为也包括复数表述，除非在上下文中另有明确表述。诸如“包括”或“具有”术语应理解为指示存在集合特征、整数、步骤、操作、元件、部分或它们的组合，不排除存在或添加一个或更多个其他特征、整数、步骤、操作、元件、部分或其组合的可能性。
31.在每个步骤中，为了描述方便，使用了符号(例如，a、b和c)，并且符号不描述步骤的顺序。除非在上下文中清楚地描述了特定顺序，否则这些步骤可以按照与上下文中描述
的顺序不同的顺序来执行。即，这些步骤可以根据所描述的顺序执行，可以与所描述的顺序基本同时执行，或者可以以与所描述的顺序相反的顺序来执行。
32.除非另有定义，本文中使用的所有术语(包括技术术语或科学术语)具有与本领域的技术人员通常理解的含义相同的含义。常用词典中定义的术语应理解为具有与相关技术上下文中的术语相同的含义，其除非在申请中明确定义否则不应解释为具有理想的或过于正式的含义。
33.提供了集成电路的实施例，其能够通过根据多段数据的数据模式来控制驱动性能而输出多段数据，以及包括该集成电路的半导体存储系统的实施例。
34.根据本公开的实施例，可以根据多段数据的数据模式来控制驱动性能，因此可减少或最小化反映到段多段输出数据的抖动。
35.图1是示出根据实施例的集成电路100的结构的框图。
36.参见图1，集成电路100可以包括驱动性能控制电路110和数据输出电路120。
37.驱动性能控制电路110可以被配置为基于多段数据的数据模式来生成与多段数据中的每一个相对应的驱动性能控制信号ctr_drv。例如，多段数据可以通过一个数据输入端n_in来串联输入。在另一示例中，可以通过多个数据输入端并行输入多段数据。下面将参照图2对其进行详细描述。
38.数据输出电路120可以被配置为基于内部时钟信号clk_inn来顺序地输出多段数据。数据输出电路120可以通过数据输入端n_in来接收多段数据，并且可以通过输出端n_out来顺序地输出多段数据。数据输出电路120可以基于驱动性能控制信号ctr_drv来控制反映到多段数据中的每一个的驱动性能。
39.尽管在附图中未示出，但是预驱动器和主驱动器可以耦接到输出端n_out。通过输出端n_out输出的多段数据可以经由预驱动器和主驱动器通过输出焊盘而最终输出到集成电路100的外部。
40.根据实施例的集成电路100可以基于多段数据的数据模式来控制反映到该多段数据中的每一个的数据输出电路120的驱动性能。
41.图2是示出根据实施例的集成电路200的结构的框图。
42.参见图2，集成电路200可以包括数据输出电路210以及驱动性能控制电路220_1和220_2。在图2中示出了作为多段数据的四段数据被并行输入到集成电路200。例如，多段数据可以包括并行输入的第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb。内部时钟信号可以包括与第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb相对应并且彼此具有不同相位的多个相位时钟信号。例如，内部时钟信号可以包括第一相位时钟信号至第四相位时钟信号clk_i、clk_q、clk_ib和clk_qb(参见图3)。在该示例中，第一相位时钟信号至第四相位时钟信号clk_i、clk_q、clk_ib和clk_qb可以具有90
°
的相位差。
43.数据输出电路210可以被配置为基于第一相位时钟信号至第四相位时钟信号clk_i、clk_q、clk_ib和clk_qb而顺序地输出第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb。数据输出电路210可以接收第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb，并最终输出最终数据dat_fin。数据输出电路210可以被配置为基于稍后描述的向上驱动性能控制信号ctr_drv_up和向下驱动性能控制信号ctr_drv_dn来控制反映到第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb中的每一个的驱动性能。例如，数据输出电路210可以包括数
据同步电路211和数据驱动电路212。
44.首先，数据同步电路211可以被配置为基于多个相位时钟信号来同步多段数据。例如，数据同步电路211可以基于第一相位时钟信号至第四相位时钟信号clk_i、clk_q、clk_ib和clk_qb来同步第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb。
45.参考图3要详细描述的数据同步电路211可以通过采样操作来生成与第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb相对应的第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb以及第一低采样数据至第四低采样数据smp_li、smp_lq、smp_lib和smp_lqb。例如，第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb可以包括第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的逻辑“h”电平被采样的数据。第一低采样数据至第四低采样数据smp_li、smp_lq、smp_lib和smp_lqb可以包括第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的逻辑“l”电平被采样的数据。
46.数据同步电路211可以通过耦接操作来生成同步数据dat_syn。在数据同步电路211中生成的同步数据dat_syn可以作为输入信号来提供给稍后描述的数据驱动电路212。
47.图3是示出图2的数据同步电路211的结构的电路图。
48.参见图3，数据同步电路211可以包括采样电路310和耦接电路320。
49.首先，采样电路310可以被配置为通过利用多个相位时钟信号对多段数据进行采样来生成与该多段数据的逻辑电平相对应的多段采样数据。例如，采样电路310可以通过利用第一相位时钟信号至第四相位时钟信号clk_i、clk_q、clk_ib和clk_qb对第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb进行采样，来生成与第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的逻辑“h”电平相对应的第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb，以及与第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的逻辑“l”电平相对应的第一低采样数据至第四低采样数据smp_li、smp_lq、smp_lib和smp_lqb。在该示例中，采样电路310可以包括第一采样电路至第八采样电路311、312、313、314、315、316、317和318。
50.第一采样电路311至第四采样电路314可以被配置为对第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的逻辑“h”电平进行采样。第一采样电路311至第四采样电路314可以彼此类似地配置，因此为了便利起见，将描述第一采样电路311作为代表。
51.第一采样电路311可以被配置为通过利用第一相位时钟信号clk_i采样第一数据dat_i来生成第一高采样数据smp_hi。例如，第一采样电路311可以包括与非门nand和反相门inv。
52.与非门nand可以接收第一数据dat_i和第一相位时钟信号clk_i，对第一数据dat_i和第一相位时钟信号clk_i执行与非运算，并且输出与非运算结果作为输出信号。反相门inv可以接收与非门nand的输出信号并将其反相，以及输出反相结果作为第一高采样数据smp_hi。
53.通过上述结构，第一采样电路311可以对第一数据dat_i的逻辑“h”电平进行采样，以输出第一高采样数据smp_hi。类似地，第二采样电路312至第四采样电路314也可以对第二数据至第四数据dat_q、dat_ib和dat_qb的逻辑“h”电平进行采样，以输出第二高采样数据至第四高采样数据smp_hq、smp_hib和smp_hqb。
54.第五采样电路315至第八采样电路318可以被配置为对第一数据至第四数据dat_
i、dat_q、dat_ib和dat_qb的逻辑“l”电平进行采样。第五采样电路315至第八采样电路318可以彼此类似地配置，因此为了便利起见，将描述第五采样电路315作为代表。
55.第五采样电路315可以被配置为利用第一相位时钟信号clk_i对第一数据dat_i进行采样以生成第一低采样数据smp_li。例如，第五采样电路315可以包括反相门inv和或非门nor。
56.反相门inv可以接收第一相位时钟信号clk_i并将其反相，以及输出反相结果。或非门nor可以接收第一数据dat_i和反相门inv的输出信号，对第一数据dat_i和反相门inv的输出信号执行或非运算，以及输出或非运算结果作为第一低采样数据smp_li。
57.通过上述结构，第五采样电路315可以对第一数据dat_i的逻辑“l”电平进行采样以输出第一低采样数据smp_li。类似地，第六采样电路316至第八采样电路318也可以对第二数据至第四数据dat_q、dat_ib和dat_qb的逻辑“l”电平进行采样，以输出第二低采样数据至第四低采样数据smp_lq、smp_lib和smp_lqb。
58.接下来，耦接电路320可以被配置为耦接采样电路310的输出信号，以输出同步数据dat_syn。例如，耦接电路320可以耦接从采样电路310输出的第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb，并且输出耦接结果作为同步数据dat_syn。在该示例中，耦接电路320可以包括第一与非门至第七与非门nand1、nand2、nand3、nand4、nand5、nand6和nand7，以及第一反相门inv1至第二反相门inv2。
59.第一与非门nand1可以接收第一高采样数据smp_hi和第四相位时钟信号clk_qb，对第一高采样数据smp_hi和第四相位时钟信号clk_qb执行与非运算，以及输出与非运算结果作为输出信号。第二与非门nand2可以接收第二高采样数据smp_hq和第一相位时钟信号clk_i，对第二高采样数据smp_hq和第一相位时钟信号clk_i执行与非运算，以及输出与非运算结果作为输出信号。第三与非门nand3可以接收第三高采样数据smp_hib和第二相位时钟信号clk_q，对第三高采样数据smp_hib和第二相位时钟信号clk_q执行与非运算，以及输出与非运算结果作为输出信号。第四与非门nand4可以接收第四高采样数据smp_hqb和第三相位时钟信号clk_ib，对第四高采样数据smp_hqb和第三相位时钟信号clk_ib执行与非运算，以及输出与非运算结果作为输出信号。第五与非门nand5可以接收第一与非门nadn1和第二与非门nand2的输出信号，对第一与非门nand1和第二与非门nand2的输出信号执行与非运算，以及输出与非运算结果作为输出信号。第六与非门nand6可以接收第三与非门nand3和第四与非门nand4的输出信号，对第三与非门nand3和第四与非门nand4的输出信号执行与非运算，以及输出与非运算结果作为输出信号。第一反相门inv1可以接收第五与非门nand5的输出信号并将其反相，以及输出反相结果作为输出信号，而第二反相门inv2可以接收第六与非门nand6的输出信号并将其反相，以及输出反相结果作为输出信号。第七与非门nand7可以接收第一反相门inv1和第二反相门inv2的输出信号，对第一反相门inv1和第二反相门inv2的输出信号执行与非运算，以及输出与非运算结果作为同步数据dat_syn。
60.通过上述结构，耦接电路320可以耦接第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb，并且输出耦接结果作为同步数据dat_syn。同步数据dat_syn可以是通过串联排列第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb而生成的数据。
61.因此，数据同步电路211可以通过采样操作来生成第一高采样数据至第四高采样
数据smp_hi、smp_hq、smp_hib和smp_hqb以及第一低采样数据至第四低采样数据smp_li、smp_lq、smp_lib和smp_lqb。此外，数据同步电路211可以通过耦接第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb而生成同步数据dat_syn。
62.返回来参见图2，数据驱动电路212可以被配置为通过与驱动性能控制信号相对应的驱动性能来驱动数据同步电路211的输出信号dat_syn，以及输出驱动的输出信号作为最终数据dat_fin。例如，数据驱动电路212可以通过与向上驱动性能控制信号ctr_drv_up和向下驱动性能控制信号ctr_drv_dn相对应的驱动性能来驱动同步数据dat_syn作为数据同步电路211的输出信号，以及输出最终数据dat_fin。
63.图4是示出图2的数据驱动电路212的结构的电路图。
64.参见图4，数据驱动电路212可以包括向上驱动电路410和向下驱动电路420。
65.首先，向上驱动电路410可以被配置为基于向上驱动性能控制信号ctr_drv_up来控制数据移动路径430的向上驱动性能。例如，向上驱动电路410可以包括第一pmos晶体管pm1和第二pmos晶体管pm2。
66.第一pmos晶体管pm1和第二pmos晶体管pm2可以串联耦接在内部电源电压端v_inn与驱动节点n_drv之间。基于从外部传输的电源电压而在内部生成的内部电压可以施加到内部电源电压端v_inn。第一pmos晶体管pm1可以通过经由其栅极端接收向上驱动性能控制信号ctr_drv_up而导通和关断。将参照图5来详细地进行向上驱动性能控制信号ctr_drv_up的详细描述。第二pmos晶体管pm2可以经由其栅极端接收反相的使能信号enb。反相的使能信号enb可以是用于控制向上驱动电路410的激活操作的信号。反相的使能信号enb可以具有与稍后描述的非反相的使能信号en相反的相位。
67.通过上述结构，可以基于反相的使能信号enb来激活向上驱动电路410。向上驱动电路410可以基于处于激活状态的向上驱动性能控制信号ctr_drv_up来控制反映到驱动节点n_drv的向上驱动性能。向上驱动性能可以是用于将驱动节点n_drv驱动到逻辑“h”电平的驱动性能。
68.接下来，向下驱动电路420可以被配置为基于向下驱动性能控制信号ctr_drv_dn来控制数据移动路径430的向下驱动性能。例如，向下驱动电路420可以包括第一nmos晶体管nm1和第二nmos晶体管nm2。
69.第一nmos晶体管nm1和第二nmos晶体管nm2可以串联耦接在驱动节点n_drv与接地电压端vss之间。第一nmos晶体管nm1可以经由其栅极端来接收非反相的使能信号en。第二nmos晶体管nm2可以通过经由其栅极端接收向下驱动性能控制信号ctr_drv_dn而导通和关断。
70.通过上述结构，可以基于非反相的使能信号en来激活向下驱动电路420。向下驱动电路420可以基于处于激活状态的向下驱动性能控制信号ctr_drv_dn来控制反映到驱动节点n_drv的向下驱动性能。向下驱动性能可以是用于将驱动节点n_drv驱动到逻辑“l”电平的驱动性能。
71.接下来，数据移动路径430可以被配置为通过接收同步数据dat_syn来输出最终数据dat_fin。例如，数据移动路径430可以包括第一反相门至第三反相门inv1、inv2和inv3。第一反相门inv1至第三反相门inv3可以串联耦接。在本示例中，第二反相门inv2的输出端可以是驱动节点n_drv。
72.简言之，数据驱动电路212可以基于非反相的使能信号en和反相的使能信号enb被激活。数据驱动电路212可以基于向上驱动性能控制信号ctr_drv_up来控制反映到驱动节点n_drv的向上驱动性能。此外，数据驱动电路212可以基于向下驱动性能控制信号ctr_drv_dn来控制反映到驱动节点n_drv的向下驱动性能。
73.返回来参见图2，驱动性能控制电路220_1和220_2可以包括向下驱动性能控制电路220_1和向上驱动性能控制电路220_2。
74.首先，向下驱动性能控制电路220_1可以被配置为基于多段数据的数据模式中的第一逻辑电平的连续数据来激活向下驱动性能控制信号ctr_drv_dn。第一逻辑电平可以是逻辑“h”电平。例如，当逻辑“h”电平的连续数据包括在第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的数据模式中时，向下驱动性能控制电路220_1可以激活向下驱动性能控制信号ctr_drv_dn。
75.图5是示出图2的向下驱动性能控制电路220_1的结构的电路图。
76.参见图5，向下驱动性能控制电路220_1可以通过接收第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的逻辑“h”电平被采样而成的第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb来生成向下驱动性能控制信号ctr_drv_dn。例如，向下驱动性能控制电路220_1可以包括第一与非门至第六与非门nadn1、nand2、nand3、nand4、nand5和nand6、第一或非门nor1和第一反相门inv1。
77.第一与非门nandl可以接收第一高采样数据smp_hi和第二高采样数据smp_hq，对第一高采样数据smp_hi和第二高采样数据smp_hq执行与非运算，以及输出与非运算结果作为输出信号。第二与非门nand2可以接收第二高采样数据smp_hq和第三高采样数据smp_hib，对第二高采样数据smp_hq和第三高采样数据smp_hib执行与非运算，以及输出与非运算结果作为输出信号。第三与非门nand3可以接收第三高采样数据smp_hib和第四高采样数据smp_hqb，对第三高采样数据smp_hib和第四高采样数据smp_hqb执行与非运算，以及输出与非运算结果作为输出信号。第四与非门nand4可以接收第四高采样数据smp_hqb和第一高采样数据smp_hi，对第四高采样数据smp_hqb和第一高采样数据smp_hi执行与非运算，以及输出与非运算结果作为输出信号。
78.第五与非门nand5可以接收第一与非门nand1和第二与非门nand2的输出信号，对第一与非门nand1和第二与非门nand2的输出信号执行与非运算，以及输出与非运算结果为输出信号。第六与非门nand6可以接收第三与非门nand3和第四与非门nand4的输出信号，对第三与非门nand3和第四与非门nand4的输出信号执行与非运算，以及输出与非运算结果作为输出信号。第一或非门nor1可以接收第五与非门nand5和第六与非门nand6的输出信号，对第五与非门nand5和第六与非门nand6的输出信号执行或非运算，以及输出或非运算结果作为输出信号。第一反相门inv1可以接收第一或非门nor1的输出信号并将其反相，以及输出反相结果作为向下驱动性能控制信号ctr_drv_dn。
79.通过上述结构，当逻辑“h”电平的连续数据包括在第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb的数据模式中时，向下驱动性能控制电路220_1可以激活向下驱动性能控制信号ctr_drv_dn。生成的向下驱动性能控制信号ctr_drv_dn可以提供给图4的向下驱动电路420。
80.返回来参见图2，向上驱动性能控制电路220_2可以被配置为基于多段数据的数据
模式中的第二逻辑电平的连续数据来激活向上驱动性能控制信号ctr_drv_up。第二逻辑电平可以是逻辑“l”电平。例如，当逻辑“l”电平的连续数据包括在第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的数据模式中时，向上驱动性能控制电路220_2可以激活向上驱动性能控制信号ctr_drv_up。
81.图6是示出图2的向上驱动性能控制电路220_2的结构的电路图。
82.参见图6，向上驱动性能控制电路220_2可以通过接收第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的逻辑“l”电平被采样而成的第一低采样数据至第四低采样数据smp_li、smp_lq、smp_lib和smp_lqb来生成向上驱动性能控制信号ctr_drv_up。例如，向上驱动性能控制电路220_2可以包括：第一与非门至第六与非门nadn1、nand2、nand3、nand4、nand5和nand6、第一或非门nor1以及第一反相门inv1至第二反相门inv2。
83.第一与非门nandl可以接收第一低采样数据smp_li和第二低采样数据smp_lq，对第一低采样数据smp_li和第二低采样数据smp_lq执行与非运算，以及输出与非运算结果作为输出信号。第二与非门nand2可以接收第二低采样数据smp_lq和第三低采样数据smp_lib，对第二低采样数据smp_lq和第三低采样数据smp_lib执行与非运算，以及输出与非运算结果作为输出信号。第三与非门nand3可以接收第三低采样数据smp_lib和第四低采样数据smp_lqb，对第三低采样数据smp_lib和第四低采样数据smp_lqb执行与非运算，以及输出与非运算结果作为输出信号。第四与非门nand4可以接收第四低采样数据smp_lqb和第一低采样数据smp_li，对第四低采样数据smp_lqb和第一低采样数据smp_li执行与非运算，以及输出与非运算结果作为输出信号。
84.第五与非门nand5可以接收第一与非门nand1和第二与非门nand2的输出信号，对第一与非门nand1和第二与非门nand2的输出信号执行与非运算，以及输出与非运算结果作为输出信号。第六与非门nand6可以接收第三与非门nand3和第四与非门nand4的输出信号，对第三与非门nand3和第四与非门nand4的输出信号执行与非运算，以及输出与非运算结果作为输出信号。第一或非门nor1可以接收第五与非门nand5和第六与非门nand6的输出信号，对第五与非门nand5和第六与非门nand6的输出信号执行或非运算，以及输出或非运算结果作为输出信号。第一反相门inv1可以接收第一或非门nor1的输出信号并将其反相，以及输出反相结果作为输出信号。第二反相门inv2可以接收第一反相门inv1的输出信号并将其反相，以及输出反相结果作为向上驱动性能控制信号ctr_drv_up。生成的向上驱动性能控制信号ctr_drv_up可以提供给图4的向上驱动电路410。
85.通过上述结构，当逻辑“l”电平的连续数据包括在第一低采样数据至第四低采样数据smp_li、smp_lq、smp_lib和smp_lqb的数据模式中时，向上驱动性能控制电路220_2可以激活向上驱动性能控制信号ctr_drv_up。
86.图7是用于描述图2的集成电路200的电路操作的波形图。
87.与同步数据dat_syn、向下驱动性能控制信号ctr_drv_dn、向上驱动性能控制信号ctr_drv_up和驱动节点n_drv相对应的波形在图7中示出。为便利起见，例如，第一数据dat_i表示为i，第二数据dat_q表示为q，第三数据dat_ib表示为ib，以及第四数据dat_qb表示为qb。示例示出“i”数据为第一数据dat_i和“q”数据为第二数据dat_q(这两者为逻辑“h”电平的连续数据)，以及“ib”数据为第三数据dat_ib和“qb”数据为第四数据dat_qb(这两者为逻辑“l”电平的连续数据)。
88.如图7所示，基于作为同步数据dat_syn的数据模式中的逻辑“h”电平的连续数据的“i”数据和“q”数据，向下驱动性能控制信号ctr_drv_dn可以被激活为逻辑“h”电平。当向下驱动性能控制信号ctr_drv_dn被激活时，图4的向下驱动电路420可以被驱动。因此，反映在驱动节点n_drv将“q”数据驱动为逻辑
‘
h’电平的驱动性能可以小于反映将作为之前的数据的“i”数据驱动为逻辑
‘
h’电平的驱动性能。因此，可以提高在“q”数据之后驱动的逻辑“l”电平的“ib”数据的电压转换速率。
89.此外，如图7所示，基于作为同步数据dat_syn的数据模式中的逻辑“l”电平的连续数据的“ib”数据和“qb”数据，向上驱动性能控制信号ctr_drv_up可以被激活为逻辑“l”电平。当向上驱动性能控制信号ctr_drv_up被激活时，图4的向上驱动电路410可以被驱动。因此，反映在驱动节点n_drv将“qb”数据驱动为逻辑“l”电平的驱动性能可以小于反映将作为之前的数据的“ib”数据驱动为逻辑“l”电平的驱动性能。因此，可以提高在“qb”数据之后驱动的逻辑“h”电平的“i”数据的电压转换速率。
90.根据实施例的集成电路200可以通过根据第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的数据模式来控制向上驱动性能和向下驱动性能，而提高最终数据dat_fin的电压转换速率。
91.图8是示出根据实施例的集成电路800的结构的框图。
92.参见图8，集成电路800可以包括数据输出电路810以及驱动性能控制电路820_1和820_2。
93.首先，数据输出电路810可以被配置为基于第一相位时钟信号至第四相位时钟信号clk_i、clk_q、clk_ib和clk_qb来顺序地输出第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb。数据输出电路810可以接收第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb，并最终输出最终数据dat_fin。数据输出电路810可以被配置为基于多个向上驱动性能控制信号ctr_drv_up《1:m》(其中，m是自然数)和多个向下驱动性控制信号ctr_drv_dn《1:n》(其中，n为自然数)，来控制反映到第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb中的每个的驱动性能。将参照图10来详细地进行多个向上驱动性能控制信号ctr_drv_up《1:m》和多个向下驱动性能控制信号ctr_drv_dn《1:n》的详细描述。数据输出电路810可以包括数据同步电路811和数据驱动电路812。
94.首先，数据同步电路811可以被配置为基于第一相位时钟信号至第四相位时钟信号clk_i、clk_q、clk_ib和clk_qb来同步第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb。数据同步电路811可以具有与图2和图3的数据同步电路211相对应的结构。
95.接下来，数据驱动电路812可以通过与多个向上驱动性能控制信号ctr_drv_up《1:m》和多个向下驱动性控制信号ctr_drv_dn《1:n》相对应的驱动性能来驱动同步数据dat_syn，并输出最终数据dat_fin。
96.图9是示出图8的数据驱动电路812的结构的电路图。为便利起见，例如，向上驱动性能控制信号ctr_drv_up《1:m》的数量和向下驱动性能控制信号ctr_drv_dn《1:n》的数量可以分别为2。在该示例中，多个向上驱动性能控制信号ctr_drv_up《1:m》可以包括第一向上驱动性能控制信号ctr_drv_up《1》和第二向上驱动性能控制信号ctr_drv_up《2》。多个向下驱动性能控制信号ctr_drv_dn《1:n》可以包括第一向下驱动性能控制信号ctr_drv_dn《1》和第二向下驱动性能控制信号ctr_drv_dn《2》。
97.参见图9，数据驱动电路812可以包括向上驱动电路910和向下驱动电路920。
98.首先，向上驱动电路910可以被配置为基于第一向上驱动性能控制信号ctr_drv_up《1》和第二向上驱动性能控制信号ctr_drv_up《2》来逐步地控制数据移动路径930的向上驱动性能。例如，向上驱动电路910可以包括诸如第一向上驱动电路911和第二向上驱动电路912的多个向上驱动电路。
99.第一向上驱动电路911可以被配置为基于第一向上驱动性能控制信号ctr_drv_up《1》来控制数据移动路径930的向上驱动性能。第一向上驱动电路911可以包括第一pmos晶体管pm1和第二pmos晶体管pm2。第一pmos晶体管pm1和第二pmos晶体管pm2可以串联耦接在内部电源电压端v_inn与驱动节点n_drv之间。第一向上驱动电路911可以具有与图4的向上驱动电路410相对应的结构。第二向上驱动电路912可以被配置为基于第二向上驱动性能控制信号ctr_drv_up《2》来控制数据移动路径930的向上驱动性能。第二向上驱动电路912可以包括第三pmos晶体管pm3和第四pmos晶体管pm4。第三pmos晶体管pm3和第四pmos晶体管pm4可以串联耦接在内部电源电压端v_inn与驱动节点n_drv之间。
100.例如，可以基于第一反相的使能信号enb1来控制第一向上驱动电路911的激活操作。可以基于第二反相的使能信号enb2来控制第二向上驱动电路912的激活操作。第一反相的使能信号enb1和第二反相的使能信号enb2可以是彼此相同的信号。根据第一向上驱动电路911和第二向上驱动电路912的激活，第一反相的使能信号enb1和第二反相的使能信号enb2可以具有彼此不同的操作部分。
101.接下来，向下驱动电路920可以被配置为基于第一向下驱动性能控制信号ctr_drv_dn《1》和第二向下驱动性能控制信号ctr_drv_dn《2》来逐步地控制数据移动路径930的向下驱动性能。例如，向下驱动电路920可以包括诸如第一向下驱动电路921和第二向下驱动电路922的多个向下驱动电路。
102.第一向下驱动电路921可以被配置为基于第一向下驱动性能控制信号ctr_drv_dn《1》来控制数据移动路径930的向下驱动性能。第一向下驱动电路921可以包括第一nmos晶体管nm1和第二nmos晶体管nm2。第一nmos晶体管nm1和第二nmos晶体管nm2可以串联耦接在接地电压端vss与驱动节点n_drv之间。第一向下驱动电路921可以具有与图4的向下驱动电路420相对应的结构。第二向下驱动电路922可以被配置为基于第二向下驱动性能控制信号ctr_drv_dn《2》来控制数据移动路径930的向下驱动性能。第二向下驱动电路922可以包括第三nmos晶体管nm3和第四nmos晶体管nm4。第三nmos晶体管nm3和第四nmos晶体管nm4可以串联耦接在接地电压端vss与驱动节点n_drv之间。
103.例如，可以基于第一非反相的使能信号en1来控制第一向下驱动电路921的激活操作。可以基于第二非反相的使能信号en2来控制第二向下驱动电路922的激活操作。类似地，第一非反相的使能信号en1和第二非反相的使能信号en2可以是彼此相同的信号。根据第一向下驱动电路921和第二向下驱动电路922的激活，第一非反相的使能信号en1和第二非反相的使能信号en2可以具有彼此不同的操作部分。
104.接下来，数据移动路径930可以被配置为通过接收同步数据dat_syn来输出最终数据dat_fin。例如，数据移动路径930可以包括第一反相门至第三反相门inv1、inv2和inv3。第一反相门inv1至第三反相门inv3可以串联耦接。在本示例中，第二反相门inv2的输出端可以是驱动节点n_drv。
105.简言之，数据驱动电路812可以被配置为基于第一向上驱动性能控制信号ctr_drv_up《1》和第二向上驱动性能控制信号ctr_drv_up《2》来逐步地控制驱动节点n_drv的向上驱动性能。此外，数据驱动电路812可以被配置为基于第一向下驱动性能控制信号ctr_drv_dn《1》和第二向下驱动性能控制信号ctr_drv_dn《2》来逐步地控制驱动节点n_drv的向下驱动性能。将参照图13详细地进行对其的详细描述。
106.返回来参见图8，驱动性能控制电路820_1和820_2可以被配置为当相同逻辑电平的连续数据包括在多段数据的数据模式中时，激活与该相同逻辑电平的连续数据的数量相对应的多个驱动性能控制信号。
107.例如，当逻辑“h”电平的三段连续数据包括在第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb中时，驱动性能控制电路820_1和820_2可以生成两个向下驱动性能控制信号，例如，第一向下驱动性能控制信号和第二向下驱动性能控制信号ctr_drv_dn《1:2》。此外，当逻辑“l”电平的三段连续数据包括在第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb中时，驱动性能控制电路820_1和820_2可以生成两个向上驱动性能控制信号，例如，第一向上驱动性能控制信号和第二向上驱动性能控制信号ctr_drv_up《1:2》。
108.驱动性能控制电路820_1和820_2可以包括向下驱动性能控制电路820_1和向上驱动性能控制电路820_2。
109.首先，向下驱动性能控制电路820_1可以被配置为基于第一至第四数据dat_i、dat_q、dat_ib和dat_qb的数据模式中的逻辑“h”电平的连续数据的数量来顺序地激活第一向下驱动性能控制信号和第二向下驱动性能控制信号ctr_drv_dn《1:2》。
110.图10是示出图8的向下驱动性能控制电路820_1的结构的电路图。
111.参见图10，向下驱动性能控制电路820_1可以包括第一向下驱动性能控制电路1010和第二向下驱动性能控制电路1020。
112.首先，第一向下驱动性能控制电路1010可以通过接收第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的逻辑“h”电平被采样而生成的第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb来生成第一向下驱动性能控制信号ctr_drv_dn《1》。第一向下驱动性能控制电路1010可以具有与图2和图5的向下驱动性能控制电路220-1相对应的结构。因此，当逻辑“h”电平的连续数据包括在第一高采样数据至第四高采样数据smp_hi、smp_hq、smp_hib和smp_hqb的数据模式中时，第一向下驱动性能控制电路1010可以激活第一向下驱动性能控制信号ctr_drv_dn《1》。
113.接下来，第二向下驱动性能控制电路1020可以被配置为基于第一向下驱动性能控制信号ctr_drv_dn《1》和延迟的第一向下驱动性能控制信号dly的激活部分来激活第二向下驱动性能控制信号ctr_drv_dn《2》。例如，第二向下驱动性能控制电路1020可以包括延迟电路1021和输出电路1022。
114.延迟电路1021可以被配置为延迟第一向下驱动性能控制信号ctr_drv_dn《1》。延迟电路1021可以基于延迟量信息inf_ui来延迟第一向下驱动性能控制信号ctr_drv_dn《1》。延迟量信息inf_ui可以包括单位延迟量。例如，第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb中的每一个可以具有与4相对应的单位延迟量。为便利起见，实施例中已经示出了延迟量信息inf_ui的单位延迟量与1相对应。在该示例中，与1相对应的单位延迟量可以对应于第一相位时钟信号clk_i与第二相位时钟信号clk_q之间的相位差。因此，延迟电路
1021可以接收第一向下驱动性能控制信号ctr_drv_dn《1》，将第一向下驱动性能控制信号ctr_drv_dn《1》延迟与1相对应的单位延迟量，并将延迟结果作为延迟的第一向下驱动性能控制信号dly来输出。
115.输出电路1022可以基于第一向下驱动性能控制信号ctr_drv_dn《1》的激活部分与延迟的第一向下驱动性能控制信号dly的激活部分相重叠的部分来生成第二向下驱动性能控制信号ctr_drv_dn《2》。输出电路1022可以包括与门。输出电路1022可以对第一向下驱动性能控制信号ctr_drv_dn《1》和延迟的第一向下驱动性能控制信号dly执行与运算，并输出与运算结果作为第二向下驱动性能控制信号ctr_drv_dn《2》。
116.尽管图中未示出，但是当多个第二向下驱动性能控制电路1020连续地串联耦接时，可以生成与其相对应的多个向下驱动性能控制信号。
117.图11是用于描述图10的向下驱动性能控制电路820_1的电路操作的波形图。
118.为便利起见，图11中示出了与同步数据dat_syn相对应的示例波形。此外，与第一向下驱动性能控制信号ctr_drv_dn《1》、延迟的第一向下驱动性能控制信号dly和第二向下驱动性能控制信号ctr_drv_dn《2》相对应的波形在图11中示出。
119.参见图10和图11，第一向下驱动性能控制信号ctr_drv_dn《1》可以基于同步数据dat_syn的数据模式中的逻辑“h”电平的连续数据而被激活。已经详细地进行了详细描述，因此这里将省略。
120.延迟电路1021可以接收第一向下驱动性能控制信号ctr_drv_dn《1》并将其延迟与1相对应的单位延迟量，以及输出延迟结果作为延迟的第一向下驱动性能控制信号dly。随后，输出电路1022通过对第一向下驱动性能控制信号ctr_drv_dn《1》和延迟的第一向下驱动性能控制信号dly执行与运算来生成第二向下驱动性能控制信号ctr_drv_dn《2》。因此，第二向下驱动性能控制信号ctr_drv_dn《2》可以具有与第一向下驱动性能控制信号ctr_drv_dn《1》的激活部分与延迟的第一向下驱动性能控制信号dly的激活部分相重叠的部分相对应的激活部分。
121.如图11所示，当同步数据dat_syn的数据模式中的逻辑“h”电平的连续数据的数量为2时，第一向下驱动性能控制信号ctr_drv_dn《1》可以被激活。此外，当同步数据dat_syn的数据模式中的逻辑“h”电平的连续数据的数量为3时，第一向下驱动性能控制信号ctr_drv_dn《1》和第二向下驱动性能控制信号ctr_drv_dn《2》可以被顺序激活。生成的第一向下驱动性能控制信号和第二向下驱动性能控制信号ctr_drv_dn《1:2》可以提供给图9的第一向下驱动电路921和第二向下驱动电路922，以逐步地控制反映到驱动节点n_drv的向下驱动性能。
122.返回来参见图8，向上驱动性能控制电路820_2可以被配置为基于第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的数据模式中的逻辑“l”电平的连续数据的数量而顺序地激活第一向上驱动性能控制信号和第二向上驱动性能控制信号ctr_drv_up《1:2》。例如，向上驱动性能控制电路820_2可以通过接收第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb的逻辑“l”电平被采样而生成的第一低采样数据至第四低采样数据smp_li、smp_lq、smp_lib和smp_lqb来生成第一向上驱动性能控制信号和第二向上驱动性能控制信号ctr_drv_up《1:2》。
123.向上驱动性能控制电路820_2可以具有与图10的向下驱动性能控制电路820_1类
似的内部结构，因此为了便利起见，将省略对其的详细描述。向上驱动性能控制电路820_2可以通过接收第一低采样数据至第四低采样数据smp_li、smp_lq、smp_lib和smp_lqb来生成第一向上驱动性能控制信号和第二向上驱动性能控制信号ctr_drv_up《1:2》。例如，输出第二向上驱动性能控制信号ctr_drv_up《2》的图10的输出电路1022可以包括或门。
124.尽管图11中未示出，但是当同步数据dat_syn的数据模式中的逻辑“l”电平的连续数据的数量为2时，第一向上驱动性能控制信号ctr_drv_up《1》可以被激活。当同步数据dat_syn的数据模式中的逻辑“l”电平的连续数据的数量为3时，第一向上驱动性能控制信号ctr_drv_up《1》和第二向上驱动性能控制信号ctr_drv_up《2》可以被顺序地激活。生成的第一向上驱动性能控制信号和第二向上驱动性能控制信号ctr_drv_up《1:2》可以提供给图9的第一向上驱动电路911和第二向上驱动电路912，以逐步地控制反映到驱动节点n_drv的向上驱动性能。
125.图12是用于描述图8的集成电路800的电路操作的波形图。
126.与同步数据dat_syn、第一向下驱动性能控制信号ctr_drv_dn《1》、第二向下驱动性能控制信号ctr_drv_dn《2》、第一向上驱动性能控制信号ctr_drv_up《1》、第二向上驱动性能控制信号ctr_drv_up《2》和驱动节点n_drv相对应的波形在图12中示出。为了便利起见，在图12中示出所有“i”数据、“q”数据、“ib”数据和“qb”数据作为第一数据至第四数据dat_i、dat_q、dat_ib和dat_qb均为逻辑“h”电平和逻辑“l”电平的示例。
127.如图12所示，第一向下驱动性能控制信号和第二向下驱动性能控制信号ctr_drv_dn《1:2》可以根据同步数据dat_syn的数据模式中的逻辑“h”电平的连续数据的数量而被顺序地激活。因此，反映在驱动节点n_drv中将“i”、“q”、“ib”和“qb”数据驱动为逻辑“h”电平的向上驱动性能可以逐步地降低。因此，可以提高在逻辑“h”电平的“qb”数据之后驱动的逻辑“l”电平的“i”数据的电压转换速率。
128.此外，如图12所示，可以根据同步数据dat_syn的数据模式中的逻辑“l”电平的连续数据的数量而顺序地激活第一向上驱动性能控制信号和第二向上驱动性能控制信号ctr_drv_up《1:2》。因此，可以逐步地降低反映在驱动节点n_drv将i、q、ib和qb数据驱动为逻辑“l”电平的向下驱动性能。因此，可以提高在逻辑“l”电平的“qb”数据之后驱动的逻辑“h”电平的“i”数据的电压转换速率。
129.根据实施例的集成电路800可以通过根据第一数据至第四数据dat_i、dat_q、dat_ib、dat_ib、和dat_qb的数据模式来逐步地控制向上驱动性能和向下驱动性能而提高最终数据dat_fin的电压转换速率。
130.图13是示出根据实施例的半导体存储系统1300的框图。
131.参见图13，半导体存储系统1300可以包括主机装置1310和半导体存储装置1320。
132.主机装置1310可以被配置为提供步骤设置信息inf_s。例如，步骤设置信息inf_s可以是与上述的向上驱动性能和向下驱动性能的驱动控制步骤相对应的信息。下面将参照图14详细地进行对步骤设置信息inf_s的详细描述。随后，主机装置1310可以向半导体存储装置1320提供数据dat和时钟信号clk。主机装置1310可以从半导体存储装置1320接收处理的数据dat。
133.如图1至图12中所述，半导体存储装置1320可以包括数据输出电路1321和驱动性能控制电路1322。例如，数据输出电路1321和驱动性能控制电路1322可以对应于图8的数据
输出电路810和驱动性能控制电路820_1和820_2。
134.当相同逻辑电平的连续数据包括在多段数据的数据模式中时，与驱动性能控制电路1322相对应的图8的驱动性能控制电路820_1和820_2可以被配置为激活与相同逻辑电平的连续数据的数量和步骤设置信息相对应的多个驱动性能控制信号。例如，除了图10的延迟量信息inf_ui之外，还可以输入步骤设置信息inf_s。如以上图10中所述，延迟量信息inf_ui可以是用于将第一向下驱动性能控制信号ctr_drv_dn《1》延迟与1相对应的单位延迟量的信息。因此，第一向下驱动性能控制信号ctr_drv_dn《1》可以被延迟与步骤设置信息inf_s相对应的延迟量。
135.图14是用于描述图13的半导体存储系统1300的电路操作的波形图。
136.为便利起见，图14中示出了与同步数据dat_syn相对应的示例波形。例如，连续输入四段逻辑“h”电平的数据，然后再次连续输入四段逻辑“h”电平的数据的同步数据dat_syn在图14中示出。此外，与步骤设定信息inf_s相对应的波形在图14中示出。步骤设置信息inf_s为“1”和“2”的示例在图14中示出。与数据输出电路1321中形成的驱动节点n_drv(图13中未示出)相对应的波形在图14中示出。例如，驱动节点n_drv可以对应于图9的驱动节点n_drv。
137.如以上图10中所描述的，根据设计，向下驱动性能控制信号可以被设计为包括多个向下驱动性能控制信号。例如，可以生成最多为三个的向下驱动性能控制信号。在该示例中，多个向下驱动性能控制信号可以包括第一向下驱动性能控制信号至第三向下驱动性能控制信号ctr_drv_dn《1:3》。
138.首先，当步骤设置信息inf_s为“1”时，图10的延迟电路1021可以执行与1相对应的单位延迟量的延迟操作。因此，可以在第一向下驱动性能控制信号ctr_drv_dn《1》与第二向下驱动性能控制信号ctr_drv_dn《2》之间生成与1相对应的延迟差。也可以在第二向下驱动性能控制信号ctr_drv_dn《2》与第三向下驱动性能控制信号ctr_drv_dn《3》之间生成与1相对应的延迟差。因此，可以基于第一向下驱动性能控制信号至第三向下驱动性能控制信号ctr_drv_dn《1:3》来逐步地降低反映到驱动节点n_drv的向上驱动性能。如图14所示，当步骤设置信息inf_s为“1”时，驱动节点n_drv的向上驱动性控制步骤可以设置为四步。
139.接下来，当步骤设置信息inf_s为“2”时，图10的延迟电路1021可以执行与“2”相对应的单位延迟量的延迟操作。因此，可以在第一向下驱动性能控制信号ctr_drv_dn《1》与第二向下驱动性能控制信号ctr_drv_dn《2》之间生成与2相对应的延迟差。此时，由于连续数据的数量小于4，所以第三向下驱动性能控制信号ctr_drv_dn《3》可以不被激活。因此，可以基于第一向下驱动性能控制信号至第二向下驱动性能控制信号ctr_drv_dn《1:2》逐步地降低反映到驱动节点n_drv的向上驱动性能。如图14所示，当步骤设置信息inf_s为“2”时，驱动节点n_drv的向上驱动性能控制步骤可以设置为三步。
140.类似地，也可以基于步骤设置信息inf_s来设置用于反映到驱动节点n_drv的向下驱动性能的向下驱动性能控制步骤。用于设置向下驱动性能控制步骤的电路操作可以类似于用于设置向上驱动性能控制步骤的电路操作，因此将省略对其的详细描述。
141.根据实施例的半导体存储系统1300可以基于步骤设置信息inf_s，来控制与半导体存储装置1320的向上驱动性能相对应的向上驱动性能控制步骤和与半导体存储装置1320的向下驱动性能相对应的向下驱动性能控制步骤。因此，可以稳定地控制半导体存储
装置1320的向上/向下驱动性能控制步骤，从而可以实现可靠的电路操作。
142.本教导的上述实施例旨在说明而非限制本发明。各种替代方式和等同方式都是可能的。本教导不受本文描述的实施例的限制。本教导也不限于任何特定类型的半导体器件。鉴于本公开，其他添加方式、减少方式或修改方式是显而易见的，并且旨在落入所附权利要求的范围内。

技术特征：

1.一种集成电路，包括：驱动性能控制电路，其基于多段数据的数据模式来生成与所述多段数据中的每一个相对应的驱动性能控制信号；以及数据输出电路，其：基于内部时钟信号来顺序地输出所述多段数据，以及基于所述驱动性能控制信号来控制反映到所述多段数据中的每一个的驱动性能。2.根据权利要求1所述的集成电路，其中，所述内部时钟信号包括与所述多段数据相对应并且彼此具有不同相位的多个相位时钟信号。3.根据权利要求2所述的集成电路，其中，所述数据输出电路包括：数据同步电路，其基于所述多个相位时钟信号来同步所述多段数据；以及数据驱动电路，其通过与所述驱动性能控制信号相对应的驱动性能来驱动并输出所述数据同步电路的输出信号。4.根据权利要求3所述的集成电路，其中，所述数据同步电路包括：采样电路，其通过所述多个相位时钟信号对所述多段数据进行采样，以生成与所述多段数据的逻辑电平相对应的多段采样数据；以及耦接电路，其耦接所述采样电路的输出信号以输出同步数据。5.根据权利要求3所述的集成电路，其中，所述驱动性能控制信号包括向上驱动性能控制信号和向下驱动性能控制信号，以及其中，所述数据驱动电路包括：向上驱动电路，其基于所述向上驱动性能控制信号来控制数据移动路径的向上驱动性能；以及向下驱动电路，其基于所述向下驱动性能控制信号来控制所述数据移动路径的向下驱动性能。6.根据权利要求1所述的集成电路，其中，所述驱动性能控制信号包括向上驱动性能控制信号和向下驱动性能控制信号，以及其中，所述驱动性能控制电路包括：向下驱动性能控制电路，其基于所述多段数据的所述数据模式中的第一逻辑电平的连续数据来激活所述向下驱动性能控制信号；以及向上驱动性能控制电路，其基于所述多段数据的所述数据模式中的第二逻辑电平的连续数据来激活所述向上驱动性能控制信号。7.根据权利要求3所述的集成电路，其中，所述驱动性能控制电路：当相同逻辑电平的连续数据包括在所述多段数据的所述数据模式中时，激活与所述相同逻辑电平的连续数据的数量相对应的多个驱动性能控制信号。8.根据权利要求7所述的集成电路，其中，所述多个驱动性能控制信号包括多个向上驱动性能控制信号和多个向下驱动性能控制信号，以及其中，所述数据驱动电路包括：多个向上驱动电路，其基于所述多个向上驱动性能控制信号来逐步地控制数据移动路径的向上驱动性能；以及多个向下驱动电路，其基于所述多个向下驱动性能控制信号来逐步地控制所述数据移动路径的向下驱动性能。9.根据权利要求7所述的集成电路，其中，所述多个驱动性能控制信号包括多个向上驱动性能控制信号和多个向下驱动性能控制信号，以及其中，所述驱动性能控制电路包括：向下驱动性能控制电路，其基于所述多段数据的所述数据模式中的第一逻辑电平的连
续数据的数量，来顺序地激活所述多个向下驱动性能控制信号；以及向上驱动性能控制电路，其基于所述多段数据的所述数据模式中的第二逻辑电平的连续数据的数量，来顺序地激活所述多个向上驱动性能控制信号。10.根据权利要求9所述的集成电路，其中，所述多个向下驱动性能控制信号包括第一向下驱动性能控制信号和第二向下驱动性能控制信号，以及其中，所述向下驱动性能控制电路包括：第一向下驱动性能控制电路，其基于所述多段数据的所述数据模式中的所述第一逻辑电平的所述连续数据来激活所述第一向下驱动性能控制信号；以及第二向下驱动性能控制电路，其基于所述第一向下驱动性能控制信号的激活部分和延迟的第一向下驱动性能控制信号的激活部分来激活所述第二向下驱动性能控制信号。11.根据权利要求10所述的集成电路，其中，所述第二向下驱动性能控制电路包括：延迟电路，其延迟所述第一向下驱动性能控制信号，并输出延迟的第一向下驱动性能控制信号；以及输出电路，其基于所述第一向下驱动性能控制信号的所述激活部分和从所述延迟电路输出的所述延迟的第一向下驱动性能控制信号的所述激活部分的相重叠的部分来生成所述第二向下驱动性能控制信号。12.根据权利要求9所述的集成电路，其中，所述多个向上驱动性能控制信号包括第一向上驱动性能控制信号和第二向上驱动性能控制信号，以及其中，所述向上驱动性能控制电路包括：第一向上驱动性能控制电路，其基于所述多段数据的所述数据模式中的所述第二逻辑电平的所述连续数据来激活所述第一向上驱动性能控制信号；以及第二向上驱动性能控制电路，其基于所述第一向上驱动性能控制信号的激活部分和延迟的第一向上驱动性能控制信号的激活部分来激活所述第二向上驱动性能控制信号。13.根据权利要求12所述的集成电路，其中，所述第二向上驱动性能控制电路包括：延迟电路，其延迟所述第一向上驱动性能控制信号，并且输出延迟的第一向上驱动性能控制信号；以及输出电路，其基于所述第一向上驱动性能控制信号的所述激活部分与从所述延迟电路输出的所述延迟的第一向上驱动性能控制信号的所述激活部分的相重叠的部分来生成所述第二向上驱动性能控制信号。14.一种半导体存储系统，包括：主机装置，其提供步骤设置信息；以及半导体存储装置，其包括：驱动性能控制电路，其基于多段数据的数据模式来生成与所述多段数据中的每一个相对应的驱动性能控制信号，其中基于所述步骤设置信息来设置所述半导体存储装置的驱动性能控制步骤；以及数据输出电路，其：基于内部时钟信号来顺序地输出所述多段数据，以及基于所述驱动性能控制信号来控制反映到所述多段数据中的每一个的驱动性能。15.根据权利要求14所述的半导体存储系统，其中，所述驱动性能控制电路：当相同逻辑电平的连续数据包括在所述多段数据的所述数据模式中时，激活与所述相同逻辑电平的
连续数据的数量以及所述步骤设置信息相对应的多个驱动性能控制信号。16.根据权利要求15所述的半导体存储系统，其中，所述多个驱动性能控制信号包括多个向上驱动性能控制信号和多个向下驱动性能控制信号，以及其中，所述数据输出电路包括：多个向上驱动电路，其基于所述多个向上驱动性能控制信号来逐步地控制数据移动路径的向上驱动性能；以及多个向下驱动电路，其基于所述多个向下驱动性能控制信号来逐步地控制所述数据移动路径的向下驱动性能。17.根据权利要求15所述的半导体存储系统，其中，所述多个驱动性能控制信号包括多个向上驱动性能控制信号和多个向下驱动性能控制信号，以及其中，所述驱动性能控制电路包括：向下驱动性能控制电路，其基于所述多段数据的所述数据模式中的第一逻辑电平的连续数据的数量和所述步骤设置信息，来顺序地激活所述多个向下驱动性能控制信号；以及向上驱动性能控制电路，其基于所述多段数据的所述数据模式中的第二逻辑电平的连续数据的数量和所述步骤设置信息，来顺序地激活所述多个向上驱动性能控制信号。18.根据权利要求14所述的半导体存储系统，其中，所述驱动性能控制电路包括延迟电路，所述延迟电路基于所述步骤设置信息来对所述驱动性能控制信号执行延迟操作。

技术总结

本公开涉及一种集成电路和半导体存储系统。该集成电路包括驱动性能控制电路和数据输出电路。驱动性能控制电路被配置为基于多段数据的数据模式来生成驱动性能控制信号。数据输出电路被配置为基于驱动性能控制信号来控制反映到多段数据中的每一个的驱动性能。反映到多段数据中的每一个的驱动性能。反映到多段数据中的每一个的驱动性能。