一种半导体存储器及其控制方法、存储器系统与流程

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1.本公开涉及半导体技术领域，涉及但不限于一种半导体存储器及其控制方法、存储器系统。

背景技术：

2.半导体存储器芯片是各种电子设备中用于存储数据的重要部件，随着集成电路技术的发展，半导体存储器芯片的精密程度和复杂程度日益提高。由于生产工艺和生产条件的限制，生产得到的半导体存储器芯片也并非完美无缺，因此对于存储器的故障诊断和冗余修复也提出了越来越高的要求。对于实际使用过程中出现存储故障的存储器而言，如何提高对其进行冗余修复操作的处理速度成为了亟待解决的问题。

技术实现要素：

3.有鉴于此，本公开的主要目的在于提供一种半导体存储器及其控制方法、存储器系统。
4.为达到上述目的，本公开的技术方案是这样实现的：
5.本公开实施例提供一种半导体存储器，包括：
6.输入模块，用于接收地址/命令输入信号；
7.多个冗余模块，所述多个冗余模块分为n个集合，n为大于1的整数；所述冗余模块用于接收所述地址/命令输入信号，并输出第一使能信号；
8.与所述n个集合一一对应的n条总线，每条所述总线与对应的所述集合中的多个所述冗余模块的输出端直接电连接；
9.控制模块，用于根据n个所述总线输出的信号得到第二使能信号；所述第一使能信号和所述第二使能信号用于指示进行冗余解码或正常解码。
10.上述方案中，所述控制模块包括逻辑单元；
11.每条所述总线与所述逻辑单元连接；
12.所述逻辑单元用于对n个所述总线输出的信号进行逻辑运算后得到第二使能信号。
13.上述方案中，所述逻辑单元包括逻辑与非门和反相器，所述逻辑与非门的输入端分别与所述总线连接，所述逻辑与非门的输出端与所述反相器的输入端连接。
14.上述方案中，所述控制模块还包括n个复位单元和n个保持单元；每条总线均连接有一复位单元和一保持单元；
15.所述复位单元用于在上电时将所述总线的信号进行重置；
16.所述保持单元用于保持对应的所述总线的信号。
17.上述方案中，所述保持单元包括反相器和第一晶体管；所述反相器的输入端与所述总线连接，所述反相器的输出端与所述第一晶体管的栅极连接；
18.所述复位单元包括第二晶体管，所述第二晶体管的栅极与外部电源连接，所述第
二晶体管与所述第一晶体管的源/漏极中的一极连接电源电压，一极连接所述总线。
19.上述方案中，所述保持单元用于在所述复位单元进行重置后，将所述总线的信号保持在弱逻辑1，当所述集合中的多个所述冗余模块输出的多个所述第一使能信号中至少一个所述第一使能信号指示进行冗余解码时，将所述总线的信号从弱逻辑1拉低为逻辑0。
20.上述方案中，还包括：存储阵列，所述存储阵列包括多个存储部分；
21.所述多个冗余模块与所述多个存储部分一一对应的连接。
22.上述方案中，还包括：解码模块，所述控制模块的输出端耦合至所述解码模块的输入端，所述解码模块用于基于所述第二使能信号，对所述地址/命令输入信号进行冗余解码或正常解码。
23.上述方案中，所述冗余模块包括地址比较单元，所述地址比较单元用于将所述地址/命令输入信号内的地址信息与冗余地址信息进行比较，并根据比较结果，输出第一使能信号。
24.本公开实施例还提供一种半导体存储器的控制方法，所述半导体存储器包括多个存储部分，所述方法包括：
25.接收地址/命令输入信号，并输出对应所述多个存储部分的多个第一使能信号；将多个所述第一使能信号分为n个集合，n为大于1的整数；
26.对于每个所述集合，将多个所述第一使能信号直接输出至对应的一条总线；
27.根据n个所述总线输出的信号得到第二使能信号；所述第一使能信号和所述第二使能信号用于指示进行冗余解码或正常解码。
28.上述方案中，所述方法还包括：根据所述第二使能信号，对所述地址/命令输入信号进行冗余解码或正常解码。
29.上述方案中，所述方法还包括：在上电时将所述总线的信号进行重置。
30.上述方案中，所述方法还包括：在进行重置后，将所述总线的信号保持在弱逻辑1，当所述集合中的多个所述第一使能信号中至少一个所述第一使能信号指示进行冗余解码时，将所述总线的信号从弱逻辑1拉低为逻辑0。
31.上述方案中，所述接收地址/命令输入信号，并输出对应所述多个存储部分的多个第一使能信号，包括：
32.将所述地址/命令输入信号内的地址信息与冗余地址信息进行比较，并根据比较结果，输出对应所述多个存储部分的多个第一使能信号。
33.本公开实施例还提供了一种存储器系统，包括：至少一个如上所述的半导体存储器；以及
34.耦合到所述半导体存储器并且被配置为控制所述半导体存储器的存储器控制器。
35.本公开所提供的技术方案中，提供了一种半导体存储器，该半导体存储器包括：输入模块，用于接收地址/命令输入信号；多个冗余模块，所述多个冗余模块分为n个集合，n为大于1的整数；所述冗余模块用于接收所述地址/命令输入信号，并输出第一使能信号；与所述n个集合一一对应的n条总线，每条所述总线与对应的所述集合中的多个所述冗余模块的输出端直接电连接；控制模块，用于根据n个所述总线输出的信号得到第二使能信号；所述第一使能信号和所述第二使能信号用于指示进行冗余解码或正常解码。如此，将多个冗余模块的输出端直接电连接至对应的总线，实现了对多个第一使能信号的合并，大大减少了
信号的传递级数，能够更快地得到指示进行冗余解码或正常解码的第二使能信号，从而提高对冗余修复操作的处理速度，在半导体存储器的实际使用过程中，可以提高存储器的使用性能。同时简化了电路结构，减小了电路结构的占用面积。
附图说明
36.图1为相关技术中提供的一种冗余信号产生电路的示意图；
37.图2为本公开实施例提供的一种提供的一种冗余信号产生电路的示意图；
38.图3为本公开实施例提供的一种半导体存储器的示意图；
39.图4为本公开实施例提供的控制模块的电路的示意图；
40.图5为本公开实施例提供的解码模块的示意图；
41.图6为本公开实施例提供的一种半导体存储器的控制方法的实现流程示意图；
42.图7为本公开实施例提供的一种存储器系统的示意图。
具体实施方式
43.下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
44.在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
45.应当明白，空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
46.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
47.需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
48.图1示出了半导体存储器中整体冗余信号hittor的产生电路的示意图。如图1所示，以半导体存储器的存储阵列包括64个存储部分为例进行说明，每个存储部分对应设置有一冗余单元，每个存储部分的冗余单元产生一个局部冗余信号hitt，对64个hitt信号
hitt《0:63》采用串级的逻辑运算(例如，逻辑或运算)，得到整体冗余信号hittor。具体地，第一或门o1用于接收第一至第六十四局部冗余信号hitt《0:63》中的两个局部冗余信号hitt《0:1》，输出第一逻辑信号。第二或门o2用于接收上述第一逻辑信号和局部冗余信号hitt《2》，输出第二逻辑信号。以此类推，第六十三或门o63用于接收第六十二或门o62输出的逻辑信号和局部冗余信号hitt《63》，输出整体冗余信号hittor。当64个局部冗余信号hitt《0:63》中存在至少一个为逻辑1时，输出的整体冗余信号hittor为逻辑1，用于指示执行冗余修复操作。上述串级的逻辑运算具有电路结构使用的逻辑门过多，需要进行64级信号的逐级传递的问题，因此容易发生信号的延迟，此延迟不利用提高对冗余修复操作的处理速度。
49.本公开实施例提供了一种半导体存储器中整体冗余信号hittor的产生电路的示意图，请参阅图2，以半导体存储器的存储阵列包括32个存储部分为例进行说明，每个存储部分的冗余单元产生一个局部冗余信号hitt，对32个hitt信号hitt《0:31》采用二分法进行逻辑运算，具体地，图2所示的整体冗余信号hittor的产生电路的示意图包括：第一至第三十二与门a1至a32，其中第一至第十六与门a1至a16中每一与门用于响应第一至第三十二局部冗余信号hitt《0:31》中两个局部修复信号，分别输出第一至第十六逻辑信号；第十七至第二十四与门a17至a24，用于接收自第一至第十六与门a1至a16输出的第一至第十六逻辑信号，其中a17至a24中每一与门接收第一至第十六逻辑信号中的两个逻辑信号；第二十五至第二十八与门a25至a28，用于接收第十七至第二十四与门a17至a24的输出信号，其中a25至a28中每一与门接收a17至a24的输出信号中的两个逻辑信号；第二十九至第三十与门a29至a30，用于接收第二十五至第二十八与门a25至a28的输出信号，其中a29至a30中每一与门接收a25至a28的输出信号中的两个逻辑信号；第三十一与门a31，通过接收与门a29和a30的输出信号来产生整体冗余信号hittor，当32个局部冗余信号hitt《0:31》中存在至少一个为逻辑0时，输出的整体冗余信号hittor为逻辑0，用于指示执行冗余修复操作。上述二分法的逻辑运算将32个局部冗余信号hitt《0:31》的传递级数变少为5级，减少了信号传递过程中的延迟。但上述二分法的电路结构包括31个与门，该电路结构占用面积大，各级逻辑门之间连线复杂，不利于提高半导体存储器的性能，因此需要进一步的改进。
50.基于此，本公开提出了以下实施方式。
51.图3示出了根据本公开提供的示例性半导体存储器30的示意图。在一个示例中，半导体存储器可包括动态随机存取存储器(dynamic random access memory，dram)。如图3所示，半导体存储器30包括：输入模块310，用于接收地址/命令输入信号；多个冗余模块320，多个冗余模块320分为n个集合，n为大于1的整数；冗余模块320用于接收地址/命令输入信号，并输出第一使能信号；与n个集合一一对应的n条总线330，每条总线330与对应的集合中的多个冗余模块320的输出端直接电连接；控制模块340，用于根据n个总线330输出的信号得到第二使能信号；第一使能信号和第二使能信号用于指示进行冗余解码或正常解码。需要说明的是，图3以n等于2为例进行说明。
52.通过将每条总线330与对应的集合中的多个冗余模块320的输出端直接电连接，在不使用逻辑门的前提下实现了对多个冗余模块320输出的第一使能信号的合并，大大减少了信号的传递级数，缩短了信号的传递时间，能够更快地得到指示进行冗余解码或正常解码的第二使能信号，从而提高对冗余修复操作的处理速度，同时简化了电路结构，减小了电
路结构的占用面积。
53.在本公开实施例中，控制模块340包括逻辑单元341；每条总线330与逻辑单元341连接；逻辑单元341用于对n个总线330输出的信号进行逻辑运算后得到第二使能信号。
54.图4为本公开实施例提供的控制模块的电路示意图，如图4所示，逻辑单元341包括逻辑与非门3411和反相器3412，逻辑与非门3411的输入端分别与总线330连接，逻辑与非门3411的输出端与反相器3412的输入端连接。在一具体示例中，逻辑与非门3411接收来自总线的信号，并对总线输出的信号进行逻辑运算后输出至反相器3412，经过反相器3412输出第二使能信号。当输入到逻辑单元341的总线信号中存在至少一条总线的信号为逻辑0时，经由逻辑单元341进行逻辑运算后得到的第二使能信号也为逻辑0，此时第二使能信号指示进行冗余解码。
55.在本公开实施例中，控制模块还包括n个复位单元和n个保持单元；每条总线均连接有一复位单元342和一保持单元343；复位单元342用于在上电时将对应的总线的信号进行重置(reset)；保持单元343用于保持对应的总线的信号。
56.在本公开实施例中，保持单元343包括反相器3431和第一晶体管3432；反相器3431的输入端与总线连接，反相器3431的输出端与第一晶体管3432的栅极连接；复位单元342包括第二晶体管3421，第二晶体管3421的栅极与外部电源pwrb连接，第二晶体管3421与第一晶体管3432的源漏极中的一极连接电源电压vdd，另一极连接总线330。
57.在一些实施例中，第二晶体管3421的源极连接电源电压vdd，当复位单元342的第二晶体管3421的栅极连接的外部电源pwrb提供逻辑低电压(例如，接地或0v)时，第二晶体管3421将导通，将总线330的信号重置为逻辑1。
58.在一些实施例中，为了维持总线330的信号状态，设置了保持单元343，当总线330的信号被重置为逻辑1时，反相器3431输出逻辑0至第一晶体管3432的栅极，又因为第一晶体管3432的源极与电源电压vdd相连，因此第一晶体管3432导通，使得总线330信号维持或保持逻辑1。在优选实施例中，第一晶体管3432为p型金属氧化物半导体(positive channel metal oxide semiconductor，pmos)晶体管，该pmos晶体管沟道的宽度与长度的比值被设置的较小，因此pmos晶体管的驱动能力较弱，在pmos晶体管导通后电流较小，在保持单元343中将第一晶体管3432设置为pmos晶体管时，会将总线330的信号维持在弱逻辑1。需要说明的是，在上述实施方式中，逻辑1对应pmos晶体管的输出电压为高电压的情况，弱逻辑1对应pmos晶体管的输出电压为弱高电压的情况，这里，弱高电压小于高电压且大于高电压的一半。例如，pmos晶体管的输出电压为1v时，其为逻辑1状态。pmos晶体管的输出电压为0.7v时，其为弱逻辑1状态。
59.在本公开实施例中，保持单元343用于在复位单元342进行重置后，将总线的信号保持在弱逻辑1，当集合中的多个冗余模块320输出的多个第一使能信号中至少一个第一使能信号指示进行冗余解码时，将总线的信号从弱逻辑1拉低为逻辑0。本公开实施例中，通过设置保持单元，可以在接收到指示进行冗余解码的第一使能信号时，迅速将总线的信号直接从弱逻辑1拉低为逻辑0，从而进一步减少延迟时间，提高对冗余修复操作的处理速度。
60.在本公开实施例中，冗余模块320包括地址比较单元，地址比较单元用于将地址/命令输入信号内的地址信息与冗余地址信息进行比较，并根据比较结果，输出第一使能信号。具体地，当地址/命令输入信号内的地址信息与冗余地址信息匹配时，第一使能信号为
0，指示进行冗余解码，当输出至对应总线330的多个第一使能信号中至少一个第一使能信号指示进行冗余解码时，总线330的信号将迅速从弱逻辑1被拉低至逻辑0，那么输入到逻辑单元341的信号存在至少一个为逻辑0，而无论其他总线上的信号为逻辑1还是逻辑0，得到的第二使能信号均为0，此时第二使能信号指示进行冗余解码；当地址/命令输入信号内的地址信息与冗余地址信息不匹配时，第一使能信号为1，指示进行正常解码，总线的信号始终维持在弱逻辑1，那么输入到逻辑单元341的信号均为逻辑1，得到的第二使能信号为1，此时第二使能信号指示进行正常解码。
61.可以理解的是，当输入至对应总线的多个第一使能信号中存在至少一个第一使能信号为0时，对应的总线的信号将迅速从弱逻辑1拉低至逻辑0并输出至逻辑单元341。由于逻辑单元341对接收的总线信号进行逻辑与运算，因此一旦接收到一条总线传输过来的信号逻辑0，无论其他总线信号处于何种状态，逻辑单元341都可直接输出指示冗余解码的第二使能信号。因此，逻辑单元341输出指示冗余解码的第二使能信号的时间不会受其它总线的信号的影响，可以整体提高信号的输出速度降低延迟，从而提高对冗余修复操作的处理速度。在一具体示例中，地址比较单元可以包括阵列熔断电熔丝(array rupture electricalfuse，are)，阵列熔断电熔丝可以储存关于已经出现故障的地址的信息即冗余地址信息。在半导体存储器测试期间收集的冗余地址信息可以被临时储存在半导体存储器测试器的储存设备中，然后被施加至半导体存储器以使与相应的地址对应的电熔丝熔断，以便将该冗余地址信息永久地储存在半导体存储器中。
62.在本公开实施例中，半导体存储器还包括：解码模块350，控制模块的输出端耦合至解码模块350的输入端，解码模块350用于基于第二使能信号，对地址/命令输入信号进行冗余解码或正常解码。
63.图5示出了解码模块350的示意图，如图5所示，解码模块350包括冗余解码单元351和正常解码单元352。当第二使能信号为1时，第二使能信号指示进行正常解码，因而使能正常解码单元352，对地址/命令输入信号内的地址信息进行正常解码，获取正常存储单元的地址。当第二使能信号为0时，第二使能信号指示进行冗余解码，因而使能冗余解码单元351，对地址/命令输入信号中的地址信息进行冗余解码，获取替代缺陷地址的冗余存储单元的地址。冗余解码单元351和正常解码单元352均包括两个解码部，分别为行解码部，用于进行行地址解码，以及列解码部，用于进行列地址解码。
64.在本公开实施例中，半导体存储器还包括存储阵列360，存储阵列360包括多个存储部分；多个冗余模块320与多个存储部分一一对应的连接。存储部分可以为存储体(bank)或存储器阵列片(memory arrary tile，mat)，每个存储体或每个存储器阵列片可以包括多个存储单元。
65.本公开实施例还提供了一种半导体存储器的控制方法，半导体存储器包括多个存储部分，图6为本公开实施例提供的半导体存储器的控制方法的具体实现流程示意图，如图6所示，控制方法具体包括以下步骤：
66.步骤s610：接收地址/命令输入信号，并输出对应多个存储部分的多个第一使能信号；将多个第一使能信号分为n个集合，n为大于1的整数。
67.在上述步骤s610中，接收地址/命令输入信号，并输出对应多个存储部分的多个第一使能信号，包括：将地址/命令输入信号内的地址信息与冗余地址信息进行比较，并根据
比较结果，输出对应多个存储部分的多个第一使能信号。具体地，当地址/命令输入信号内的地址信息与冗余地址信息匹配时，第一使能信号为0，指示进行冗余解码；当地址/命令输入信号内的地址信息与冗余地址信息不匹配时，第一使能信号为1，指示进行正常解码。
68.步骤s620：对于每个集合，将多个第一使能信号直接输出至对应的一条总线。
69.在上述步骤s620中，方法还包括：在上电时将总线的信号进行重置。具体地，第二晶体管3421的源极连接电源电压vdd，当与复位单元342中的第二晶体管3421的栅极连接的外部电源pwrb提供逻辑低电压(例如，接地或0v)时，第二晶体管3421将导通，总线330的信号被重置为逻辑1。
70.在进行重置后，将总线330的信号保持在弱逻辑1，当集合中的多个第一使能信号中至少一个第一使能信号指示进行冗余解码时，将总线的信号从弱逻辑1拉低为逻辑0。在一具体示例中，当地址/命令输入信号内的地址信息与冗余地址信息匹配时，第一使能信号为0，指示进行冗余解码，当输出至对应总线的多个第一使能信号中至少一个第一使能信号为0时，总线的信号将从弱逻辑1被拉低至逻辑0；当地址/命令输入信号内的地址信息与冗余地址信息不匹配时，第一使能信号为1，指示进行正常解码，总线的信号始终维持在弱逻辑1。
71.步骤s630：根据n个总线输出的信号得到第二使能信号；第一使能信号和第二使能信号用于指示进行冗余解码或正常解码。
72.在一具体示例中，通过逻辑单元341实现对n个总线输出的信号的逻辑运算，逻辑与非门3411接收n个总线输出的信号输出至反相器3412，经由反相器3412输出第二使能信号。当输入到逻辑单元341的总线信号中存在至少一条总线的信号为逻辑0时，经由逻辑单元341进行逻辑运算后得到的第二使能信号也为逻辑0，此时第二使能信号指示进行冗余解码。
73.在一些实施例中，当地址/命令输入信号内的地址信息与冗余地址信息匹配时，第一使能信号为0，指示进行冗余解码，输出至对应总线的多个第一使能信号中至少一个为逻辑0，总线的信号将迅速从弱逻辑1被拉低至逻辑0，那么输入到逻辑单元341的信号存在至少一个为逻辑0，而无论其他总线上的信号为逻辑1还是逻辑0，得到的第二使能信号均为0，此时第二使能信号指示进行冗余解码；当地址/命令输入信号内的地址信息与冗余地址信息不匹配时，第一使能信号为1，指示进行正常解码，总线的信号始终维持在弱逻辑1，那么输入到逻辑单元341的总线的信号均为逻辑1，得到的第二使能信号为1，此时第二使能信号指示进行正常解码。
74.根据第二使能信号，对地址/命令输入信号进行冗余解码或正常解码。当第二使能信号为1时，指示进行正常解码，对地址/命令输入信号内的地址信息进行正常解码，获取正常存储单元的地址。当第二使能信号为0时，指示进行冗余解码，对地址/命令输入信号中的地址信息进行冗余解码，获取替代缺陷地址的冗余存储单元的地址。
75.图7为根据一示例性实施例示出的存储器系统的示意图。基于上述半导体存储器结构，本公开实施例提供一种存储器系统，如图7所示，该存储器系统包括至少一个如上的半导体存储器；以及耦合到半导体存储器并且被配置为控制半导体存储器的存储器控制器。
76.存储器系统700包括移动电话、智能电话、台式计算机、膝上型计算机、平板计算
机、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、摄像机、个人计算机(pc)、服务器计算机、工作站、数字tv、机顶盒、便携式游戏机、导航系统、可穿戴电子设备、物联网(iot)装置、万物互联(ioe)装置、电子书、虚拟现实(vr)装置、增强现实(ar)设备或其中具有半导体存储器的任何其他合适的电子设备。
77.如图7所示，存储器系统700可以包括主机708和存储子系统702，存储子系统702具有一个或多个半导体存储器704，存储子系统702还包括存储器控制器706。主机708可以是电子设备的处理器(例如，中央处理单元(cpu))或者片上系统(soc)(例如，应用处理器(ap))。主机708可结合或运行一个或多个操作系统710的一个或多个应用712的执行，来访问存储器子系统702。半导体存储器704可以是本公开中公开的任何半导体存储器。
78.根据一些实施方式，存储器控制器706还耦接到主机708。存储器控制器706可以提供关于半导体存储器704的接口，以管理存储在半导体存储器704中的数据，并且可通过各种接口协议(例如，usb、mmc、pcie、串行ata、并行ata、scsi)中的至少一个与主机708通信。存储器控制器706可被实现为独立芯片，或者可与半导体存储器704集成。存储器控制器706可在主板上实现，并且可被实现为包括在微处理器中的集成存储器控制器(imc)。
79.在一些实施方式中，存储器控制器706可向半导体存储器704发送并从半导体存储器704接收命令/地址信号c/a、时钟信号clk、控制信号ctrl、数据dq和/或数据选通信号dqs。存储器控制器706可被配置为控制半导体存储器704的操作，例如读取和写入操作。
80.可以理解的是，存储器控制器706可以执行如本公开任一实施例提供的控制方法。
81.本公开实施例提供了一种半导体存储器，该半导体存储器将多个冗余模块的输出端直接电连接至对应的总线，减少了信号的传递级数，能够更快地得到指示进行冗余解码或正常解码的第二使能信号，可以提高对冗余修复操作的处理速度，在半导体存储器的实际使用过程中，能够提高存储器的使用性能。
82.应理解，说明书通篇中提到的“一实施例”或“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一实施例中”或“在一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
83.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

技术特征：

1.一种半导体存储器，其特征在于，包括：输入模块，用于接收地址/命令输入信号；多个冗余模块，所述多个冗余模块分为n个集合，n为大于1的整数；所述冗余模块用于接收所述地址/命令输入信号，并输出第一使能信号；与所述n个集合一一对应的n条总线，每条所述总线与对应的所述集合中的多个所述冗余模块的输出端直接电连接；控制模块，用于根据n个所述总线输出的信号得到第二使能信号；所述第一使能信号和所述第二使能信号用于指示进行冗余解码或正常解码。2.根据权利要求1所述的半导体存储器，其特征在于，所述控制模块包括逻辑单元；每条所述总线与所述逻辑单元连接；所述逻辑单元用于对n个所述总线输出的信号进行逻辑运算后得到第二使能信号。3.根据权利要求2所述的半导体存储器，其特征在于，所述逻辑单元包括逻辑与非门和反相器，所述逻辑与非门的输入端分别与所述总线连接，所述逻辑与非门的输出端与所述反相器的输入端连接。4.根据权利要求2所述的半导体存储器，其特征在于，所述控制模块还包括n个复位单元和n个保持单元；每条总线均连接有一复位单元和一保持单元；所述复位单元用于在上电时将所述总线的信号进行重置；所述保持单元用于保持对应的所述总线的信号。5.根据权利要求4所述的半导体存储器，其特征在于，所述保持单元包括反相器和第一晶体管；所述反相器的输入端与所述总线连接，所述反相器的输出端与所述第一晶体管的栅极连接；所述复位单元包括第二晶体管，所述第二晶体管的栅极与外部电源连接，所述第二晶体管与所述第一晶体管的源漏极中的一极连接电源电压，一极连接所述总线。6.根据权利要求4或5所述的半导体存储器，其特征在于，所述保持单元用于在所述复位单元进行重置后，将所述总线的信号保持在弱逻辑1，当所述集合中的多个所述冗余模块输出的多个所述第一使能信号中至少一个所述第一使能信号指示进行冗余解码时，将所述总线的信号从弱逻辑1拉低为逻辑0。7.根据权利要求1所述的半导体存储器，其特征在于，还包括：存储阵列，所述存储阵列包括多个存储部分；所述多个冗余模块与所述多个存储部分一一对应的连接。8.根据权利要求1所述的半导体存储器，其特征在于，还包括：解码模块，所述控制模块的输出端耦合至所述解码模块的输入端，所述解码模块用于基于所述第二使能信号，对所述地址/命令输入信号进行冗余解码或正常解码。9.根据权利要求1所述的半导体存储器，其特征在于，所述冗余模块包括地址比较单元，所述地址比较单元用于将所述地址/命令输入信号内的地址信息与冗余地址信息进行比较，并根据比较结果，输出第一使能信号。10.一种半导体存储器的控制方法，其特征在于，所述半导体存储器包括多个存储部
分，所述方法包括：接收地址/命令输入信号，并输出对应所述多个存储部分的多个第一使能信号；将多个所述第一使能信号分为n个集合，n为大于1的整数；对于每个所述集合，将多个所述第一使能信号直接输出至对应的一条总线；根据n个所述总线输出的信号得到第二使能信号；所述第一使能信号和所述第二使能信号用于指示进行冗余解码或正常解码。11.根据权利要求10所述的控制方法，其特征在于，所述方法还包括：根据所述第二使能信号，对所述地址/命令输入信号进行冗余解码或正常解码。12.根据权利要求11所述的控制方法，其特征在于，所述方法还包括：在上电时将所述总线的信号进行重置。13.根据权利要求12所述的控制方法，其特征在于，所述方法还包括：在进行重置后，将所述总线的信号保持在弱逻辑1，当所述集合中的多个所述第一使能信号中至少一个所述第一使能信号指示进行冗余解码时，将所述总线的信号从弱逻辑1拉低为逻辑0。14.根据权利要求10所述的控制方法，其特征在于，所述接收地址/命令输入信号，并输出对应所述多个存储部分的多个第一使能信号，包括：将所述地址/命令输入信号内的地址信息与冗余地址信息进行比较，并根据比较结果，输出对应所述多个存储部分的多个第一使能信号。15.一种存储器系统，其特征在于，包括：至少一个如权利要求1至9中任一项所述的半导体存储器；以及耦合到所述半导体存储器并且被配置为控制所述半导体存储器的存储器控制器。

技术总结

本公开实施例提供了一种半导体存储器，包括：输入模块，用于接收地址/命令输入信号；多个冗余模块，多个冗余模块分为N个集合，N为大于1的整数；冗余模块用于接收所述地址/命令输入信号，并输出第一使能信号；与N个集合一一对应的N条总线，每条总线与对应的集合中的多个冗余模块的输出端直接电连接；控制模块用于根据N个总线输出的信号得到第二使能信号；第一使能信号和第二使能信号用于指示进行冗余解码或正常解码。由于将多个冗余模块的输出端直接电连接至对应的总线，实现了对多个第一使能信号的合并，大大减少了信号的传递级数，提高存储器的使用性能。存储器的使用性能。存储器的使用性能。