灵敏放大电路、存储器、测试存储器及芯片的制作方法

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1.本发明实施例涉及存储器技术领域，具体涉及一种灵敏放大电路、存储器、测试存储器及芯片。

背景技术：

2.存储器是芯片中应用的用于存储数据的器件，典型的存储器如sram(static random-access memory，静态随机存取存储器)由于功耗小、读取速度快等优点，被广泛用于需要高速存储数据的场景。
3.为使存储器中存储的数据快速读出，存储器中通常设置有灵敏放大电路，以将存储器中存储电路的信号放大并输出。然而，由于工艺波动(如制程偏差)等原因，灵敏放大电路常会存在翻转错误的现象，因此如何降低灵敏放大电路的翻转错误率，帮助提高芯片的良率，一直是本领域技术人员考虑的问题。

技术实现要素：

4.有鉴于此，本发明实施例提供一种灵敏放大电路、存储器、测试存储器及芯片，以在降低灵敏放大电路的翻转错误率。
5.为实现上述目的，本发明实施例提供如下技术方案：
6.本发明实施例一种灵敏放大电路，包括：
7.输入模块，用于输入第一输入信号和第二输入信号；
8.差分输入模块，所述差分输入模块包括压差生成子模块和压差放大子模块；所述压差生成子模块，用于基于所述第一输入信号和第二输入信号生成具有初始电压差的第一初始电压和第二初始电压；所述压差放大子模块用于放大所述初始电压差，生成具有放大电压差的第一放大电压和第二放大电压；
9.互反馈放大模块，用于基于所述第一放大电压和第二放大电压，输出具有预设电压差的输出信号。
10.本发明实施例还提供一种存储器，所述存储器包括：
11.多个存储单元；
12.所述存储单元中包括存储电路和与所述存储电路连接的灵敏放大电路，所述灵敏放大电路为上述实施例所提供的灵敏放大电路。
13.本发明实施例还提供一种芯片，所述芯片包括上述实施例所提供的存储器。
14.本发明实施例还提供一种电路控制方法，应用于上述实施例所提供的灵敏放大电路，所述方法包括：
15.输入第一输入信号和第二输入信号；
16.基于所述第一输入信号和第二输入信号生成具有初始电压差的第一初始电压和第二初始电压；
17.放大所述初始电压差，生成具有放大电压差的第一放大电压和第二放大电压；
18.基于所述第一放大电压和第二放大电压，输出具有预设电压差的输出信号。
19.本发明实施例还提供一种测试存储器，包括：
20.多组存储单元；
21.所述存储单元中包括存储电路和与所述存储电路连接的灵敏放大电路；
22.其中，至少一组存储单元中的灵敏放大电路为上述实施例所提供的灵敏放大电路。
23.本发明实施例还提供一种测试芯片，所述测试芯片包括上述实施例所提供的测试存储器。
24.本发明实施例提供一种灵敏放大电路、存储器、测试存储器及芯片，其中，所述灵敏放大电路，包括输入模块，用于输入第一输入信号和第二输入信号；差分输入模块，所述差分输入模块包括压差生成子模块和压差放大子模块；所述压差生成子模块，用于基于所述第一输入信号和第二输入信号生成具有初始电压差的第一初始电压和第二初始电压；所述压差放大子模块用于放大所述初始电压差，生成具有放大电压差的第一放大电压和第二放大电压；互反馈放大模块，用于基于所述第一放大电压和第二放大电压，输出具有预设电压差的输出信号。可以看出，通过设置压差放大子模块，将基于所述第一输入信号和所述第二输入信号生成的初始电压差放大，从而降低了灵敏放大电路的翻转错误率，提高了芯片的良率。
附图说明
25.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
26.图1为一种灵敏放大电路的结构示意图；
27.图2为图1的灵敏放大器中输入输出信号的波形图；
28.图3为本发明实施例提供的灵敏放大电路的一种可选框图；
29.图4为本发明实施例提供的灵敏放大电路的第一种可选结构；
30.图5为本发明实施例提供的灵敏放大电路的第二种可选结构；
31.图6为本发明实施例提供的灵敏放大电路的第三种可选结构；
32.图7为本发明实施例提供的灵敏放大电路的第四种可选结构；
33.图8为本发明实施例提供的灵敏放大电路的第五种可选结构；
34.图9为本发明实施例提供的灵敏放大电路的第六种可选结构；
35.图10为本发明实施例提供的具有第一种可选结构的灵敏放大电路的另一可选结构；
36.图11示出的蒙特卡罗分析错误数与输入输出电源电压差关系图；
37.图12为本发明实施例提供的存储器的可选结构图；
38.图13为本发明实施例提供的电路控制方法的一种可选流程图；
39.图14为本发明实施例提供的具有无预测不可编程灵敏放大电路的测试存储器的可选结构图；
40.图15为本发明实施例提供的备选结构的第一压差放大单元的可选结构图；
41.图16为本发明实施例提供的备选结构的第二压差放大单元的可选结构图；
42.图17为本发明实施例提供的有预测可编程灵敏放大电路的测试存储器的可选结构图。
具体实施方式
43.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
44.基于背景技术所述，存储器中的灵敏放大电路常会存在翻转错误的现象。
45.可选的，图1示出了一种灵敏放大电路的结构示意图，参照图1，灵敏放大电路包括输入模块100，差分输入模块110，互反馈放大模块120和输出模块130；其中，输入模块100包括第一输入信号线101、第二输入信号线102，用于输入存储电路发来的存储信号，具体的，第一输入信号线101输入第一输入信号sat，第二输入信号线102输入第二输入信号sac；差分输入模块110包括分别与第一输入信号线和第二输入信号线对应连接的第一输入晶体管mngt和第二输入晶体管mngc，第一输入晶体管mngt基于所述第一输入信号生成第一初始电压，第二输入晶体管mngc基于所述第二输入信号生成第二初始电压，所述第一初始电压和所述第二初始电压的电压差为初始电压差，互反馈放大模块120则基于初始电压差，输出具有预设电压差的输出信号，并由输出模块130锁存后输出。
46.具体的，所述互反馈放大模块120包括首尾相接两个反相器，即mp0和mn0构成的反相器和mp1和mn1构成的反相器首尾相接，而vdd则为反相器提供电源。
47.在灵敏放大器的工作阶段，结合参考图2示出的灵敏放大器中输入输出信号的波形图，在存储电路发来的存储信号为具有电压差异的信号，即第一输入信号线和第二输入信号线传输的输入信号sat和sac具有电压差异时，该电压差异使得其对应的输入晶体管一侧的节点(即midc节点和midt节点)同样生成电压差异(即初始电压差)，而互反馈放大模块120可以将midc节点和midt节点的电压差异快速放大，形成输出信号saco和sato，并进一步由输出模块锁存后输出。
48.发明人发现，如果midc和midt的电压接近相等，会导致灵敏放大电路的电压差分失去作用，而且mn0管和mn1管的阈值电压(vth)由于工艺制造的差异导致值不完全相等，如果mn0管和mn1管的阈值电压的差异大于midc节点和midt节点的电压差异，就可能导致灵敏放大电路翻转错误。
49.针对这一问题，发明人进一步进行了研究分析，认为saco和sato的电压差可以采用公式(1)来表示：
50.公式(1)：
51.其中，vo是mp0或mp1导通时saco和sato之间的电压差，vthp是mp0、mp1的阈值电压，δvin是sac和sat输入电压差，β是工艺常数，i0是流经差分输入管mngc、mngt的电流。
52.基于此，发明人认为，若要降低灵敏放大电路的翻转错误率，应当增大mp0管或者
mp1管导通时saco和sato之间的电压差vo，进而使得saco和sato中较低的电压有利于首尾相接的一个反相器的pmos导通使saco或sato中的较高的电压进一步充电，而saco和sato中较高的电压有利于另一个反相器的nmos导通使saco和sato中较低的电压进一步放电，从而形成正反馈，迅速将这个电压差放大至高低逻辑电平。
53.有鉴于此，本发明实施例提供了一种灵敏放大电路、存储器、测试存储器及芯片，其中，所述灵敏放大电路包括输入模块，用于输入第一输入信号和第二输入信号；差分输入模块，所述差分输入模块包括压差生成子模块和压差放大子模块，所述压差生成子模块，用于基于所述第一输入信号和第二输入信号生成具有初始电压差的第一初始电压和第二初始电压；所述压差放大子模块用于放大所述初始电压差，生成具有放大电压差的第一放大电压和第二放大电压；互反馈放大模块，用于基于所述第一放大电压和第二放大电压，输出具有预设电压差的输出信号。
54.其中，通过在差分输入模块设置压差放大子模块，将基于所述第一输入信号和所述第二输入信号生成的初始电压差放大，从而降低了灵敏放大电路的翻转错误率，提高了芯片的良率。
55.可选的，图3示出了本发明实施例提供的灵敏放大电路的一种可选框图，如图3所示，所述灵敏放大电路可以包括：
56.输入模块200，用于输入第一输入信号和第二输入信号；
57.差分输入模块，所述差分输入模块包括压差生成子模块210和压差放大子模块220；所述压差生成子模块210，用于基于所述第一输入信号和第二输入信号生成具有初始电压差的第一初始电压和第二初始电压；所述压差放大子模块220，用于放大所述初始电压差，生成具有放大电压差的第一放大电压和第二放大电压；
58.互反馈放大模块230，用于基于所述放大电压差，输出具有预设电压差的输出信号。
59.可以理解的是，所述预设电压差大于所述初始电压差。其中，所述输入模块200可以包括第一输入信号线201和第二输入信号线202，第一输入信号线可以传输第一输入信号，第二输入信号线可以传输第二传输信号。具体的，第一输入信号可以为真灵敏放大器(sense amplifier true，sat)输入信号，第二输入信号可以为互补灵敏放大器(sense amplifier complementary，sac)输入信号，两输入信号分别自真位线(bit line true，blt)和互补位线(bit line complementary，blc)传输的存储电路的存储信号传输得到。
60.在本发明的一个可选实施实现中，参考图4所示的灵敏放大电路的第一种可选结构，所述输入模块200还可以包括第一预充电单元203，用于为第一输入信号线201和第二输入信号线202预充第一电压。其中，所述第一电压可以为存储电路位线电压vddc，所述存储信号的变化可以表现为电压的下降，从而可以基于该下降的电压进行信号的放大。
61.具体的，所述第一预充电单元203包括第一充电晶体管mp5、第二充电晶体管mp6和第一平衡晶体管mp7；所述第一充电晶体管mp5的栅极、所述第二充电晶体管mp6的栅极和所述第一平衡晶体管mp7的栅极连接预充电使能信号源；所述第一充电晶体管mp5的源极连接第一电压源，漏极连接所述第一输入信号线201；所述第二充电晶体管mp6的源极连接所述第一电压源，漏极连接所述第二输入信号线202；所述第一平衡晶体管mp7的源极连接所述第一输入信号线201，漏极连接所述第二输入信号线202；
62.其中，所述第一充电晶体管mp5、第二充电晶体管mp6和所述第一平衡晶体管mp7的导电类型相同，可选的，所述第一充电晶体管mp5、第二充电晶体管mp6和所述第一平衡晶体管mp7均为p型mos管，且第一充电晶体管mp5、第二充电晶体管mp6的尺寸对称；所述预充电使能信号源用于输出预充电使能信号sapchx，所述第一电压源用于输出第一电压vddc；其中，所述第一平衡晶体管mp7用于在预充电阶段平衡第一输入信号线201和第二输入信号线202的电压。
63.并且，所述灵敏放大电路还包括下拉模块240，用于下拉所述差分输入模块的信号。具体的，所述下拉模块240包括下拉晶体管mnt，所述下拉晶体管mnt的栅极连接放大使能信号源，漏极连接所述差分输入模块，源极接地；所述放大使能信号源用于输出放大使能信号saen，所述放大使能信号saen用于使能所述灵敏放大电路，从而在所述灵敏放大电路启动时，开启所述下拉晶体管。
64.需要说明的是，所述差分输入模块与下拉晶体管漏极的连接，并不仅限于差分输入模块中的一个晶体管与下拉晶体管漏极连接，而是任何有下拉需求的晶体管，均可以通过所述下拉晶体管接地。
65.在进行存储数据的读取时，所述存储信号的变化，体现在blt和blc的电压差上，例如在读取存储电路中的数据时，会在blt或blc上生成一定的压降，进而使得blt和blc的电压具有电压差，相应的，blt和blc上的电压变化会传输至第一输入信号线和第二输入信号线，从而形成相应的第一输入信号sat和第二输入信号sac，且第一输入信号sat和第二输入信号sac的电压同样具有该电压差，该电压差可以理解为所述第一输入信号sat和所述第二输入信号sac的输入电压差。
66.差分输入模块用于基于第一输入信号和第二输入信号的电压差，生成具有放大电压差的第一放大电压和第二放大电压，从而使得互反馈放大模块在第一放大电压和第二放大电压的放大电压差下，准确的实现信号翻转。其中，压差生成子模块210和压差放大子模块220构成所述差分输入模块。
67.在一个可选的示例中，所述压差生成子模块210可以基于该输入电压差，生成初始电压差。具体的，压差生成子模块210可以包括第一输入晶体管mngt和第二输入晶体管mngc，第一输入晶体管mngt基于所述第一输入信号生成第一初始电压，第二输入晶体管mngc基于所述第二输入信号生成第二初始电压。
68.其中，所述第一输入晶体管mngt的栅极连接所述第一输入信号线201，源极连接所述互反馈放大模块230，漏极连接所述压差放大子模块220；所述第二输入晶体管mngc的栅极连接第二输入信号线202，源极连接所述互反馈放大模块230，漏极连接所述压差放大子模块220。其中，第一初始电压可以理解为在所述压差放大子模块未开启时，第一输入晶体管mngt的源极电压，第二初始电压可以理解为在所述压差放大子模块未开启时，第二输入晶体管mngc的源极电压。可选的，所述第一输入晶体管mngt和第二输入晶体管mngc均为n型mos管，且第一输入晶体管mngt和第二输入晶体管mngc的尺寸对称。
69.可以理解的是，基于所述第一输入信号线，可以控制所述第一输入晶体管源漏两侧的电压；同样的，基于所述第二输入信号线，可以控制所述第二输入晶体管源漏两侧的电压，从而可以基于第一输入信号和第二输入信号的变化，生成对应的初始电压差。例如，所述第一输入晶体管和第二输入晶体管为n型mos管时，在预充电阶段，所述第一输入晶体管
和第二输入晶体管可以为开启状态，当第一输入信号降低且第二输入信号不变形成输入电压差时，第一输入信号线上的电压逐渐降低，从而使得第一输入晶体管逐渐趋近于关断，从而保持了第一输入晶体管源极(参考节点midc)的电压(即第一初始电压)，相应的，第二输入信号不变，使得第二输入晶体管保持开启，从而将第二输入晶体管源极(参考节点midt)的电流传输至第二输入晶体管的漏极，进而不断拉低第二输入晶体管源极的电压，从而使得两输入晶体管源极的电压(即第二初始电压)不断降低，进而形成了初始电压差。
70.结合参考公式(1)，可以看出，saco和sato之间电压差vo可以通过增大δvin或者降低i0实现，在本发明的一个可选示例中，可以通过增大δvin即增大第一输入信号sat和第二输入信号sac之间的电压差，从而放大所述初始电压差，进而形成较大的vo，或者，在本发明的另一个可选示例中，可以通过降低i0即降低所述第一输入晶体管mngt和所述第二输入晶体管mngc传输的电流(即晶体管源极流向漏极的电流)，从而放大所述初始电压差。
71.在本发明实施例中，考虑增大δvin需要存储电路消耗较长的读放电时间，可能引起sram功耗的增加和读取速度的下降，因此，优选采用降低i0的方式，放大所述初始电压差。
72.在一个可选的示例中，继续参考图4，所述压差放大子模块220可以包括与所述第一输入晶体管mngt相连接的第一压差放大单元，和，与所述第二输入晶体管mngc相连接的第二压差放大单元；
73.其中，所述第一压差放大单元包括第一放大晶体管mng1；所述第一放大晶体管mng1的栅极连接所述第一输入晶体管mngt的栅极，源极连接所述第一输入晶体管mngt的漏极，漏极连接所述下拉晶体管的漏极；
74.所述第二压差放大单元包括第二放大晶体管mng2；所述第二放大晶体管mng2的栅极连接所述第二输入晶体管mngc的栅极，源极连接所述第二输入晶体管mngc的漏极，漏极连接所述下拉晶体管的漏极。
75.其中，所述第一放大晶体管的导电类型与第一输入晶体管的导电类型相同，所述第二放大晶体管的导电类型与第二输入晶体管的导电类型相同。可选的，所述第一放大晶体管mng1和第二放大晶体管mng2均为n型mos管，且第一放大晶体管mng1和第二放大晶体管mng2的尺寸对称。
76.基于所述第一放大晶体管的栅极连接所述第一输入晶体管的栅极，所述第二放大晶体管的栅极连接所述第二输入晶体管的栅极，从而可以在所述第一输入晶体管和第二输入晶体管开启时同时开启第一放大晶体管和所述第二放大晶体管，而第一放大晶体管和所述第二放大晶体管可以看作电阻，在开启状态下降低流经第一输入晶体管和所述第二输入晶体管的电流，进而放大所述初始电压差。
77.在另一个可选的示例中，参考图5所示的灵敏放大电路的第二种可选结构图，所述压差放大子模块可以包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；与上一示例不同的是，所述第一压差放大单元和所述第二压差放大单元的结构不同。
78.其中，所述第一压差放大单元包括第三放大晶体管mng3；所述第三放大晶体管mng3的栅极连接第一信号源，源极连接所述第一输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；
79.所述第二压差放大单元包括第四放大晶体管mng4；所述第四放大晶体管mng4的栅极连接所述第一信号源，源极连接所述第二输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；
80.所述第一信号源用于输出第一信号tie1，所述第一信号控制所述第三放大晶体管和所述第四放大晶体管为导通状态。
81.也就是说，保持所述第三放大晶体管mng3和所述第四放大晶体管mng4为导通状态，从而可以在所述第一输入晶体管和第二输入晶体管开启时，降低流经第一输入晶体管和所述第二输入晶体管的电流，进而放大所述初始电压差。
82.可选的，所述第三放大晶体管mng3和第四放大晶体管mng4均为n型mos管，且第三放大晶体管mng3和第四放大晶体管mng4的尺寸对称。
83.在进一步的可选的示例中，参考图6所示的灵敏放大电路的第三种可选结构图，所述压差放大子模块可以包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；与上一示例不同的是，所述第一压差放大单元和所述第二压差放大单元的结构不同。
84.其中，所述第一压差放大单元包括第五放大晶体管mng5；所述第五放大晶体管mng5的栅极连接所述第一输入晶体管的栅极，源极连接第一输入晶体管的源极，漏极连接第一输入晶体管的漏极，并连接所述下拉晶体管的漏极；
85.所述第二压差放大单元包括第六放大晶体管mng6；所述第六放大晶体管mng6的栅极连接所述第二输入晶体管的栅极，源极连接第二输入晶体管的源极，漏极连接第二输入晶体管的漏极，并连接所述下拉晶体管的漏极。
86.其中，所述第五放大晶体管的导电类型与第一输入晶体管的导电类型相同，所述第六放大晶体管的导电类型与第二输入晶体管的导电类型相同。可选的，所述第五放大晶体管mng5和第六放大晶体管mng6均为n型mos管，且第五放大晶体管mng5和第六放大晶体管mng6的尺寸对称。
87.基于所述第五放大晶体管的栅极连接所述第一输入晶体管的栅极，所述第六放大晶体管的栅极连接所述第二输入晶体管的栅极，从而可以在所述第一输入晶体管和第二输入晶体管开启时同时开启第五放大晶体管和所述第六放大晶体管，而第五放大晶体管和所述第六放大晶体管可以看作电阻，在开启状态下可以降低流经第一输入晶体管和所述第二输入晶体管的电流，进而放大所述初始电压差。
88.在进一步的可选的示例中，参考图7所示的灵敏放大电路的第四种可选结构图，所述压差放大子模块可以包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；与上一示例不同的是，所述第一压差放大单元和所述第二压差放大单元的结构不同。
89.其中，所述第一压差放大单元包括第七放大晶体管mng7和第八放大晶体管mng8；所述第七放大晶体管mng7的栅极连接所述第一输入晶体管的栅极，源极连接第一输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第八放大晶体管mng8的栅极连接所述第一输入晶体管的栅极，源极连接第一输入晶体管的源极，漏极连接所述第七放大晶体管mng7的漏极；
90.所述第二压差放大单元包括第九放大晶体管mng9和第十放大晶体管mng10；所述
第九放大晶体管mng9的栅极连接所述第二输入晶体管的栅极，源极连接第二输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第十放大晶体管mng10的栅极连接所述第二输入晶体管的栅极，源极连接第二输入晶体管的源极，漏极连接所述第九放大晶体管mng9的漏极。
91.其中，所述第七放大晶体管和所述第八放大晶体管的导电类型与第一输入晶体管的导电类型相同；所述第九放大晶体管和所述第十放大晶体管的导电类型与所述第二输入晶体管的导电类型相同。可选的，所述第七放大晶体管、所述第八放大晶体管、所述第九放大晶体管和所述第十放大晶体管均为n型mos管，且第七放大晶体管和第九放大晶体管的尺寸对称，第八放大晶体管和第十放大晶体管的尺寸对称。
92.基于所述第七放大晶体管和第八放大晶体管的栅极连接所述第一输入晶体管的栅极，所述第九放大晶体管和第十放大晶体管的栅极连接所述第二输入晶体管的栅极，从而可以在所述第一输入晶体管和第二输入晶体管开启时同时开启第七放大晶体管、第八放大晶体管、第九放大晶体管和第十放大晶体管，而第七放大晶体管、第八放大晶体管、第九放大晶体管和第十放大晶体管可以看作电阻，在开启状态下可以降低流经第一输入晶体管和所述第二输入晶体管的电流，进而放大所述初始电压差。
93.在进一步的可选的示例中，参考图8所示的灵敏放大电路的第五种可选结构图，所述压差放大子模块可以包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；与上一示例不同的是，所述第一压差放大单元和所述第二压差放大单元的结构不同。
94.其中，所述第一压差放大单元包括第十一放大晶体管mng11和第十二放大晶体管mng12；所述第十一放大晶体管mng11的栅极连接所述第一输入晶体管的栅极，源极连接第一输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第十二放大晶体管mng12的栅极连接第二信号源，源极连接所述第一输入晶体管的源极，漏极连接所述第十一放大晶体管mng11的漏极；
95.所述第二压差放大单元包括第十三放大晶体管mng13和第十四放大晶体管mng14；所述第十三放大晶体管mng13的栅极连接所述第二输入晶体管的栅极，源极连接第二输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第十四放大晶体管mng14的栅极连接第二信号源，源极连接所述第二输入晶体管的源极，漏极连接所述第十三放大晶体管mng13的漏极；
96.所述第二信号源用于输出第二信号tie0，所述第二信号控制所述第十二放大晶体管mng12和所述第十四放大晶体管mng14为关断状态。
97.通过关断状态的第十二放大晶体管mng12和第十四放大晶体管mng14，用于对第一输入晶体管和所述第二输入晶体管的电流分流，从而降低流经第一输入晶体管和所述第二输入晶体管的电流，放大所述初始电压差。
98.其中，所述第十一放大晶体管的导电类型与第一输入晶体管的导电类型相同；所述第十三放大晶体管的导电类型与所述第二输入晶体管的导电类型相同。可选的，所述第十一放大晶体管、第十二放大晶体管、第十三放大晶体管和第十四放大晶体管均为n型mos管，且第十一放大晶体管和第十三放大晶体管的尺寸对称，第十二放大晶体管和第十四放大晶体管的尺寸对称。
99.基于所述第十一放大晶体管的栅极连接所述第一输入晶体管的栅极，所述第十三放大晶体管的栅极连接所述第二输入晶体管的栅极，从而可以在所述第一输入晶体管和第二输入晶体管开启时同时开启第十一放大晶体管和第十三放大晶体管，而第十一放大晶体管和第十三放大晶体管可以看作电阻，在开启状态下可以降低流经第一输入晶体管和所述第二输入晶体管的电流，进而放大所述初始电压差。
100.需要说明的是，所述压差放大子模块所述的放大晶体管，指的是设置在该压差放大子模块中的晶体管，以区分其他模块中的晶体管，该放大晶体管并不表示其具有电压、电流或功率上的放大功能。
101.在进一步的可选的示例中，参考图9所示的灵敏放大电路的第六种可选结构图，所述压差放大子模块可以包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；与上一示例不同的是，所述第一压差放大单元和所述第二压差放大单元的结构不同。
102.所述第一压差放大单元包括第十五放大晶体管mng15和第十六放大晶体管mng16；所述第十五放大晶体管mng15的栅极连接所述第一输入晶体管的栅极，源极连接第一输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第十六放大晶体管mng16的栅极连接第二信号源，源极连接所述第一输入晶体管的源极，漏极连接所述第十五放大晶体管mng15的源极；
103.所述第二压差放大单元包括第十七放大晶体管mng17和第十八放大晶体管mng18；所述第十七放大晶体管mng17的栅极连接所述第二输入晶体管的栅极，源极连接第二输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第十八放大晶体管mng18的栅极连接第二信号源，源极连接所述第二输入晶体管的源极，漏极连接所述第十七放大晶体管的源极；
104.其中，所述第二信号源用于输出第二信号tie0，所述第二信号tie0控制所述第十六放大晶体管mng16和所述第十八放大晶体管mng18为关断状态；通过关断状态的第十六放大晶体管和所述第十八放大晶体管，用于对第一输入晶体管和所述第二输入晶体管的电流分流，从而降低流经第一输入晶体管和所述第二输入晶体管的电流，放大所述初始电压差。
105.第十五放大晶体管的导电类型与第一输入晶体管的导电类型相同；所述第十七放大晶体管的导电类型与所述第二输入晶体管的导电类型相同。可选的，所述第十五放大晶体管、第十六放大晶体管、第十七放大晶体管和第十八放大晶体管均为n型mos管，且第十五放大晶体管和第十七放大晶体管的尺寸对称，第十六放大晶体管和第十八放大晶体管的尺寸对称。
106.基于所述第十五放大晶体管的栅极连接所述第一输入晶体管的栅极，所述第十七放大晶体管的栅极连接所述第二输入晶体管的栅极，从而可以在所述第一输入晶体管和第二输入晶体管开启时同时开启第十五放大晶体管和第十七放大晶体管，而第十五放大晶体管和第十七放大晶体管可以看作电阻，在开启状态下可以降低流经第一输入晶体管和所述第二输入晶体管的电流，进而放大所述初始电压差。
107.在进一步的可选示例中，参考图10所示的灵敏放大电路的又一可选结构图，所述互反馈放大模块230可以包括第一差分放大单元和第二差分放大单元。
108.其中，所述第一差分放大单元包括第一差分晶体管mp0和第二差分晶体管mn0；所
述第二差分放大单元包括第三差分晶体管mp1和第四差分晶体管mn1；所述第一差分晶体管mp0的源极连接第二电压源，漏极连接第二差分晶体管mn0的源极，栅极连接第三差分晶体管mp1的漏极，且该栅极中的信号作为第一输出信号sato输出；所述第二差分晶体管mn0的漏极连接所述第一输入晶体管，栅极连接所述第三差分晶体管mp1的漏极，且该栅极中的信号作为第二输出信号saco输出；
109.所述第三差分晶体管的mp1源极连接第二电压源，漏极连接第四差分晶体管mn1的源极，栅极连接第一差分晶体管mp0的漏极；所述第四差分晶体管mn1的漏极连接所述第二输入晶体管，栅极连接所述第一差分晶体管mp0的漏极，且该栅极中的信号作为第一输出信号输出；
110.其中，所述第一差分晶体管mp0的导电类型不同于所述第二差分晶体管mn0的导电类型，所述第三差分晶体管mp1的导电类型不同于所述第四差分晶体管mn1的导电类型，且所述第一差分晶体管mp0的导电类型与所述第三差分晶体管mp1的导电类型相同；所述第二电压源用于提供第二电压vddp。可选的，第一差分晶体管mp0和第三差分晶体管mp1均为p型mos管；所述第二差分晶体管mn0和第四差分晶体管mn1均为n型mos管，且第一差分晶体管mp0和第三差分晶体管mp1的尺寸对称，第二差分晶体管mn0和第四差分晶体管mn1的尺寸对称。
111.具体的，在所述压差放大子模块放大了第一输入晶体管的源极和第二输入晶体管的源极的电压差异后，可以使得互反馈放大模块快速且准确的反应，从而输出具有预设电压差的输出信号。例如，当第一输入信号降低且第二输入信号不变生成输入电压差时，压差放大子模块可以保持第一输入晶体管源极(midc节点)的电压，降低第二输入晶体管源极(midt节点)的电压，相应的，在所述互反馈放大模块的初始阶段，第一差分晶体管mp0和第三差分晶体管mp1为关断状态，第二差分晶体管mn0和第四差分晶体管mn1为开启状态，在第二输入晶体管源极(midt节点)的电压降低时，会拉低第三差分晶体管mp1漏极的电压，进而使第一差分晶体管mp0打开、第二差分晶体管mn0关断，并为第一差分晶体管mp0的漏极充电，使得第二输出信号表现为高电平；同时，第一差分晶体管mp0的漏极的高电平状态，进一步保持第三差分晶体管mp1栅极的关断状态和第四差分晶体管mn1的开启状态，并结合压差生成子模块和压差放大子模块的接地状态，使得第三差分晶体管mp1漏极的电压趋近于0，进而可以使得第一输出信号表现为低电平，进而使得输出的第一输出信号和第二输出信号具有预设电压差。
112.在进一步的可选示例中，继续参考图10，所述灵敏放大电路还包括输出模块，所述输出模块包括第一输出信号线251、第二输出信号线252和第二预充电单元253，所述第一输出信号线251用于传输第一输出信号，所述第二输出信号线252用于传输第二输出信号，所述第二预充电单元253用于为第一输出信号线251和第二输出信号线252预充第二电压，从而使得互反馈放大模块230处于初始阶段。
113.其中，所述第二电压可以为固定值，也可以为可变值。在所述第二电压为固定值，且所述第一电压和所述第二电压相等时，所述灵敏放大电路可以应用于存储电路和外围电路均为同一电压域的场景。在所述第二电压为可变值时，所述灵敏放大电路可以应用于双电压域存储器中，即存储电路和外围电路可以处于不同的电压域，或者，在双电压域存储器中，所述第一电压同时为可变值，以适应不同的场景需求。
114.需要说明的是，在双电压域存储器中，传统的灵敏放大电路的翻转错误率更高。由于双电压域存储器中，存储单元(bitcell)阵列提供有单独的电源以保证存储器的读写性能和存储器所保存的数据的稳定性，并能够节省功耗，而存储单元阵列外围的逻辑电路则提供宽电压范围的电源，例如，在需要高性能时提供较高电压，不需要高性能时提供较低电压甚至关断外围逻辑供电，相应的，存储器中灵敏放大电路的输入信号是和存储电路位线电压vddc相同的电压域，而输出信号则是和外围逻辑电路相同的电压域。参考图11示出的蒙特卡罗分析错误数与输入输出电源电压差关系图，可以看出，在5000次蒙特卡罗分析错误数中，vddc》vddp时，蒙特卡罗仿真分析发现明显增多的翻转错误数，并且随着vddc-vddp的电压差增大，翻转错误数也增多。
115.而在本发明实施例中，通过改进的压差放大子模块放大所述初始电压差，生成具有放大电压差的第一放大电压和第二放大电压，从而可以显著的降低灵敏放大电路的翻转错误率。
116.具体的，在双电压域存储器场景下，所述第一电压为可变值，所述第二电压为可变值，且所述第一电压和所述第二电压相等或互为高低。具体的，所述第一电压可以为存储电路的电压源提供的电压，即vddc，所述第二电压为外围电路的电压源提供的电压vddp。可以理解的是，在外围电路需要高性能时第二电压vddp可以为较高电压，不需要高性能时第二电压vddp可以为较低电压。
117.进一步的，继续参考图10，所述第二预充电单元253包括第三充电晶体管mp3、第四充电晶体管mp4和第二平衡晶体管mp2；
118.所述第三充电晶体管mp3的栅极、所述第四充电晶体管mp4的栅极和所述第二平衡晶体管mp2的栅极连接放大使能信号源；所述第三充电晶体管mp3的源极连接第二电压源，漏极连接所述第一输入信号线；所述第四充电晶体管mp4的源极连接所述第二电压源，漏极连接所述第二输入信号线；
119.所述第二平衡晶体管mp2的源极连接所述第一输入信号线，漏极连接所述第二输入信号线；
120.其中，所述第三充电晶体管mp3、第四充电晶体管mp4和所述第二平衡晶体管mp2的导电类型相同；可选的，所述第三充电晶体管mp3、第四充电晶体管mp4和所述第二平衡晶体管mp2均为p型mos管，且第三充电晶体管mp3、第四充电晶体管mp4的尺寸对称；所述放大使能信号源用于输出放大使能信号saen，所述第二电压源用于输出第二电压vddp。
121.在进一步的可选示例中，所述输出模块250还包括锁存单元254，所述锁存单元254用于基于所述第一输出信号sato和第二输出信号saco，输出存储数据信号rddat，所述存储数据信号rddat用于表征存储在存储电路内的数据。其中，所述存储数据信号rddat可以为一个低电平或高电平信号，该低电平或高电平信号用于表征存储电路读出的数据。例如，在高电平时，可以表征存储电路内读出的数据为“1”；在低电平时，可以表征存储电路内读出的数据为“0”。
122.作为一种可选实现，本发明实施例还提供一种存储器，参考图12所示的存储器的可选结构图，所述存储器包括多个存储单元，所述存储单元中包括存储电路和与所述存储电路连接的灵敏放大电路，所述灵敏放大电路为上述实施例提供的灵敏放大电路。继续参考图12，其中，第一输入信号线(对应sat)通过一读选信号控制管与blt连接，第二输入信号
线(对应sac)通过另一读选信号控制管与blc连接，且，两读选信号控制管的栅极接入读选信号，记作rdcs，从而利用读选信号控制管控制灵敏放大电路的输入信号的传输。
123.作为一种可选实现，本发明实施例还提供一种芯片，该芯片可以包括本发明实施例提供的存储器。
124.作为一种可选实现，本发明实施例针对所提供的灵敏放大电路，还可提供相应的电路控制方法，相应方法内容可参照前文描述，此处不再赘述。
125.基于本发明实施例提供的灵敏放大电路，本发明实施例还提供一种电路控制方法，下面介绍的电路控制方法的内容，可以由本发明实施例提供的灵敏放大电路执行，具体执行方法各步骤的电路结构可参照前文描述，下述不再赘述。
126.可选的，图13为本发明实施例提供的电路控制方法的一种可选流程，参照图13，该方法可以包括：
127.步骤s20、输入第一输入信号和第二输入信号；
128.步骤s21、基于所述第一输入信号和第二输入信号生成具有初始电压差的第一初始电压和第二初始电压；
129.步骤s22、放大所述初始电压差，生成具有放大电压差的第一放大电压和第二放大电压；
130.步骤s23、基于所述第一放大电压和第二放大电压，输出具有预设电压差的输出信号。
131.作为一种可选实现，本发明实施例还进一步提供了一种测试存储器，应用于芯片设计后的芯片测试环节，所述测试存储器包括：
132.多组存储单元；
133.所述存储单元中包括存储电路和与所述存储电路连接的灵敏放大电路；
134.其中，至少一组存储单元中的灵敏放大电路为上述实施例所述的灵敏放大电路。
135.其中，一组存储单元，可以为一个io bits组(输入输出组)，通过设置至少一种灵敏放大电路为上述实施例所述的灵敏放大电路，从而测试该灵敏放大电路的性能，如翻转错误率等，从而确定是否采用对应的灵敏放大电路。
136.可以理解的是，本发明实施例提供的灵敏放大电路，具有较低的翻转错误率，特别是在双电压域场景下，对应的翻转错误率远低于其他结构的灵敏放大电路。然而，为在本发明实施例提供的多个灵敏放大电路的结构(参考图4～图9)中，确定一个性能更好的结构作为最终的结构，本发明实施例进一步提供了一种测试存储器，该测试存储器的多组存储单元中，至少一组存储单元，所述压差放大子模块的结构为第一结构，所述第一结构如图4所示；和/或，至少一组存储单元300中，所述压差放大子模块的结构为第二结构，所述第二结构如图5所示；和/或，至少一组存储单元300中，所述压差放大子模块的结构为第三结构，所述第三结构如图6所示；和/或，至少一组存储单元300中，所述压差放大子模块的结构为第四结构，所述第四结构如图7所示；和/或，至少一组存储单元300中，所述压差放大子模块的结构为第五结构，所述第五结构如图8所示；和/或，至少一组存储单元300中，所述压差放大子模块的结构为第六结构，所述第六结构如图9所示。
137.作为一个优选实施例，可以在设置6组存储单元，每组分别对应一种不同的结构，以图14所示的具有无预测不可编程灵敏放大电路的测试存储器的可选结构图为例，一组存
储单元可以包括一个或多个存储单元阵列(图中以一个存储单元阵列为例)，一个存储单元阵列对应一种结构的灵敏放大电路。其中灵敏放大电路连接至时钟控制和地址译码电路，存储单元阵列连接至行译码驱动电路。基于上述结构进行测试，可以根据对应的测试数据确定每种结构的良率，进而确定所要采用的目标结构。
138.具体的，可以从多个不同结构的灵敏放大电路选取目标结构，所述测试步骤可以包括：将多个不同结构的灵敏放大电路分别接入不同的存储单元阵列，具体可以为接入存储单元阵列的读输出端口；接着，进行流片测试，确定良率最高的灵敏放大电路结构，并以该结构的灵敏放大电路作为目标结构。其中，该目标结构可以应用于后续eco或量产sram设计中。
139.在一个可选示例中，本发明实施例还进一步提供了一种备选结构的压差放大子模块，该备选结构为可编程的备选结构，具体的，所述灵敏放大电路包括：用于基于所述第一输入信号生成第一初始电压的第一输入晶体管mngt和用于基于所述第二输入信号生成第二初始电压的第二输入晶体管mngc，以及用于下拉所述差分输入模块的信号的下拉晶体管；
140.在至少一组存储单元中，所述压差放大子模块220为备选结构，所述备选结构包括：与所述第一输入晶体管mngt相连接的第一压差放大单元，和，与所述第二输入晶体管mngc相连接的第二压差放大单元；
141.参考图15所示的第一压差放大单元的可选结构图，所述第一压差放大单元221包括第一备选晶体管mng21和第二备选晶体管mng22，以及，第一开关s01、第二开关s02、第三开关s03、第四开关s04、第五开关s05、第六开关s06和第七开关s07；所述第一备选晶体管mng21的栅极通过第一开关s01连接第一输入晶体管mngt的栅极，并通过第二开关s02连接第一信号源，源极连接所述第一输入晶体管mngt的漏极，并通过第三开关s03连接所述第二备选晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第二备选晶体管mng22的栅极通过第四开关s04连接所述第一输入晶体管mngt的栅极，并通过第五开关s05连接第二信号源，源极通过第六开关s06连接所述第一输入晶体管mngt的源极，漏极通过第七开关s07连接所述第一备选晶体管mng21的漏极。
142.参考图16所示的第二压差放大单元的可选结构图，所述第二压差放大单元222包括第三备选晶体管mng23和第四备选晶体管mng24，以及，第八开关s08、第九开关s09、第十开关s10、第十一开关s11、第十二开关s12、第十三开关s13和第十四开关s14；所述第三备选晶体管mng23的栅极通过第八开关s08连接第二输入晶体管mngc的栅极，并通过第九开关s09连接第一信号源，源极连接所述第二输入晶体管mngc的漏极，并通过第十开关s10连接所述第四备选晶体管mng24的漏极，漏极连接所述下拉晶体管的漏极；所述第四备选晶体管mng24的栅极通过第十一开关s11连接所述第二输入晶体管mngc的栅极，并通过第十二开关s12连接第二信号源，源极通过第十三开关s13连接所述第二输入晶体管mngc的源极，漏极通过第十四开关s14连接所述第三备选晶体管mng23的漏极；
143.所述第一信号源用于输出第一信号tie1，所述第一信号tie1用于控制所述第一备选晶体管和所述第三备选晶体管为导通状态；所述第二信号源用于输出第二信号tie0，所述第二信号tie0控制所述第二备选晶体管和所述第四备选晶体管为关断状态；所述第一备选晶体管和所述第二备选晶体管的导电类型与所述第一输入晶体管的导电类型相同；所述
第三备选晶体管和所述第四备选晶体管的导电类型与所述第二输入晶体管的导电类型相同。
144.所述备选结构采用硅通孔编程的方式形成，其中，所述备选结构中的硅通孔和导线用于作为开关，控制所述备选结构的连接关系。
145.其中，所述备选结构可以通过对开关状态的调整，实现对不同结构的压差放大子模块的测试。具体的，在一个可选的示例中，至少6组存储单元中的所述压差放大子模块为备选结构；其中，
146.至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第一开关开启，其余开关关断；所述备选结构的第二压差放大单元中，所述第八开关开启，其余开关关断，以使所述压差放大子模块为图4所述的第一结构；
147.和/或，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第二开关开启，其余开关关断；所述备选结构的第二压差放大单元中，所述第九开关开启，其余开关关断，以使所述压差放大子模块为如图5所述的第二结构；
148.和/或，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第三开关、第四开关、第六开关和第七开关开启，其余开关关断；所述备选结构的第二压差放大单元中，所述第十开关、第十一开关、第十三开关和第十四开关开启，其余开关关断，以使所述压差放大子模块为如图6所述的第三结构；
149.和/或，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第一开关、第四开关、第六开关和第七开关开启，其余开关关断；所述备选结构的第二压差放大单元中，所述第八开关、第十一开关、第十三开关和第十四开关开启，其余开关关断，以使所述压差放大子模块为如图7所述的第四结构；
150.和/或，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第一开关、第五开关、第六开关和第七开关开启，其余开关关断；所述备选结构的第二压差放大单元中，所述第八开关、第十二开关、第十三开关和第十四开关开启，其余开关关断，以使所述压差放大子模块为如图8所述的第五结构；
151.和/或，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第一开关、第三开关、第五开关和第六开关开启，其余开关关断；所述备选结构的第二压差放大单元中，所述第八开关、第十开关、第十二开关和第十三开关开启，其余开关关断，以使所述压差放大子模块为如图9所述的第六结构。
152.具体的，参考下表所列出的各结构下的开关状态：
153.表1：s01～s07在各结构下的状态
[0154] s01s02s03s04s05s06s07第一结构onoffoffoffoffoffoff第二结构offonoffoffoffoffoff第三结构offoffononoffonon第四结构onoffoffonoffonon第五结构onoffoffoffononon第六结构onoffonoffononoff
[0155]
表2：s08～s14在各结构下的状态
[0156] s08s09s10s11s12s13s14第一结构onoffoffoffoffoffoff第二结构offonoffoffoffoffoff第三结构offoffononoffonon第四结构onoffoffonoffonon第五结构onoffoffoffononon第六结构onoffonoffononoff
[0157]
其中，on表示开启，off表示关断。
[0158]
在进一步的可选流程中，所述6组存储单元可以分别对应不同示例中的压差放大子模块结构，从而测试6种结构的灵敏度和良率。并且，在确定最优结构后，还可以在eco(engineering change order，工程变更)流程，将所有的灵敏放大电路调整为最优结构，从而可以直接采用最优结构进行后续的测试或作为成品执行后续的流程。需要说明的是，在流片测试后的eco制造过中，备选结构可以仅修改其中的两层的金属连线，即可进行灵敏放大电路的调整，从而可以仅更改少量的光罩数，最大程度的降低芯片制造成本。
[0159]
在进一步的可选示例中，可以预测图4～图9中的一种结构为最优预测结构，并基于该预测进行芯片的测试。具体的，参考图17所示的有预测可编程灵敏放大电路的测试存储器的另一可选结构，所述多组存储单元中的压差放大子模块均为备选结构，一组存储单元可以包括一个或多个存储单元阵列(图中以一个存储单元阵列为例)，一个存储单元阵列对应一种结构的灵敏放大电路。其中，至少6个存储单元阵列为测试单元组500，且该6组存储单元阵列中的所述备选结构的开关状态分别用于构成图4～图9所述的结构；剩余存储单元阵列为目标单元组400，所述目标单元组400中的所述备选结构的开关状态用于构成图4～图9中预测的最优结构，该最优预测结构可以为图4～图9中的任一结构。其中灵敏放大电路连接至时钟控制和地址译码电路，存储单元阵列连接至行译码驱动电路。
[0160]
可以理解的是，所述测试单元组500可以作为器件的参照结构，所述目标单元组400可以作为器件的有效结构，从而在流片测试过程中，若预测准确，不必执行eco调整，从而可以缩短验证流程，降低成本。若预测不准确，则可以将目标单元组中的压差放大子模块进行eco调整，选择良率最优的结构作为压差放大子模块的结构，并对目标单元组中所有灵敏放大电路进行统一的调整。
[0161]
具体的，可以从测试单元组和目标单元组的灵敏放大电路选取最优结构，所述测试步骤可以包括：将多个不同结构的灵敏放大电路分别接入不同的存储单元阵列，形成测试单元组；将最优预测结构的灵敏放大电路接入剩余的存储单元阵列，形成目标单元组；接着，进行流片测试，确定良率最高的灵敏放大电路结构，若最优预测结构良率最高，则无须执行eco流程，若测试单元组中的一结构的良率最高，则在eco流程将目标单元组中的灵敏放大电路调整为良率最高的结构。
[0162]
作为一种可选实现，本发明实施例还提供一种测试芯片，该测试芯片可以包括本发明实施例提供的上述测试存储器。
[0163]
上文描述了本发明实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本发明实施例披露、公开的实施例方案。
[0164]
虽然本发明实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

技术特征：

1.一种灵敏放大电路，其特征在于，包括：输入模块，用于输入第一输入信号和第二输入信号；差分输入模块，所述差分输入模块包括压差生成子模块和压差放大子模块；所述压差生成子模块，用于基于所述第一输入信号和所述第二输入信号生成具有初始电压差的第一初始电压和第二初始电压；所述压差放大子模块用于放大所述初始电压差，生成具有放大电压差的第一放大电压和第二放大电压；互反馈放大模块，用于基于所述第一放大电压和所述第二放大电压，输出具有预设电压差的输出信号。2.根据权利要求1所述的灵敏放大电路，其特征在于，所述输入模块包括第一输入信号线、第二输入信号线和第一预充电单元，所述第一输入信号线用于传输第一输入信号，所述第二输入信号线用于传输第二传输信号；所述第一预充电单元，用于为所述第一输入信号线和所述第二输入信号线预充第一电压；所述灵敏放大电路还包括输出模块，所述输出模块包括第一输出信号线、第二输出信号线和第二预充电单元，所述第二预充电单元用于为所述第一输出信号线和所述第二输出信号线预充第二电压；所述第一电压为可变值，所述第二电压为可变值，且所述第一电压和所述第二电压相等或互为高低；所述预设电压差等于所述第二电压的值。3.根据权利要求2所述的灵敏放大电路，其特征在于，所述压差生成子模块包括用于基于所述第一输入信号生成第一初始电压的第一输入晶体管和用于基于所述第二输入信号生成第二初始电压的第二输入晶体管；所述第一输入晶体管的栅极连接所述第一输入信号线，源极连接所述互反馈放大模块，漏极连接所述压差放大子模块；所述第二输入晶体管的栅极连接所述第二输入信号线，源极连接所述互反馈放大模块，漏极连接所述压差放大子模块。4.根据权利要求3所述的灵敏放大电路，其特征在于，所述压差放大子模块用于增大所述第一输入信号和所述第二输入信号的电压差，或者，降低所述第一输入晶体管和所述第二输入晶体管传输的电流。5.根据权利要求4所述的灵敏放大电路，其特征在于，还包括，下拉模块，用于下拉所述差分输入模块的信号；所述下拉模块包括下拉晶体管，所述下拉晶体管的栅极连接放大使能信号源，漏极连接所述差分输入模块，源极接地；所述放大使能信号源用于输出放大使能信号，所述放大使能信号用于使能所述灵敏放大电路。6.根据权利要求5所述的灵敏放大电路，其特征在于，所述压差放大子模块包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；所述第一压差放大单元包括第一放大晶体管；所述第一放大晶体管的栅极连接所述第一输入晶体管的栅极，源极连接所述第一输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；
所述第二压差放大单元包括第二放大晶体管；所述第二放大晶体管的栅极连接所述第二输入晶体管的栅极，源极连接所述第二输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；其中，所述第一放大晶体管的导电类型与所述第一输入晶体管的导电类型相同，所述第二放大晶体管的导电类型与所述第二输入晶体管的导电类型相同。7.根据权利要求5所述的灵敏放大电路，其特征在于，所述压差放大子模块包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；其中，所述第一压差放大单元包括第三放大晶体管；所述第三放大晶体管的栅极连接第一信号源，源极连接所述第一输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第二压差放大单元包括第四放大晶体管；所述第四放大晶体管的栅极连接所述第一信号源，源极连接所述第二输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第一信号源用于输出第一信号，所述第一信号控制所述第三放大晶体管和所述第四放大晶体管为导通状态。8.根据权利要求5所述的灵敏放大电路，其特征在于，所述压差放大子模块包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；其中，所述第一压差放大单元包括第五放大晶体管；所述第五放大晶体管的栅极连接所述第一输入晶体管的栅极，源极连接所述第一输入晶体管的源极，漏极连接所述第一输入晶体管的漏极，并连接所述下拉晶体管的漏极；所述第二压差放大单元包括第六放大晶体管；所述第六放大晶体管的栅极连接所述第二输入晶体管的栅极，源极连接所述第二输入晶体管的源极，漏极连接所述第二输入晶体管的漏极，并连接所述下拉晶体管的漏极；所述第五放大晶体管的导电类型与所述第一输入晶体管的导电类型相同，所述第六放大晶体管的导电类型与所述第二输入晶体管的导电类型相同。9.根据权利要求5所述的灵敏放大电路，其特征在于，所述压差放大子模块包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；其中，所述第一压差放大单元包括第七放大晶体管和第八放大晶体管；所述第七放大晶体管的栅极连接所述第一输入晶体管的栅极，源极连接所述第一输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第八放大晶体管的栅极连接所述第一输入晶体管的栅极，源极连接所述第一输入晶体管的源极，漏极连接所述第七放大晶体管的漏极；所述第二压差放大单元包括第九放大晶体管和第十放大晶体管；所述第九放大晶体管的栅极连接所述第二输入晶体管的栅极，源极连接所述第二输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第十放大晶体管的栅极连接所述第二输入晶体管的栅极，源极连接第二输入晶体管的源极，漏极连接所述第九放大晶体管的漏极；所述第七放大晶体管和所述第八放大晶体管的导电类型与所述第一输入晶体管的导电类型相同；所述第九放大晶体管和所述第十放大晶体管的导电类型与所述第二输入晶体管的导电类型相同。
10.根据权利要求5所述的灵敏放大电路，其特征在于，所述压差放大子模块包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；所述第一压差放大单元包括第十一放大晶体管和第十二放大晶体管；所述第十一放大晶体管的栅极连接所述第一输入晶体管的栅极，源极连接所述第一输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第十二放大晶体管的栅极连接第二信号源，源极连接所述第一输入晶体管的源极，漏极连接所述第十一放大晶体管的漏极；所述第二压差放大单元包括第十三放大晶体管和第十四放大晶体管；所述第十三放大晶体管的栅极连接所述第二输入晶体管的栅极，源极连接所述第二输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第十四放大晶体管的栅极连接所述第二信号源，源极连接所述第二输入晶体管的源极，漏极连接所述第十三放大晶体管的漏极；其中，所述第二信号源用于输出第二信号，所述第二信号控制所述第十二放大晶体管和所述第十四放大晶体管为关断状态；所述第十一放大晶体管的导电类型与所述第一输入晶体管的导电类型相同；所述第十三放大晶体管的导电类型与所述第二输入晶体管的导电类型相同。11.根据权利要求5所述的灵敏放大电路，其特征在于，所述压差放大子模块包括与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；所述第一压差放大单元包括第十五放大晶体管和第十六放大晶体管；所述第十五放大晶体管的栅极连接所述第一输入晶体管的栅极，源极连接所述第一输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第十六放大晶体管的栅极连接第二信号源，源极连接所述第一输入晶体管的源极，漏极连接所述第十五放大晶体管的源极；所述第二压差放大单元包括第十七放大晶体管和第十八放大晶体管；所述第十七放大晶体管的栅极连接所述第二输入晶体管的栅极，源极连接第二输入晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第十八放大晶体管的栅极连接第二信号源，源极连接所述第二输入晶体管的源极，漏极连接所述第十七放大晶体管的源极；其中，所述第二信号源用于输出第二信号，所述第二信号控制所述第十六放大晶体管和所述第十八放大晶体管为关断状态；所述第十五放大晶体管的导电类型与第一输入晶体管的导电类型相同；所述第十七放大晶体管的导电类型与所述第二输入晶体管的导电类型相同。12.根据权利要求3所述的灵敏放大电路，其特征在于，所述互反馈放大模块包括第一差分放大单元和第二差分放大单元；所述第一差分放大单元包括第一差分晶体管和第二差分晶体管；所述第二差分放大单元包括第三差分晶体管和第四差分晶体管；其中，所述第一差分晶体管的源极连接第二电压源，漏极连接所述第二差分晶体管的源极，栅极连接所述第三晶差分体管的漏极；所述第二差分晶体管的漏极连接所述第一输入晶体管的源极，栅极连接所述第三差分晶体管的漏极，且该栅极中的信号作为第二输出信号输出；所述第二差分放大单元包括第三差分晶体管和第四差分晶体管；所述第三差分晶体管
的源极连接第二电压源，漏极连接所述第四差分晶体管的源极，栅极连接所述第一差分晶体管的漏极；所述第四差分晶体管的漏极连接所述第二输入晶体管的源极，栅极连接所述第一差分晶体管的漏极，且该栅极中的信号作为第一输出信号输出；其中，所述第一差分晶体管的导电类型不同于所述第二差分晶体管的导电类型，所述第三差分晶体管的导电类型不同于所述第四差分晶体管的导电类型，且所述第一差分晶体管的导电类型与所述第三差分晶体管的导电类型相同；所述第二电压源用于提供第二电压。13.根据权利要求2所述的灵敏放大电路，其特征在于，所述第一预充电单元包括第一充电晶体管、第二充电晶体管和第一平衡晶体管；所述第一充电晶体管的栅极、所述第二充电晶体管的栅极和所述第一平衡晶体管的栅极连接预充电使能信号源；所述第一充电晶体管的源极连接第一电压源，漏极连接所述第一输入信号线；所述第二充电晶体管的源极连接所述第一电压源，漏极连接所述第二输入信号线；所述第一平衡晶体管的源极连接所述第一输入信号线，漏极连接所述第二输入信号线；其中，所述第一充电晶体管、所述第二充电晶体管和所述第一平衡晶体管的导电类型相同；所述预充电使能信号源用于输出预充电使能信号，所述第一电压源用于输出第一电压；所述第二预充电单元包括第三充电晶体管、第四充电晶体管和第二平衡晶体管；所述第三充电晶体管的栅极、所述第四充电晶体管的栅极和所述第二平衡晶体管的栅极连接放大使能信号源；所述第三充电晶体管的源极连接第二电压源，漏极连接所述第一输出信号线；所述第四充电晶体管的源极连接所述第二电压源，漏极连接所述第二输出信号线；所述第二平衡晶体管的源极连接所述第一输出信号线，漏极连接所述第二输出信号线；其中，所述第三充电晶体管、所述第四充电晶体管和所述第二平衡晶体管的导电类型相同；所述放大使能信号源用于输出放大使能信号，所述第二电压源用于输出第二电压。14.根据权利要求2所述的灵敏放大电路，其特征在于，所述输出模块还包括锁存单元，所述锁存单元用于基于所述第一输出信号和第二输出信号，输出存储数据信号，所述存储数据信号用于表征存储在存储单元内的数据。15.一种存储器，其特征在于，所述存储器包括：多个存储单元；所述存储单元中包括存储电路和与所述存储电路连接的灵敏放大电路，所述灵敏放大电路为权利要求1～14任一项所述的灵敏放大电路。16.一种芯片，其特征在于，所述芯片包括权利要求15所述的存储器。17.一种电路控制方法，其特征在于，应用于权利要求1-14任一项所述的灵敏放大电路，所述方法包括：输入第一输入信号和第二输入信号；基于所述第一输入信号和第二输入信号生成具有初始电压差的第一初始电压和第二
初始电压；放大所述初始电压差，生成具有放大电压差的第一放大电压和第二放大电压；基于所述第一放大电压和第二放大电压，输出具有预设电压差的输出信号。18.一种测试存储器，其特征在于，包括：多组存储单元；所述存储单元中包括存储电路和与所述存储电路连接的灵敏放大电路；其中，至少一组存储单元中的灵敏放大电路为权利要求1～14任一项所述的灵敏放大电路。19.根据权利要求18所述的测试存储器，其特征在于，所述多组存储单元中，至少一组存储单元中，所述压差放大子模块的结构为第一结构，所述第一结构如权利要求6所述；和/或，至少一组存储单元中，所述压差放大子模块的结构为第二结构，所述第二结构如权利要求7所述；和/或，至少一组存储单元中，所述压差放大子模块的结构为第三结构，所述第三结构如权利要求8所述；和/或，至少一组存储单元中，所述压差放大子模块的结构为第四结构，所述第四结构如权利要求9所述；和/或，至少一组存储单元中，所述压差放大子模块的结构为第五结构，所述第五结构如权利要求10所述；和/或，至少一组存储单元中，所述压差放大子模块的结构为第六结构，所述第六结构如权利要求11所述。20.根据权利要求18所述的测试存储器，其特征在于，所述灵敏放大电路包括：用于基于所述第一输入信号生成第一初始电压的第一输入晶体管和用于基于所述第二输入信号生成第二初始电压的第二输入晶体管，以及用于下拉所述差分输入模块的信号的下拉晶体管；在至少一组存储单元中，所述压差放大子模块为备选结构，所述备选结构包括：与所述第一输入晶体管相连接的第一压差放大单元，和，与所述第二输入晶体管相连接的第二压差放大单元；所述第一压差放大单元包括第一备选晶体管和第二备选晶体管，以及，第一开关、第二开关、第三开关、第四开关、第五开关、第六开关和第七开关；所述第一备选晶体管的栅极通过所述第一开关连接所述第一输入晶体管的栅极，并通过所述第二开关连接第一信号源，源极连接所述第一输入晶体管的漏极，并通过所述第三开关连接所述第二备选晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第二备选晶体管的栅极通过第所述四开关连接所述第一输入晶体管的栅极，并通过所述第五开关连接第二信号源，源极通过所述第六开关连接所述第一输入晶体管的源极，漏极通过所述第七开关连接所述第一备选晶体管的漏极；所述第二压差放大单元包括第三备选晶体管和第四备选晶体管，以及，第八开关、第九开关、第十开关、第十一开关、第十二开关、第十三开关和第十四开关；所述第三备选晶体管的栅极通过所述第八开关连接所述第二输入晶体管的栅极，并通过所述第九开关连接第一
信号源，源极连接所述第二输入晶体管的漏极，并通过所述第十开关连接所述第四备选晶体管的漏极，漏极连接所述下拉晶体管的漏极；所述第四备选晶体管的栅极通过所述第十一开关连接所述第二输入晶体管的栅极，并通过所述第十二开关连接第二信号源，源极通过所述第十三开关连接所述第二输入晶体管的源极，漏极通过所述第十四开关连接所述第三备选晶体管的漏极；所述第一信号源用于输出第一信号，所述第一信号用于控制所述第一备选晶体管和所述第三备选晶体管为导通状态；所述第二信号源用于输出第二信号，所述第二信号控制所述第二备选晶体管和所述第四备选晶体管为关断状态；所述第一备选晶体管和所述第二备选晶体管的导电类型与所述第一输入晶体管的导电类型相同；所述第三备选晶体管和所述第四备选晶体管的导电类型与所述第二输入晶体管的导电类型相同。21.根据权利要求20所述的测试存储器，其特征在于，所述备选结构采用硅通孔编程的方式形成，其中，所述备选结构中的硅通孔和导线用于作为开关，控制所述备选结构的连接关系。22.根据权利要求20所述的测试存储器，其特征在于，至少6组存储单元中的所述压差放大子模块为备选结构；其中，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第一开关将所述第一备选晶体管的栅极连接至所述第一输入晶体管的栅极，其余开关关断；所述备选结构的第二压差放大单元中，所述第六开关将所述第三备选晶体管的栅极连接至所述第二输入晶体管的栅极，其余开关关断，以使所述压差放大子模块为权利要求6所述的结构；和/或，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第一开关将所述第一备选晶体管的栅极连接至第一信号源，其余开关关断；所述备选结构的第二压差放大单元中，所述第六开关将所述第三备选晶体管的栅极连接至第一信号源，以使所述压差放大子模块为如权利要求7所述的结构；和/或，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第三开关将所述第二备选晶体管的栅极连接至所述第一输入晶体管的栅极，所述第五开关将所述第二备选晶体管的漏极连接至所述第一输入晶体管的漏极，所述第二开关和所述第四开关开启，其余开关关断；所述备选结构的第二压差放大单元中，所述第八开关将所述第四备选晶体管的栅极连接至所述第二输入晶体管的栅极，所述第十开关将所述第四备选晶体管的漏极连接至所述第二输入晶体管的漏极，所述第七开关和所述第九开关开启，其余开关关断，以使所述压差放大子模块为如权利要求8所述的结构；和/或，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第一开关将所述第一备选晶体管的栅极连接至第一输入晶体管的栅极，所述第三开关将所述第二备选晶体管的栅极连接至所述第一输入晶体管的栅极，所述第五开关将所述第二备选晶体管的漏极连接至所述第一备选晶体管的漏极，所述第二开关和第四开关开启，其余开关关断；所述备选结构的第二压差放大单元中，所述第六开关将所述第三备选晶体管的栅极连接至第二输入晶体管的栅极，所述第八开关将所述第四备选晶体管的栅极连接至所述第二输入晶体管的栅极，所述第十开关将所述第四备选晶体管的漏极连接至所述第三备选晶体管的漏极，所述第七开关和第九开关开启，其余开关关断，以使所述压差放大子模块为如权利要求9所述的结构；
和/或，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第一开关将所述第一备选晶体管的栅极连接至第一输入晶体管的栅极，所述第三开关将所述第二备选晶体管的栅极连接至所述第二信号源，所述第五开关将所述第二备选晶体管的漏极连接至所述第一备选晶体管的漏极，第四开关开启，其余开关关断；所述备选结构的第二压差放大单元中，所述第六开关将所述第三备选晶体管的栅极连接至第二输入晶体管的栅极，所述第八开关将所述第四备选晶体管的栅极连接至所述第二信号源，所述第十开关将所述第四备选晶体管的漏极连接至所述第三备选晶体管的漏极，第九开关开启，其余开关关断，以使所述压差放大子模块为如权利要求10所述的结构；和/或，至少一组存储单元中，所述备选结构的第一压差放大单元中，所述第一开关将所述第一备选晶体管的栅极连接至第一输入晶体管的栅极，所述第三开关将所述第二备选晶体管的栅极连接至所述第二信号源，所述第五开关将所述第二备选晶体管的漏极连接至所述第一备选晶体管的漏极，所述第二开关和所述第四开关开启，其余开关关断；所述备选结构的第二压差放大单元中，所述第六开关将所述第三备选晶体管的栅极连接至第二输入晶体管的栅极，所述第八开关将所述第四备选晶体管的栅极连接至所述第二信号源，所述第十开关将所述第四备选晶体管的漏极连接至所述第三备选晶体管的漏极，第七开关和第九开关开启，其余开关关断，以使所述压差放大子模块为如权利要求11所述的结构。23.根据权利要求20所述的测试存储器，其特征在于，所述多组存储单元中的压差放大子模块均为备选结构，其中，至少6组存储单元为测试单元组，且该6组存储单元中的所述备选结构的开关状态分别用于构成权利要求6～11中所述的结构；剩余存储单元为目标单元组，所述目标单元组中的所述备选结构的开关状态用于构成权利要求6～11任一项所述的结构。24.一种测试芯片，其特征在于，包括：权利要求18-23任一项所述的测试存储器。

技术总结

本发明实施例提供一种灵敏放大电路、存储器、测试存储器及芯片，其中，所述灵敏放大电路包括输入模块，用于输入第一输入信号和第二输入信号；差分输入模块，差分输入模块包括压差生成子模块和改进的压差放大子模块；压差生成子模块，用于基于所述第一输入信号和第二输入信号生成具有初始电压差的第一初始电压和第二初始电压；而改进的压差放大子模块用于放大所述初始电压差，生成具有放大电压差的第一放大电压和第二放大电压；互反馈放大模块，用于基于所述第一放大电压和第二放大电压，输出具有预设电压差的输出信号，从而降低灵敏放大电路的翻转错误率，进而帮助提高芯片的良率。进而帮助提高芯片的良率。进而帮助提高芯片的良率。