半导体存储器件、测试半导体存储器件的方法和测试系统与流程

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半导体存储器件、测试半导体存储器件的方法和测试系统
1.相关申请的交叉引用
2.本公开要求于2020年9月9日在韩国知识产权局提交的韩国专利申请no.10-2020-0115129的优先权，其全部内容通过引用合并于此。

背景技术：

3.本公开总体上涉及半导体集成电路，并且更具体地涉及半导体存储器件、测试半导体存储器件的方法和测试系统。
4.用于存储数据的半导体存储器件可以大致分类为易失性半导体存储器件和非易失性半导体存储器件。在诸如动态随机存取存储器(dram)之类的易失性半导体存储器件中，通过对单元电容器充电或放电来存储数据，并且在被供电时保持所存储的数据。然而，当断电时，所存储的数据丢失。相反，非易失性存储没备即使在断电时也可以保留所存储的数据。
5.在制造半导体存储器件的工艺中，可以执行晶片级工艺、封装级工艺和后封装级工艺。晶片级工艺对应于生产包括半导体存储器件的晶片的工艺。可以在晶片级工艺期间执行内置自测试(bist)以测试半导体存储器件。然而，当通过将外部自动测试设备(ate)直接连接到半导体存储器件的数据输入/输出焊盘来执行bist时，由于bist生成的负载效应，bist的执行速度和应用范围可能受到限制。

技术实现要素：

6.本发明构思的实施例可以提供能够在半导体存储器件的晶片级处理中有效地执行内置自测试(bist)的半导体存储器件、测试半导体存储器件的方法和测试系统。
7.本发明构思的实施例提供了一种包括存储器核心和bist电路的半导体存储器件。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。bist电路连接到与数据输入/输出焊盘分开设置的测试焊盘。bist电路基于对半导体存储器件执行的晶片级测试过程期间从外部自动测试设备(ate)接收到的命令和地址生成包括第一并行比特的测试模式数据。bist电路通过将测试模式数据通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。半导体存储器件被设置在位于晶片的表面上并通过划线道彼此分开的多个芯片之中的芯片中。
8.本发明构思的实施例还提供了一种测试半导体存储器件的方法，该方法包括：通过与连接到半导体存储器件的数据输入/输出电路的数据输入/输出焊盘分开的测试焊盘从外部接收命令和地址；基于命令和地址，生成包括并行比特的测试模式数据；以及通过将测试模式数据通过数据输入/输出电路应用到半导体存储器件的存储器核心的存储单元阵列来测试存储器核心。半导体存储器件被包括在位于晶片的表面上并通过划线道彼此分开的多个芯片之中的每一个中。
9.本发明构思的实施例还提供了一种测试系统，该测试系统包括ate和半导体存储器件。ate在晶片级测试的第一测试模式中生成命令和地址，该晶片级测试对半导体存储器
件执行，该半导体存储器件被包括在位于晶片的上表面上的多个芯片之中的芯片中。ate在晶片级测试的第二测试模式中生成命令、地址和外部测试模式数据。半导体存储器件包括存储器核心和bist电路。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。bist电路连接到与数据输入/输出焊盘分开的测试焊盘。bist电路在第一测试模式中响应于来自ate的命令和地址生成包括第一并行比特的测试模式数据。bist电路在第二测试模式中接收命令、地址和外部测试模式数据，并通过将测试模式数据和外部测试模式数据中的一个通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。
10.本发明构思的实施例还提供了一种制造半导体存储器件的方法，该方法包括：在位于晶片的上表面上并通过划线道彼此分开的多个芯片之中的每一个芯片中形成半导体存储器件；以及测试半导体存储器件。该测试包括：通过与连接到半导体存储器件的数据输入/输出电路的数据输入/输出焊盘分开的测试焊盘从半导体存储器件的外部接收命令和地址；基于命令和地址生成包括并行比特的测试模式数据；以及通过将测试模式数据通过数据输入/输出电路应用到存储器核心的存储单元阵列来测试半导体存储器件的存储器核心。
11.本发明构思的实施例的半导体存储器件、测试半导体存储器件的方法和测试系统通过与连接到数据输入/输出电路的数据输入/输出焊盘分开的测试焊盘来执行晶片级测试。结果是，由于自动测试设备生成的负载效应不影响可以是晶片级测试的目标的输入缓冲器和输出驱动器，因此可以高速执行晶片级测试。此外，半导体存储器件和测试系统包括连接到测试焊盘的串行器/解串器(serdes)。serdes通过测试焊盘对数据输入/输出执行串行并行化，从而能够使用单个测试焊盘执行晶片级测试。
附图说明
12.根据以下结合附图进行的对实施例的详细描述，将更清楚地理解本发明构思的示例实施例。
13.图1示出了根据本发明构思的实施例的测试系统的框图。
14.图2示出了图1的晶片和测试结构的平面图。
15.图3示出了包括在图2的多个芯片之一中的半导体存储器件的框图。
16.图4示出了包括在多个芯片的一部分中的半导体存储器件和图2中的公共芯片焊盘之间的连接关系的框图。
17.图5示出了根据本发明构思的实施例的图3的半导体存储器件的框图。
18.图6示出了根据本发明构思的实施例的图3和图5的半导体存储器件的框图。
19.图7示出了描述输入到图6中的采样电路的命令和地址的图。
20.图8示出了根据本发明构思的实施例的图3和图6的半导体存储器件的框图。
21.图9示出了图8所示的串行器的框图。
22.图10示出了图9所示的串行器的操作的时序图。
23.图11示出了描述通过图8所示的串行器或并行器的数据的数据速率的图。
24.图12a和图12b示出了测试图8所示的半导体存储器件的方法的示例。
25.图13示出了根据本发明构思的实施例的图3和图5的半导体存储器件的框图。
26.图14a和图14b示出了测试图13所示的半导体存储器件的方法的示例。
27.图15示出了根据本发明构思的实施例的包括在半导体存储器件中的内置自测试(bist)电路和测试焊盘之间的连接关系的示例的图。
28.图16示出了根据本发明构思的实施例的测试半导体存储器件的方法的流程图。
29.图17示出了图16中的测试存储器核心的示例的流程图。
30.图18示出了根据本发明构思的实施例的测试系统的图。
具体实施方式
31.下文中将参考附图更全面地描述各种示例实施例。在附图中，相似的附图标记始终表示相似的元件。可以省略重复的描述。
32.如在发明构思的领域中常见的，可以依据执行所描述的一个或多个功能的块来描述和示出实施例。在本文中可以称为单元或模块等的这些块通过诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟和/或数字电路物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可以具体实现在一个或多个半导体芯片中，或者在诸如印刷电路板等的衬底支撑件上。构成块的电路可以由专用硬件或由处理器(例如，一个或多个编程的微处理器和相关联的电路)来实现，或者由用于执行该块的一些功能的专用硬件和用于执行该块的其他功能的处理器的组合来实现。在不脱离本发明构思的范围的情况下，实施例的每个块可以物理地分成两个或更多个交互且分立的块。类似地，在不脱离本发明构思的范围的情况下，实施例的块可以物理地组合成更复杂的块。
33.图1示出了根据本发明构思的实施例的测试系统的框图。图2示出了图1的晶片和测试结构的平面图。
34.参照图1和图2，测试系统100包括自动测试设备(ate)110、晶片150、形成在晶片150上的测试结构190、探针151和公共芯片焊盘157。测试结构190包括多个芯片300，并且该多个芯片300包括半导体存储器件。
35.ate 110在晶片级处理期间或在晶片级处理和封装级处理之间对半导体存储器件执行各种测试，在下文中被称为“晶片级测试”。
36.在一些实施例中，由ate 110执行的测试可以包括直流(dc)测试、交流(ac)测试和功能测试。dc测试例如通过将dc电压施加到半导体存储器件来测试半导体存储器件的dc特性。dc特性可以包括半导体存储器件是开路还是短路，以及输入/输出电流和电压的大小。ac测试例如通过将ac电压施加到半导体存储器件来测试半导体存储器件的ac特性。ac特性可以包括半导体存储器件的输入/输出开始时间、结束时间和延迟时间。功能测试例如通过将测试模式数据等应用到半导体存储器件来测试半导体存储器件的功能特性。功能特性可以包括半导体存储器件的写入和读取性能，以及通过在测试写入和读取性能的过程中形成的路径的数据传输性能等。
37.在一些实施例中，ate 110可以生成命令和地址以执行dc测试、ac测试和功能测试。此外，ate 110还可以生成测试模式数据以执行dc测试和ac测试。
38.在一些实施例中，ate 110可以通过探针151和公共芯片焊盘157向半导体存储器件提供命令、地址和测试模式数据。
39.然而，与在dc测试和ac测试中不同，ate 110在执行功能测试的过程期间不生成测试模式数据。在一些实施例中，在执行功能测试的过程中所需的测试模式数据可以由包括在半导体存储器件中的内置自测试(bist)电路而不是ate 110生成，如稍后将参照图3所描述的。因此，功能测试可以区别于dc测试和ac测试。用于执行功能测试的操作模式可以被称为第一测试模式，并且用于执行dc测试和ac测试的操作模式可以被称为第二测试模式。
40.ate 110可以在包括第一测试模式和第二测试模式的多个测试模式中的每一个中对多个测试项目执行测试。在一些实施例中，多个测试的一部分可以由稍后参照图3、图4、图5、图6、图8或图13所描述的bist电路来执行。
41.作为由ate 110执行的测试的结果，确定半导体存储器件是否有缺陷。根据确定结果选择包括半导体存储器件的多个芯片300的全部或一部分。所选择的芯片300由划线道sl划分，并且可以通过封装级工艺制造为单独的单元芯片或封装。
42.图2中示出了总共十二个芯片300，但是多个芯片300的数量仅是示例性的。在各种实施例中，晶片可以包括任意数量的芯片300。稍后将参照图5描述多个芯片300的一部分400。
43.图3示出了包括在图2的多个芯片之一中的半导体存储器件的框图。
44.在图3中，半导体存储器件被示出为非易失性存储器件。然而，这仅是示例性的，并且在其他实施例中，半导体存储器件可以是易失性存储器件。
45.参照图1至图3，半导体存储器件500包括控制电路(cc)510、电压发生器(vg)530、行解码器(rd)550、内置自测试(bist)电路(bc)570、测试焊盘560、数据输入/输出焊盘580和存储器核心590。存储器核心590包括存储单元阵列(mca)591、页缓冲器电路(pbc)593和数据输入/输出电路(dioc)595。
46.存储单元阵列591通过串选择线ssl、多个字线wl和地选择线gsl耦接到行解码器550。存储单元阵列591还通过多个位线bl耦接到页缓冲器电路593。在一些实施例中，可以包括多于一个串选择线和/或多于一个地选择线gsl。
47.在一些实施例中，存储单元阵列591可以包括多个存储块，并且每个存储块可以包括耦接到多个字线wl和多个位线bl的多个非易失性存储单元。
48.在一些实施例中，存储单元阵列591可以是作为二维结构(或水平结构)形成在衬底上的二维存储单元阵列。例如，存储单元阵列591可以包括串选择晶体管、地选择晶体管和存储单元。串选择晶体管可以耦接到位线，并且地选择晶体管可以耦接到公共源极线。同一串中的存储单元可以串联布置在位线中的对应一个和公共源极线之间。同一行中的存储单元可以耦接到字线中的对应一个。因此，存储单元可以串联耦接在串选择晶体管和地选择晶体管之间，并且例如16、32或64条字线可以设置在串选择线ssl和地选择线gsl之间。串选择晶体管可以耦接到串选择线ssl，并且可以根据施加到串选择线ssl的电压电平来控制。地选择晶体管可以耦接到地选择线gsl，并且可以根据施加到地选择线gsl的电压电平来控制。可以根据施加到字线wl的电压电平来控制存储单元。包括存储单元阵列591的第一非易失性存储器可以基于页执行写入(或编程)操作和读取操作，并且可以基于块执行擦除操作。
49.在其他示例实施例中，存储单元阵列591可以是作为三维结构(或竖直结构)形成在衬底上的三维存储单元阵列。以下专利文献(通过引用整体并入本文)描述了用于包括3d
竖直阵列结构的的适当存储单元阵列构造，其中，3d存储器阵列被配置为多个层级，并在层级之间共享字线和/或位线：美国专利no.7,679,133；8,553,466；8,654,587；和8,559,235，以及美国专利公开no.2011/0233648。
50.尽管根据示例实施例的半导体存储器件500的示例是基于nand闪存来描述的，但是半导体存储器件500可以是任何非易失性存储器件，例如，相位随机存取存储器(pram)、电阻式随机存取存储器(rram)、纳米浮栅存储器(nfgm)、聚合物随机存取存储器(poram)、磁性随机存取存储器(mram)、铁电随机存取存储器(fram)、晶闸管随机存取存储器(tram)、以及各种其他类型的非易失性存储器。
51.bist电路570在晶片级工艺、封装级工艺和后封装级工艺都在半导体存储器件500上执行并且半导体存储器件被安装在电子设备中之后，在执行晶片级测试的过程中执行由控制电路510执行的功能的一部分。
52.更具体地，bist电路570从图1所示的ate接收命令cmd、地址addr和测试模式数据，并向控制电路510提供命令cmd和地址addr。如上面参照图1和图2所述，ate 110可以执行dc测试、ac测试和功能测试，并且还可以在执行dc测试和ac测试的过程中生成测试模式数据。
53.即，bist电路570在执行dc测试和ac测试的过程中从ate 110接收命令cmd、地址addr和测试模式数据，向控制电路510提供命令cmd和地址addr，以及向数据输入/输出电路595提供测试模式数据。bist电路570在执行功能测试的过程中从ate 110接收命令cmd和地址addr，在bist电路570内部生成测试模式数据，以及向控制电路510提供命令cmd和地址addr，并向数据输入/输出电路595提供测试模式数据。
54.bist电路570连接到测试焊盘560。bist电路570通过与数据输入/输出焊盘580分开的测试焊盘560接收命令cmd、地址addr和测试模式数据。
55.控制电路510从bist电路570接收命令cmd和地址addr，并基于命令cmd和地址addr控制行解码器550、页缓冲器电路593、数据输入/输出电路595和电压发生器530，以执行针对存储单元阵列591的写入(或编程)、读取和擦除操作。
56.在一些实施例中，控制电路510可以将行地址raddr提供给行解码器550，并将列地址caddr提供给数据输入/输出电路595。行解码器550可以经由串选择线、多个字线和地选择线连接到存储单元阵列591。基于行地址raddr，行解码器550可以将多个字线中的至少一个确定为选择的字线，并且可以将多个字线中的其余字线确定为未选择的字线。
57.电压发生器530可以基于控制信号con生成半导体存储器件500的操作所需的字线电压。字线电压vwl可以经由行解码器550施加到多个字线。例如，在擦除操作期间，电压发生器530可以提供要施加到存储块的阱或公共源极线的擦除电压，并且可以提供要施加到存储块的所有字线的地电压。在擦除验证操作期间，电压发生器530可以提供要施加到存储块的所有字线的擦除验证电压，或者可以提供要在逐字线的基础上顺序地施加到存储块的字线的擦除验证电压。在编程操作(或写入操作)期间，电压发生器530可以提供要施加到选择的字线的编程电压，并且可以提供要施加到未选择的字线的编程通过电压。在编程验证操作期间，电压发生器530可以提供要施加到选择的字线的编程验证电压，并且可以提供要施加到未选择的字线的验证通过电压。在读取操作期间，电压发生器530可以提供要施加到选择的字线的读取电压，并且可以提供要施加到未选择的字线的读取通过电压。
58.页缓冲器电路593可以经由多个位线bl连接到存储单元阵列591。页缓冲器电路
593可以包括多个页缓冲器。在一些示例实施例中，每个页缓冲器可以连接到一个位线。在其他示例实施例中，每个页缓冲器可以连接到两个或更多个位线。页缓冲器电路593可以存储要被编程到存储单元阵列591中的数据，或者可以读取从存储单元阵列591感测到的数据。换句话说，页缓冲器电路593可以根据半导体存储器件500的操作模式，作为写入驱动器或读出放大器来进行操作。
59.数据i/o电路595可以经由数据线dl连接到页缓冲器电路593。数据i/o电路595可以基于列地址caddr经由页缓冲器电路593将数据从半导体存储器件500的外部提供到存储单元阵列591，或者可以将数据从存储单元阵列591提供到半导体存储器件500的外部。
60.图4示出了包括在多个芯片的一部分中的半导体存储器件和图2所示的公共芯片焊盘之间的连接关系的框图。
61.在图4中，示出了多个芯片的一部分400a。多个芯片的一部分400a可以包括四个芯片、一个探针151a和一个公共芯片焊盘157a。四个芯片中的第一芯片包括存储器核心(mc1)590-1、内置自测试(bist)电路(bc1)570-1、测试焊盘560-1和数据输入/输出焊盘580-1.四个芯片中的第二芯片包括存储器核心(mc2)590-2、bist电路(bc2)570-2、测试焊盘560-2和数据输入/输出焊盘580-2。四个芯片中的第三芯片包括存储器核心(mc3)590-3、bist电路(bc3)570-3、测试焊盘560-3和数据输入/输出焊盘580-3。四个芯片中的第四芯片包括存储器核心(mc4)590-4、bist电路(bc4)570-4、测试焊盘560-4和数据输入/输出焊盘580-4。第一至第四芯片中的每一个可以包括诸如参照图3所描述的附加电路(未示出)。
62.如上面参照图1至图3所述，bist电路570-1、570-2、570-3和570-4中的每一个可以从图1所示的ate 110接收命令cmd、地址addr和测试模式数据。bist电路570-1、570-2、570-3和570-4中的每一个可以连接到形成在划线道sl中的探针151a和公共芯片焊盘157a，以接收命令cmd、地址addr和测试模式数据。
63.同时，图4所示的存储器核心590-1、590-2、590-3和590-4中的每一个连接到数据输入/输出焊盘580-1、580-2、580-3和580-4中的一个。然而，数据输入/输出焊盘580-1、580-2、580-3和580-4在晶片级测试期间不使用，并且可以仅用于在电子设备中安装和使用半导体存储器件的过程中向/从外部存储器控制器提供/接收命令、地址和数据。
64.在图4中，如图所示的多个芯片的一部分400a包括四个芯片、一个探针151a和一个公共芯片焊盘157a，但是芯片、探针151a和公共芯片焊盘157a的数量仅是示例性的。
65.图5示出了根据本发明构思的实施例的图3的半导体存储器件的框图。
66.在图5中，为了便于描述，半导体存储器件被示为仅包括图3所示的半导体存储器件500中包括的组件中的存储单元阵列591、页缓冲器电路593、数据输入/输出电路595、内置自测试(bist)电路570、测试焊盘560和数据输入/输出焊盘580。与图3所示的半导体存储器件500中所包括的组件具有相同附图标记的组件执行相同或相似的功能，且因此在下文中可以省略重复的描述。
67.参照图1至图5，根据示例实施例的半导体存储器件包括用于执行晶片级测试的单独的测试焊盘560。测试焊盘560连接到包括在半导体存储器件中的bist电路570，并用于在ate 110和bist电路570之间调解数据的输入/输出。
68.在执行晶片级测试时，不仅存储单元阵列591而且包括在数据输入/输出电路595中的组件可以被包括作为晶片级测试的目标。例如，数据输入/输出电路595中包括的输入
缓冲器5115和输出驱动器5111可以被包括作为晶片级测试的对象。
69.根据示例实施例，因为半导体存储器件通过测试焊盘560而不是数据输入/输出焊盘580连接到ate110，所以由ate110生成的负载效应不影响可以是晶片级测试的对象的输入缓冲器5115和输出驱动器5111。
70.在执行晶片级测试时，基于由bist电路570生成的测试模式数据tp执行功能测试。当测试模式数据tp通过包括在数据输入/输出电路595中的各种组件时，数据速率超过最大值1000mbps。因此，当半导体存储器件在通过如上所述单独提供的测试焊盘560向ate 110发送数据和从ate110接收数据的结构中形成时，输入缓冲器5115和输出驱动器5111可以被包括作为功能测试的对象。在下文中，将描述根据示例实施例的半导体存储器件的各种示例。
71.图6示出了根据本发明构思的实施例的图3和图5的半导体存储器件的框图。
72.在图6中，与图5所示的半导体存储器件中包括的组件具有相同附图标记的组件执行相同或相似的功能，且因此在下文中可以省略重复的描述。
73.参照图6，半导体存储器件包括存储单元阵列591、bist电路570a、输入缓冲器5115、输出驱动器5111、测试焊盘560和数据输入/输出焊盘580。bist电路570a包括采样电路(casc)5010、时钟发生器(cg)5030a、模式发生器(pg)5050a、比较电路(cp)5070和确定逻辑(dl)5090。
74.图6所示的半导体存储器件可以执行晶片级测试中的功能测试。如上面参照图5所述，测试焊盘560连接到ate110，但是数据输入/输出焊盘580在执行功能测试时不具有连接关系并且不执行特定功能。
75.参照图1、图5和图6，采样电路5010从ate110接收命令cmd和地址addr，并且通过对命令cmd和地址addr中的至少一个进行采样来生成控制信号pctl和cctl。将更详细地描述命令cmd和地址addr。
76.图7示出了描述输入到图6中的采样电路的命令和地址的图。
77.参照图7，命令cmd和地址addr中的每一个可以包括通过测试焊盘接收的串行比特。例如，命令cmd可以包括第一命令cmd1、第二命令cmd2和第三命令cmd3，并且地址addr可以包括第一地址addr1、第二地址addr2和第三地址addr3。
78.在实施例中，命令cmd可以包括写入命令、读取命令和擦除命令。然而，在其他实施例中，命令cmd还可以包括例如芯片使能信号、命令锁存使能信号、地址锁存使能信号、写入使能信号、读取使能信号、数据选通信号、数据信号和就绪/忙碌信号。
79.在一些实施例中，控制信号pctl可以是控制模式发生器5050a的信号，而控制信号cctl可以是控制时钟发生器5030a的信号。
80.时钟发生器5030a从采样电路5010接收控制信号cctl，并基于控制信号cctl生成相对于彼此具有不同频率的多个时钟信号clk1、clk2、clk4和clk8。
81.在一些实施例中，时钟发生器5030a可以向模式发生器5050a、比较电路5070和确定逻辑5090提供多个时钟信号clk1、clk2、clk4和clk8中的一个clk1。
82.模式发生器5050a响应于命令cmd和地址addr生成测试模式数据tp。在一些实施例中，模式发生器5050a可以接收来自采样电路5010的控制信号pctl和来自时钟发生器5030a的时钟信号clk1，并且可以基于控制信号pctl和时钟信号clk1生成测试模式数据tp。测试
模式数据tp可以包括并行比特。测试模式数据tp可以通过数据输入/输出电路(例如，图5的595)应用到存储单元阵列591，并且可以用于测试包括存储单元阵列591的存储器核心。在测试模式数据tp被写入存储单元阵列591之后，从存储单元阵列591读取的数据可以被称为测试结果数据tr。
83.比较电路5070将从存储单元阵列591响应于测试模式数据tp而输出的测试结果数据tr与测试模式数据tp进行比较以生成比较信号cr。
84.确定逻辑5090基于比较信号cr确定对存储器核心的测试是通过还是失败。在实施例中，确定逻辑5090可以是包括例如逻辑门等的电路。
85.在图6中，示出了多个路径5201和5203。路径5201表示测试模式数据tp从模式发生器5050a生成并被写入存储单元阵列591的路径。路径5203表示测试结果数据tr从存储单元阵列591读取并被发送到比较电路5070的路径。在一些实施例中，输出驱动器5111和输入缓冲器5115可以被包括在路径5203上。
86.图8示出了根据本发明构思的实施例的图3和图6的半导体存储器件的框图。
87.在图8中，与图3和图6所示的半导体存储器件中包括的组件具有相同附图标记的组件执行相同或相似的功能，且因此在下文中将省略重复的描述。
88.参照图8，半导体存储器件包括存储单元阵列591、bist电路570b、多路复用器5151、串行器5131、输出驱动器5111、输入缓冲器5115、并行器5135、测试焊盘560和数据输入/输出焊盘580。
89.bist电路570b包括采样电路5010、时钟发生器5030b、模式发生器5050a、比较电路5070、确定逻辑5090和并行器5100b。
90.图8所示的半导体存储器件可以执行晶片级测试中的功能测试。如上面参考图6所述，测试焊盘560连接到ate 110，但是数据输入/输出焊盘580在执行功能测试时不具有连接关系并且不执行特定功能。
91.参照图1、图6和图8，采样电路5010从ate 110接收命令cmd和地址addr，并且通过对命令cmd和地址addr中的至少一个进行采样来生成控制信号pctl和cctl。采样电路5010向并行器5100b提供命令cmd和地址addr。
92.并行器5100b接收命令cmd和地址addr，并从时钟发生器5030b接收多个时钟信号clk2、clk4和clk8。并行器5100b基于多个时钟信号clk2、clk4和clk8并行化(即，解串行化)命令cmd和地址addr，以并行地向控制电路510提供命令cmd和地址addr。稍后将描述并行器5100b的详细配置和操作。
93.时钟发生器5030b从采样电路5010接收控制信号cctl，并基于控制信号cctl生成相对于彼此具有不同频率的多个时钟信号clk1、clk2、clk4和clk8。在一些实施例中，时钟发生器5030b可以向模式发生器5050a、比较电路5070和确定逻辑5090提供多个时钟信号clk1、clk2、clk4和clk8中的一个clk1。时钟发生器5030b可以向bist电路570b中包括的并行器5100b以及数据输入/输出电路中包括的串行器5131和并行器5135提供多个时钟信号clk1、clk2、clk4和clk8中的时钟信号clk2、clk4和clk8。即，可以向并行器5100b、串行器5131和并行器5135提供多个时钟信号clk1、clk2、clk4和clk8中的一些时钟信号。
94.模式发生器5050a响应于命令cmd和地址addr生成测试模式数据tp。在一些实施例中，模式发生器5050a可以接收来自采样电路5010的控制信号pctl和来自时钟发生器5030b
的时钟信号clk1，并基于控制信号pctl和时钟信号clk1生成测试模式数据tp。测试模式数据tp可以包括并行比特。
95.比较电路5070将从存储单元阵列591响应于测试模式数据tp而输出的测试结果数据tr与测试模式数据tp进行比较以生成比较信号cr。
96.确定逻辑5090基于比较信号cr确定对存储器核心的测试是通过还是失败。
97.在图8中，多路复用器5151、串行器5131和并行器5135位于与图7所示的多个路径5201和5203相对应的路径上。
98.多路复用器5151响应于第一选择信号sel1选择测试模式数据tp和测试结果数据tr中的一个。可以从图3所示的控制电路510提供选择信号sel1作为命令。
99.串行器5131接收来自多路复用器5151的测试模式数据tp和测试结果数据tr中的一个，以及来自bist电路570b的多个时钟信号clk2、clk4和clk8。串行器5131基于多个时钟信号clk2、clk4和clk8来串行化测试模式数据tp和测试结果数据tr中的第一并行比特pa之一，以输出具有第一数据速率的第一串行比特sa。
100.并行器5135经由输出驱动器5111和输入缓冲器5115从串行器5131接收第一串行比特sa，并从bist电路570b接收多个时钟信号clk2、clk4和clk8。并行器5135基于多个时钟信号clk2、clk4和clk8来并行化第一串行比特sa，以输出具有第二数据速率的第二并行比特pb。在下文中，将更详细地描述串行器5131。
101.图9示出了图8所示的串行器的框图。图10示出了图8的串行器的操作的时序图。
102.参照图9和图10，串行器5131包括多个级(stg11、stg12和stg13)5131-1、5131-2和5131-3。多个级5131-1、5131-2和5131-3分别基于多个时钟信号clk2、clk4和clk8操作。在一些实施例中，时钟信号clk2的频率可以是时钟信号clk1的频率的两倍，时钟信号clk4的频率可以是时钟信号clk2的频率的两倍，并且时钟信号clk8的频率可以是时钟信号clk4的频率的两倍。
103.第一级5131-1接收并行比特pa10、pa11、pa12、...、pa17，并基于时钟信号clk2合并并行比特pa10、pa11、pa12、...、pa17以生成第一中间并行比特pa20、pa21、pa22和pa23。
104.第二级5131-2接收第一中间并行比特pa20、pa21、pa22和pa23，并基于时钟信号clk4合并第一中间并行比特pa20、pa21、pa22和pa23以生成第二中间并行比特pa30和pa31。
105.第三级5131-3接收第二中间并行比特pa30和pa31，并基于时钟信号clk8合并第二中间并行比特pa30和pa31以生成串行比特sa。因此，串行器5131顺序地合并并行比特pa10、pa11、pa12、...、pa17，并且可以最终输出与时钟信号clk8同步的串行比特sa，时钟信号clk8具有时钟信号clk1的频率的8倍的频率。例如，在第一级5131-1处接收的第一组并行比特pa10、pa11、pa12、pa13、pa14、pa15、pa16和pa17从第三级5131-3提供，作为最终输出串行比特0、1、0、1、1、0、1和0。
106.参照图8、图9和图10，多个级5131-1、5131-2和5131-3可以接收多个时钟信号clk2、clk4和clk8，并且根据上述方法顺序地串行化并行比特pa以输出串行比特sa。在一些实施例中，并行比特pa可以是测试模式数据tp和测试结果数据tr中的一个。图9中描述的并行比特pa10、pa11、pa12、pa13、pa14、pa15、pa16和pa17可以是并行比特pa的示例。
107.图8所示的并行器5100b和5135执行与上面参照图9描述的串行器5131的功能相反的功能。并行器5100b和5135也包括多个级，类似于串行器5131，并基于多个时钟信号进行
操作。由于并行器5100b和5135的配置和操作类似于串行器5131的配置和操作，因此将省略详细描述。
108.图11示出了描述通过图8所示的串行器或并行器的数据的数据速率的图。
109.在图11中，示出了图8所示的串行器5131接收到的并行比特pa10、pa11、pa12、...、pa17、第一中间并行比特pa20、pa21、pa22和pa23、第二中间并行比特pa30和pa31、以及串行器5131生成的串行比特sa的数据速率。
110.如上面参照图6所述，当根据示例实施例的半导体存储器件执行晶片级测试时，在功能测试的情况下，通过包括在数据输入/输出电路595中的各种组件的数据的数据速率超过最大值1000mbps。
111.参照图11，并行比特pa10、pa11、pa12、...、pa17的数据速率可以是150mbps，第一中间并行比特pa20、pa21、pa22和pa23的数据速率可以是300mbps，第二中间并行比特pa30和pa31的数据速率可以是600mbps，并且串行比特sa的数据速率可以是1200mbps。然而，每个数据速率仅是示例性的，并且示例实施例的范围不限于此。
112.图12a和图12b示出了根据本发明构思的实施例的测试图8的半导体存储器件的方法的示例。
113.在图12a中，存储单元阵列591包括多个存储块mb1、mb2、mb3和mb4。在一些实施例中，多个存储块mb1、mb2、mb3和mb4中的每一个可以包括至少一个单元串，该单元串包括顺序地堆叠在衬底上的多个存储单元。可以根据图12a所示的测试方法执行针对半导体存储器件的晶片级测试中的功能测试。包括在存储单元阵列591中的多个存储块mb1、mb2、mb3和mb4的数量仅是示例性的。
114.参照图12a，随着时间的流逝，可以顺序地执行针对第一存储块mb1、第二存储块mb2、第三存储块mb3和第四存储块mb4中的每一个的功能测试。
115.当对第一存储块mb1执行功能测试时，模式发生器5050a可以生成第一测试模式数据(例如，图8中的tp)，第一测试模式数据可以通过输出驱动器5111和输入缓冲器5115提供给第一存储块mb1，并且从第一存储块mb1生成的第一测试结果数据(例如，图8中的tr)可以提供给比较电路5070。当对第二存储块mb2执行功能测试时，模式发生器5050a可以生成第二测试模式数据，第二测试模式数据可以通过输出驱动器5111和输入缓冲器5115提供给第二存储块mb2，并且从第二存储块mb2生成的第二测试结果数据可以提供给比较电路5070。当对第三存储块mb3执行功能测试时，模式发生器5050a可以生成第三测试模式数据，第三测试模式数据可以通过输出驱动器5111和输入缓冲器5115提供给第三存储块mb3，并且从第三存储块mb3生成的第三测试结果数据可以提供给比较电路5070。当对第四存储块mb4执行功能测试时，模式发生器5050a可以生成第四测试模式数据，第四测试模式数据可以通过输出驱动器5111和输入缓冲器5115提供给第四存储块mb4，并且从第四存储块mb4生成的第四测试结果数据可以提供给比较电路5070。
116.在一些实施例中，当对第一至第四存储块mb1、mb2、mb3和mb4中的每一个执行功能测试时，图8所示的多路复用器可以基于选择信号sel1(例如，选择信号sel1为“0”)选择第一测试模式数据、第二测试模式数据、第三测试模式数据和第四测试模式数据中的一个。
117.在实施例中，第一测试模式数据、第二测试模式数据、第三测试模式数据和第四测试模式数据中的每一个可以相同。然而，示例实施例的范围不限于此。在其他实施例中，第
一测试模式数据、第二测试模式数据、第三测试模式数据和第四测试模式数据中的每一个可以彼此不同。作为另一示例，第一测试模式数据和第三测试模式数据可以是相同的测试模式数据，并且第二测试模式数据和第四测试模式数据可以是相同的测试模式数据，但是不同于第一和第三测试模式数据。
118.在图12b中，存储单元阵列591包括多个存储块mb1、mb2、mb3和mb4。在一些实施例中，多个存储块mb1、mb2、mb3和mb4中的每一个可以包括至少一个单元串，该单元串包括顺序地堆叠在衬底上的多个存储单元。可以根据图12b所示的测试方法执行针对半导体存储器件的晶片级测试中的功能测试。包括在存储单元阵列591中的多个存储块mb1、mb2、mb3和mb4的数量仅是示例性的。
119.参照图12b，随着时间的流逝，可以顺序地执行针对第一存储块mb1、第二存储块mb2、第三存储块mb3和第四存储块mb4中的每一个的功能测试。
120.当对第一存储块mb1执行功能测试时，模式发生器5050a可以生成第一测试模式数据(例如，图8中的tp)，第一测试模式数据可以通过输出驱动器5111和输入缓冲器5115提供给第一存储块mb1，并且从第一存储块mb1生成的第一测试结果数据可以提供给比较电路5070。
121.当对第二存储块mb2执行功能测试时，第一测试结果数据可以通过输出驱动器5111和输入缓冲器5115提供给第二存储块mb2，并且从第二存储块mb2生成的第二测试结果数据(例如，图8中的tr)可以提供给比较电路5070。
122.在对第三存储块mb3进行功能测试时，第二测试结果数据可以通过输出驱动器5111和输入缓冲器5115提供给第三存储块mb3，并且从第三存储块mb3生成的第三测试结果数据可以提供给比较电路5070。
123.当对第四存储块mb4进行功能测试时，第三测试结果数据可以通过输出驱动器5111和输入缓冲器5115提供给第四存储块mb4，并且从第四存储块mb4生成的第四测试结果数据可以提供给比较电路5070。
124.在一些实施例中，当对第一至第四存储块mb1、mb2、mb3和mb4中的每一个执行功能测试时，图8所示的多路复用器5151可以基于选择信号sel1(当对第一存储块mb1执行功能测试时，选择信号sel1为“0”，并且当对第二至第四存储块mb2至mb4执行功能测试时，选择信号sel1为“1”)选择第一测试模式数据、第一测试结果数据、第二测试结果数据和第三测试结果数据中的一个。
125.图13示出了根据本发明构思的实施例的图3和图5的半导体存储器件的框图。
126.在图13所示的半导体存储器件中，与图3和图5所示的半导体存储器件中包括的组件具有相同附图标记的组件执行相同或相似的功能，且因此在下文中可以省略重复的描述。
127.参照图13，半导体存储器件包括存储单元阵列591、bist电路570c、第一多路复用器5151、第二多路复用器5155、串行器5131、输出驱动器5111、输入缓冲器5115、并行器5135、测试焊盘560和数据输入/输出焊盘580。
128.bist电路570b包括时钟发生器5030c、模式发生器5050、比较电路5070、确定逻辑5090、串行器/解串器(serdes)5100c和采样电路5010c。
129.图13所示的半导体存储器件可以执行晶片级测试中的dc测试、ac测试和功能测
试。由于上面参照图8描述了半导体存储器件执行功能测试的过程，下面将描述执行图13所示的半导体存储器件的dc测试和ac测试之一的过程。如上面参照图6所述，测试焊盘560连接到ate 110，但是数据输入/输出焊盘580在执行晶片级测试时不具有连接关系并且不执行特定功能。
130.参照图1、图5、图6、图8和图13，采样电路5010c通过测试焊盘560从ate 110接收命令cmd、地址addr和测试模式数据。与半导体存储器件执行功能测试的情况不同，当执行dc测试和ac测试之一时，半导体存储器件还从ate 110接收测试模式数据。
131.采样电路5010c对命令cmd和地址addr中的至少一个进行采样以生成控制信号pctl和cctl。采样电路5010c可以向串行器/解串器5100c提供命令cmd和地址addr。
132.串行器/解串器5100c接收命令cmd、地址addr和测试模式数据，并从时钟发生器5030c接收多个时钟信号clkl。串行器/解串器5100c基于多个时钟信号clkl并行化命令cmd、地址addr和测试模式数据。
133.采样电路5010c向控制电路510(参见图3)提供命令cmd和地址addr，并向第二多路复用器5155提供测试模式数据。
134.时钟发生器5030c从采样电路5010接收控制信号cctl，并基于控制信号cctl生成相对于彼此具有不同频率的多个时钟信号clkh和clkl。在一些实施例中，时钟信号clkh可以包括上面参照图9描述的多个时钟信号clk1、clk2、clk4和clk8，并且时钟信号clkl可以包括具有比时钟信号clkh的频率低的频率的多个时钟信号，以执行dc测试和ac测试之一。
135.在图13中，示出了多个路径5205和5207。路径5205表示测试模式数据从ate 110提供并被写入存储单元阵列591的路径，并且路径5207表示测试结果数据从存储单元阵列591读取并被提供到ate110的路径。在一些实施例中，输出驱动器5111和输入缓冲器5115可以被包括在路径5207上。
136.图14a和图14b示出了测试图13的半导体存储器件的方法的示例。
137.在图14a中，存储单元阵列591包括多个存储块mb1、mb2、mb3和mb4。可以根据图14a所示的测试方法执行针对半导体存储器件的晶片级测试中的dc测试和ac测试之一。包括在存储单元阵列591中的多个存储块mb1、mb2、mb3和mb4的数量仅是示例性的。
138.参照图14a，随着时间的流逝，可以顺序地执行针对第一存储块mb1、第二存储块mb2、第三存储块mb3和第四存储块mb4中的每一个的dc测试和ac测试之一，在下文中被称为“dc/ac测试”。
139.当对第一至第四存储块mb1至mb4执行dc/ac测试时，ate 110可以生成第一至第四测试模式数据，以分别向第一至第四存储块mb1至mb4提供该第一至第四测试模式数据。ate 110可以从第一至第四存储块mb1至mb4中的每一个接收第一至第四测试结果数据。
140.在一些实施例中，当对第一至第四存储块mb1、mb2、mb3和mb4中的每一个执行dc/ac测试时，图13所示的第一多路复用器5151可以基于选择信号sel1(例如，选择信号sel1为“1”)选择第一至第四测试结果数据中的一个。第二多路复用器5155可以基于选择信号sel2(例如，选择信号sel2为“0”)选择第一至第四测试模式数据中的一个。
141.在图14b中，存储单元阵列591包括多个存储块mb1、mb2、mb3和mb4。可以根据图14b所示的测试方法执行针对半导体存储器件的晶片级测试中的dc/ac测试。包括在存储单元阵列591中的多个存储块mb1、mb2、mb3和mb4的数量仅是示例性的。
142.参照图14b，随着时间的流逝，可以顺序地执行针对第一存储块mb1、第二存储块mb2、第三存储块mb3和第四存储块mb4中的每一个的dc/ac测试。
143.当对第一至第四存储块mb1至mb4执行dc/ac测试时，ate 110可以仅生成第一测试模式数据，以向第一存储块mb1提供该第一模式数据。ate 110可以从第一存储块mb1接收第一测试结果数据。
144.当对第二至第四存储块mb2至mb4执行dc/ac测试时，如上面参照图12b所述，来自先前测试的存储块的测试结果数据可以用作针对新测试的存储块的测试模式数据。
145.在一些实施例中，当对第一存储块mb1执行dc/ac测试时，图13所示的第二多路复用器5155可以基于选择信号sel2(例如，选择信号sel2为“0”)选择第一测试模式数据。然而，当对第二至第四存储块mb2至mb4执行dc/ac测试时，图13所示的第一多路复用器5151和第二多路复用器5155可以基于选择信号sel1和sel2(例如，选择信号sel1和sel2为“1”)选择针对先前测试的存储块的测试结果数据。
146.图15示出了根据本发明构思的实施例的包括在半导体存储器件700中的bist电路和测试焊盘之间的连接关系的图。
147.参照图15，半导体存储器件包括上面参照图3描述的控制电路(cc)510、电压发生器(vg)530、行解码器(rd)550、测试焊盘560、bist电路(bc)570、数据输入/输出焊盘580、以及包括存储单元阵列(mca)591、页缓冲器电路(pbc)593和数据输入/输出电路(dioc)595的存储器核心590。
148.在一些实施例中，数据输入/输出焊盘580可以是图15所示的数据输入/输出焊盘dq0至dq7，并且测试焊盘560可以是图15所示的非连接焊盘(nc)的一部分(例如，710和730)。
149.在图15中，示出了两个测试焊盘(例如，710和730)，但是测试焊盘的数量仅是示例性的。即，测试焊盘可以仅是图15所示的非连接焊盘中的一个。在一些实施例中，bist电路bc可以通过数据选通焊盘(dqs)750向控制电路cc提供通过测试焊盘接收的命令cmd和地址addr。
150.图16示出了根据本发明构思的实施例的测试半导体存储器件的方法的流程图。
151.参照图16，在测试半导体存储器件的方法中，测试包括在由划线道划分并形成在晶片的上表面上的多个芯片之中的每一个芯片中的半导体存储器件。
152.在测试半导体存储器件的方法中，通过与连接到数据输入/输出电路的数据输入/输出焊盘分开的测试焊盘从外部接收命令和地址(s1000)。基于命令和地址生成包括并行比特的测试模式数据(s2000)。然后，通过数据输入/输出电路将测试模式数据应用到存储单元阵列以测试存储器核心(s3000)。
153.图17示出了根据本发明构思的实施例的图16中测试存储器核心(s3000)的流程图。
154.参照图17，响应于测试模式数据，通过将从存储单元阵列输出的测试结果数据与测试模式数据进行比较来生成比较信号(s3100)。基于比较信号确定对存储器核心的测试是通过还是失败(s3500)。
155.图18示出了根据本发明构思的实施例的测试系统的图。
156.参照图18，测试系统7000包括探针卡7040、测试室7050、ate 7010和加载室7090。
ate 7010包括测试头7030和测试主体7020，并且测试头7030和测试主体7020通过电线等(未示出)电连接。探针卡7040可以包括衬底7041和探针单元7043。
157.测试室7050提供用于测试芯片的电特性的空间，并且晶片支撑卡盘7070可以在支撑晶片150的同时执行上下移动的功能。
158.测试头7030可以包括测试头板7031和底座7033。底座7033被设置在测试头板7031的下表面上，可以具有中心部分是空的环形形状，并且探针卡7040可以耦接到底座7033的下表面。
159.测试主体7020可以生成用于测试芯片的电信号，并且可以经由测试头7030和探针卡7040向晶片150中的芯片发送电信号。此外，测试主体7020可以响应于经由探针卡7040和测试头7030向每个芯片发送的电信号接收从每个芯片输出的输出信号，从而确定芯片中的每一个是否有故障。
160.加载室7090是用于储存待测晶片150的空间。为了进行测试，可以通过移动设备(未示出)将储存在加载室590中的晶片150逐一地传送到测试室7050的晶片支撑卡盘7070。
161.在本发明构思的其他实施例中，诸如图3所示的半导体存储器件500之类的半导体存储器件可以形成在例如图2所示的晶片150的上表面上的多个芯片300中的每一个芯片中。然后可以使用参照图1至图18描述的测试来测试半导体存储器件。
162.如上所述，本发明构思的半导体存储器件、测试半导体存储器件的方法和测试系统通过与连接到数据输入/输出电路的数据输入/输出焊盘分开的测试焊盘来执行晶片级测试。结果是，由于自动测试设备生成的负载效应不影响可以是晶片级测试目标的输入缓冲器和输出驱动器，因此可以高速执行晶片级测试。此外，半导体存储器件和测试系统包括连接到测试焊盘的串行器/解串器。串行器/解串器对通过测试焊盘输入/输出的数据执行串行并行化，从而能够使用单个测试焊盘执行晶片级测试。
163.半导体存储器件、测试半导体存储器件的方法和测试系统可以用于测试一般的半导体存储器件。前述内容是对示例实施例的说明，而不应被解释为对其的限制。尽管已经描述了示例实施例，但是本领域技术人员将容易理解，在不实质上脱离本发明构思的新颖教义和优点的情况下，可以在示例实施例中进行多种修改。因此，所有这种修改旨在被包括在如权利要求中限定的本发明构思的范围内。

技术特征：

1.一种半导体存储器件，包括：存储器核心，包括被配置为存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路；以及内置自测试bist电路，连接到与所述数据输入/输出焊盘分开设置的测试焊盘，所述bist电路被配置为基于对所述半导体存储器件执行的晶片级测试过程期间从外部自动测试设备ate接收到的命令和地址来生成包括第一并行比特的测试模式数据，并被配置为通过将所述测试模式数据通过所述数据输入/输出电路应用到所述存储单元阵列来测试所述存储器核心，其中，所述半导体存储器件被设置在位于晶片的表面上并通过划线道彼此分开的多个芯片之中的芯片中。2.根据权利要求1所述的半导体存储器件，其中，所述数据输入/输出电路包括：输出驱动器，连接到所述bist电路和所述数据输入/输出焊盘；以及输入缓冲器，连接到所述数据输入/输出焊盘、所述输出驱动器和所述存储单元阵列，其中，所述bist电路还被配置为通过将所述测试模式数据通过所述输出驱动器和所述输入缓冲器应用到所述存储单元阵列来测试所述输出驱动器和所述输入缓冲器，并且所述存储单元阵列响应于所述测试模式数据输出测试结果数据。3.根据权利要求1所述的半导体存储器件，其中，所述bist电路包括：模式发生器，被配置为响应于所述命令和所述地址生成所述测试模式数据；比较电路，被配置为通过将测试结果数据与所述测试模式数据进行比较来生成比较信号，所述测试结果数据是从所述存储单元阵列响应于所述测试模式数据而输出的；以及确定逻辑，被配置为基于所述比较信号确定对所述存储器核心的测试是通过还是失败。4.根据权利要求3所述的半导体存储器件，其中，所述bist电路还包括：时钟发生器，被配置为生成具有各自不同频率的多个时钟信号；以及采样电路，被配置为接收所述命令和所述地址，并通过对所述命令和所述地址中的至少一个进行采样来输出与控制所述模式发生器相关联的第一控制信号和与控制所述时钟发生器相关联的第二控制信号。5.根据权利要求4所述的半导体存储器件，其中，所述命令和所述地址中的每一个包括通过所述测试焊盘接收到的串行比特，并且其中，所述bist电路还包括并行器，所述并行器被配置为并行化所述命令和所述地址中的每一个的所述串行比特，以输出第二并行比特。6.根据权利要求2所述的半导体存储器件，其中，所述数据输入/输出电路还包括：多路复用器，被配置为响应于第一选择信号，选择所述测试模式数据和所述测试结果数据中的一个；串行器，被配置为基于从所述bist电路提供的多个时钟信号，串行化所述测试模式数据的所述第一并行比特，以提供具有第一数据速率的第一串行比特；以及并行器，被配置为通过基于所述多个时钟信号并行化所述第一串行比特来输出具有第二数据速率的第二并行比特。7.根据权利要求6所述的半导体存储器件，其中，所述并行器被配置为向所述存储单元
阵列提供所述第二并行比特。8.根据权利要求6所述的半导体存储器件，其中，所述第一数据速率大于所述第二数据速率。9.根据权利要求6所述的半导体存储器件，其中，所述串行器包括多个级，其中，所述多个级被配置为接收所述多个时钟信号，并顺序地串行化所述测试模式数据以输出所述第一串行比特，并且其中，各个时钟信号具有不同的频率。10.根据权利要求6所述的半导体存储器件，其中，所述串行器包括：第一级，被配置为通过基于所述多个时钟信号中的第一时钟信号合并所述第一并行比特来生成第一中间并行比特；第二级，被配置为通过基于所述多个时钟信号中的第二时钟信号合并所述第一中间并行比特来生成第二中间并行比特；以及第三级，被配置为通过基于所述多个时钟信号中的第三时钟信号合并所述第二中间并行比特来生成所述第一串行比特。11.根据权利要求10所述的半导体存储器件，其中，所述第二时钟信号的频率是所述第一时钟信号的频率的两倍，并且其中，所述第三时钟信号的频率是所述第二时钟信号的频率的两倍。12.根据权利要求1所述的半导体存储器件，其中，所述存储单元阵列包括多个存储块，并且所述存储块中的每一个包括至少一个单元串，所述单元串包括顺序地堆叠在衬底上的多个存储单元，并且其中，所述bist电路被配置为顺序地测试所述多个存储块中的每一个。13.根据权利要求12所述的半导体存储器件，其中，所述数据输入/输出电路包括多路复用器，所述多路复用器被配置为响应于第一选择信号而选择所述测试模式数据和测试结果数据中的一个，所述测试结果数据是从所述存储单元阵列响应于所述测试模式数据而输出的，其中，当所述bist电路初始地测试所述多个存储块中的第一存储块时，所述多路复用器被配置为选择所述测试模式数据，并且当所述bist电路在测试所述第一存储块完成之后测试不同于所述第一存储块的第二存储块时，所述多路复用器被配置为选择所述测试结果数据。14.根据权利要求1所述的半导体存储器件，其中，所述bist电路被配置为在多个测试模式中的每一个中针对多个测试项目测试所述存储器核心，以在所述多个测试模式中的第一测试模式中从外部ate接收所述命令和所述地址，并在所述多个测试模式中的第二测试模式中从外部ate接收所述命令、所述地址和外部测试模式数据。15.根据权利要求14所述的半导体存储器件，其中，所述数据输入/输出电路还包括多路复用器，所述多路复用器被配置为在所述第二测试模式中选择所述外部测试模式数据和从所述存储单元阵列响应于所述外部测试模式数据而输出的测试结果数据中的一个。16.根据权利要求15所述的半导体存储器件，其中，所述第一测试模式指定针对所述半导体存储器件的晶片级测试中的功能测试，并且所述第二测试模式指定针对所述半导体存储器件的所述晶片级测试中的直流dc测试和交流ac测试。
17.根据权利要求16所述的半导体存储器件，其中，所述bist电路还包括串行器/解串器serdes，所述串行器/解串器serdes被配置为在所述第二测试模式中接收和并行化所述命令、所述地址和所述外部测试模式数据，并串行化从所述存储单元阵列输出的所述测试结果数据。18.一种测试半导体存储器件的方法，包括：通过与连接到所述半导体存储器件的数据输入/输出电路的数据输入/输出焊盘分开的测试焊盘从外部接收命令和地址；基于所述命令和所述地址，生成包括并行比特的测试模式数据；以及通过将所述测试模式数据通过所述数据输入/输出电路应用到所述半导体存储器件的存储器核心的存储单元阵列来测试所述存储器核心，其中，所述半导体存储器件被包括在位于晶片的上表面上并通过划线道彼此分开的多个芯片之中的每一个中。19.根据权利要求18所述的方法，其中，所述测试所述存储核心包括：通过将测试结果数据与所述测试模式数据进行比较来生成比较信号，所述测试结果数据是从所述存储单元阵列响应于所述测试模式数据而输出的；以及基于所述比较信号确定对所述存储器核心的测试是通过还是失败。20.一种测试系统，包括：自动测试设备ate，被配置为：在晶片级测试的第一测试模式中生成命令和地址，所述晶片级测试对半导体存储器件执行，所述半导体存储器件被包括在位于晶片的上表面上的多个芯片之中的芯片中；以及在所述晶片级测试的第二测试模式中生成所述命令、所述地址和外部测试模式数据，所述半导体存储器件，包括：存储器核心，包括被配置为存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路，以及内置自测试bist电路，连接到与所述数据输入/输出焊盘分开的测试焊盘，其中，所述bist电路被配置为在所述第一测试模式中响应于来自所述ate的所述命令和所述地址，生成包括并行比特的测试模式数据，并且所述bist电路被配置为在所述第二测试模式中接收所述命令、所述地址和所述外部测试模式数据，并通过将所述测试模式数据和所述外部测试模式数据中的一个通过所述数据输入/输出电路应用到所述存储单元阵列来测试所述存储器核心。

技术总结

一种包括在由划线道划分并形成在晶片的上表面上的多个芯片之中的每一个芯片中的半导体存储器件包括存储器核心和内置自测试(BIST)电路。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。BIST电路连接到与数据输入/输出焊盘分开的测试焊盘。BIST电路基于对半导体存储器件执行的晶片级测试过程期间从外部自动测试设备(ATE)接收到的命令和地址生成包括第一并行比特的测试模式数据。BIST电路通过将测试模式数据通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。单元阵列来测试存储器核心。单元阵列来测试存储器核心。