（1）AT89C51的主要特性
○18位微处理器和控制器，中央处理器是整个单片机的核心部件，能同时处理8位二进制数据或代码，CPU负责控制、指挥和调度整个单元系统协调的工作，完成运算和控制输入输出功能等操作。 ○2内含一个布尔运算器，可直接对数据的位进行操作和运算，特别适用于逻辑控制。
○3内含4KB可重擦写的可编程闪烁程序存贮器（EEPROM）。
○4内含128*8位的数据存贮器（RAM）。
○54个8位(32根)双向且可独立寻址的I/O（输入输出）接口0P～3P。
○62个16位的计数器/定时器。
○7片内振荡器和时钟电路。
○8全双工方式的串行接口(DART)。
○9两级中断优先权的6个中断源/5个中断矢量的中断逻辑。
○10指令集有111条指令，其中64条为单周期指令，支持6种寻址方式。
○11最高时钟振荡频率可达12MHz，大部分指令执行时间为1us，乘、除指令为4us。
○12与MCS-51兼容，寿命为1000次写/擦循环，数据保留时间为10年。
○13低功耗的闲置和掉电模式，可编程串行通道，三级程序存储器锁定。（2）引脚及功能
AT89C51单片机为40脚双列直插式封装结构。其引脚排列顺序及引脚符号如图4.1所示：
图4.1 AT89C51管脚图
各引脚功能如下：
○1电源及接地
GND：电源接地端。Vcc：供电电压即正常运行和编程校验时为+5V电源(士10%)。
○2时钟及复位信号
XTAL1：是片内振荡器反相放大器的输入及内部时钟工作电路的输入。当采用外部振荡器为时钟源时，此脚必须接地。
XTAL2：是片内振荡器反相放大器的输出端，也是内部时钟发生器的输入端。使用外部振荡器时，可由此脚引入外部时钟信号。
RST：复位信号输入端，高电平有效。若此输入端保持2个机器周期（24个时钟振荡周期）以上的高电平，即可以将89C51完成复位操作。此外，RST引脚的第二功能是VPD，即备用电源的输入端。当主电源Vcc发生故障，降低到低电平规定值时，单片机自动将+5v电源接入RST端，为RAM提供备用电源，以保证存储在RAM中的信息不丢失，以使复电后能继续正常运行。
○3：地址锁存允许/编程信号端。当89C51上电正常工作后，
ALE管脚不断向外输出正脉冲信号，此频率为振荡器频率的六分之一。CPU访问片外存储器时，此信号作为锁存地址总线的低8位地址的控制信号。因此ALE 信号可以对外输出时钟或定时信号。ALE端的负载驱动能力为8个LS型TTL。
○4：程序存储允许输出信号端。在访问片外存储器时，此端定时输出脉冲作为读片外存储器的选通信号。此管脚接EPROM的OE端，PSEN端有效，即允许读出EPROM/ROM中的指令码。当CPU访问外部程序存储器时，要产生两次PSEN 负脉冲信号，当CPU访问内部程序存储器时，PSEN不跳变。此端驱动8个LS型TTL。
○5/VPP：外部程序存储器地址通话输入端/固化编程电压输入端。当EA端接高电平时，CPU只访问片内EPROM并执行内部程序存储器中的指令，但在PC的值超过0FFFH时，将自动转向执行片外程序存储器内的程序。当EA端接低电平时，则CPU只访问外部EPROM并执行外部程序存储器中的指令，而不管是否有片内程序存储器。此管脚的第二功能Vpp是对89c51片内EPROM固化编程时，作为施加较高编程电压的输入端。
○6I/O端口引脚：I/O端口P0～P3（地址为80H，90H，A0H，B0H），且P0～P3为四个8位特殊功能寄存器，特殊功能寄存器位地址表详见附录A所示。分别为四个并行I/O端口的锁存器。它们都有字节
地址，每一个端口锁存器还有位地址，所以每一条I/O线独立地用做输入或输出时，数据可以锁存；作输入时，数据可以缓冲。
P0.0—P0.7: P0口是一个8位漏极开路的8位准双向I/O端口，每位可驱动8个LS型TTL负载，故有较强的带负载能力。在CPU访问片外存贮器时，P0口是分时提供8位地址和8位数据的复用总线。当P0口作为输入口使用时，应先向锁存器（地址80H）写入全1，此时P0口的全部管脚浮空，可作为高阻抗输入或者通过外接上拉电阻。作输入口使用时要先写1，这就是准双向的含义。在访问外接扩展存储器时，地址数据总线分时复用。即在指令的前半周期，PO口作为地址总线的低8位输出，在ALE信号的下降沿该地址被锁存，在指令的后半周期用做8位数据总线。
P1.0—P1.7: P1口是一个带内部上拉电阻的8位准双向I/O端口，其某一闰的电路结构如图4.2所示。每位可驱动4个LS型TTL负载。当P1口用做输入口使用时，应先向P1口锁存器（地址90H）写入全1，此时P1端口管脚会被内部上拉电阻拉至高电平。当P1口输出高电平时，能向外提供拉电流负载，所以不必再接上拉电阻。在端口用做输入时，也必须先向对应的锁存器写入“1”，使FET截止。由于片内负载电阻较大，约20～40KΩ，所以不会对输入的数据产生影响。上拉电阻是两个场效应管（FET）并在一起，一个FET为负载管，其电阻固定；另一个FET可工作在导通或截止两种状态，使其总电阻值变化近似为0或阻值很大两种情况。当阻值近似为0时，可将管脚快速上拉至高电平；当阻值很大时，P1口为高阻输入状态。
图4.2 P1口电路结构
P2.0—P2.7: P2口是一个带内部上拉电阻的8位准双向I/O端口。P2口缓冲器能接收，输出4个TTL门电流，每位可驱动4个LS型的TTL负载，在访问外接存储器器时，用做高8位地址输出。当P2口被写“1”时，其管脚被内部上拉电阻拉高，且作为输入。并因此作为输入时，P2口的管脚被外部拉低，将输出电流。这是由于内部上拉的原故。
P3口是一个多功能端口，其某一位的结构如图4.3所示。P3.0—P3.7: P3口是一个带内部上拉电阻的8位双向I/O端口，每位可驱动4个LS型TTL负载，其功能和驱动能力与P1口、P2口相同。此外，P3口与其它I/O端口有很大区别，它除作为一般准双向I/O口外，还具有特殊的控制功能:
P3.0(RXD)：串行数据接收端（串行口输入）。
P3.1(TXD)：串行数据发送端（串行口输出）。
P3.2(INT0)：外部中断0，低有效。P3.3(INT1)：外部中断1，低有效。
P3.4(T0)：计时器0外部时钟输入。P3.5(T1)：计时器1外部时钟输入。
P3.6(WR)：片外数据存储器写选通控制输出。
P3.7(RD)：片外数据存储器读选通控制输入。
对比P1口的结构图不难看出，P3口与P1口的差别在于多了与非门3和缓冲器4，正是这两个部分，使得P3口除了具有P1口的准双向I/O功能之外，还可以使用各管脚所具有的第二功能。与非门3的作用实际上是一个开关，决定是输出锁存器上的数据还是第二输出功能的信号。当W=1时，输出Q端信号；当Q=1时，可输出W线信号。
编程时，可不必事先由软件设置P3口为第一功能（通用I/O口）还是第二功能。当CPU对P3口进行SFR寻址（位或字位）访问时，由内部硬件自动将第二功能输出线置为1，这时P3口为通用I/O口；当CPU不把P3口作为SFR寻址访问时，即用做第二功能输出/输入线时，由内部硬件锁存器Q=1。
图4.3 P3口的电路结构
