密钥产生装置以及密钥产生方法与流程

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1.本发明有关于密钥产生装置以及密钥产生方法，特别有关于可提供电子装置或电路的密钥的密钥产生装置以及密钥产生方法。

背景技术：

2.随着近年来科技的进步，集成电路(integrated circuit，ic)对于各种电子装置变得越来越重要。半导体厂商常常耗费大量资源来研发ic设计。然而，ic的逆向工程对半导体厂商来说是一个严重的威胁，因为它可能被攻击者用来窃取或复制电路设计。成功对ic进行逆向工程的攻击者可以制造和销售类似的ic，或非法销售ic的设计，或者泄露ic的设计。这种逆向工程也可能使用在晶片上。
3.因此，需要一种提供用于防止逆向工程的密钥(key)的机制。

技术实现要素：

4.本发明一目的为公开一种可提供密钥的密钥存储装置。
5.本发明另一目的为公开一种可提供密钥的密钥产生方法。
6.本发明一实施例公开了一种密钥存储装置，其特征在于，包括第一密钥单元和第二密钥单元。第一密钥单元，用以通过第一端点输出第一逻辑值，包括：第一设定电路，用以输出第一设定电压；以及第一反相器，包括具有第一临界电压的第一输出晶体管，用以接收该第一设定电压以及产生该第一逻辑值。第二密钥单元，用以通过第二端点输出第二逻辑值，包括：第二设定电路，用以输出第二设定电压；以及第二反相器，包括具有第二临界电压的第二输出晶体管，用以接收该第二设定电压以及产生该第二逻辑值。第一临界电压的绝对值低于该第二临界电压的绝对值。第一设定电压高于该第二设定电压。
7.本发明另一实施例公开了一种密钥产生方法，其特征在于，包括：以第一设定电路产生第一设定电压；传送该第一设定电压至第一反相器中的第一输出晶体管来产生第一逻辑值，其中该第一输出晶体管具有第一临界电压；第二设定电路产生第二设定电压；以及传送该第二设定电压至第二反相器中的第二输出晶体管来产生第二逻辑值，其中该第二输出晶体管具有第二临界电压。该第一临界电压的绝对值低于该第二临界电压的绝对值。其中该第一设定电压高于该第二设定电压。
8.根据上述实施例，公开了一种用于防止逆向工程的密钥的机制。这样的密钥可以进一步用于其他应用。
附图说明
9.图1绘示了根据本发明一实施例的密钥存储装置的方块图。
10.图2、图3、图4、图5、图6、图7、图8以及图9为根据本发明不同实施例的密钥存储装置的电路图。
11.图10为绘示了根据本发明一实施例的密钥产生方法的流程图。
12.其中，附图标记说明如下：
13.100密钥存储装置
14.901比较器
15.c1第一电容c2第二电容
16.c3第三电容c4第四电容
17.cl_1第一控制线cl_2第二控制线
18.iv_1第一反相器iv_2第二反相器
19.in_1第一输入端点in_2第二输入端点
20.ku_1第一密钥单元ku_2第二密钥单元
21.l_tl第一传输线l_t2第二传输线
22.lv_1第一逻辑值lv_2第二逻辑值
23.nd_1第一端点nd_2第二端点
24.nd_3第三端点nd_4第四端点
25.sck_1第一设定电路sck_2第二设定电路
26.t_n1第一设定晶体管t_n2第二设定晶体管
27.t_n3第三nmost_n4第四nmos
28.t_p3第三pmost_p4第四pmos
29.t_1第一晶体管t_2第二晶体管
30.t_3第三晶体管t_4第四晶体管
31.t_s1第一设定晶体管t_s2第二设定晶体管
32.t_s3第三设定晶体管t_s4第四设定晶体管
33.t_o1第一输出晶体管t_o2第二输出晶体管
34.t_o3第三输出晶体管t_o4第四输出晶体管
35.v_s1第一设定电压v_s2第二设定电压
36.v_th1第一临界电压v_th2第二临界电压
37.v_th3第三临界电压v_th4第四临界电压
38.v_p预定电压
39.v_a1电压
40.v1第一电压
41.v2第二电压
42.vdd第一供应电压
具体实施方式
43.以下将以多个实施例来描述本发明的内容，还请留意，各实施例中的元件可通过硬体(例如装置或电路)或是固件(例如微处理器中写入至少一程式)来实施。此外，以下描述中的”第一”、”第二”以及类似描述仅用来定义不同的元件、参数、数据、信号或步骤。并非用以限定其次序。举例来说，第一装置和第二装置可为具有相同结构但为不同的装置。
44.此外，以下实施例中的电路包括晶体管，且以nmos、pmos为例进行说明。请注意，在以下实施例中，“第一临界电压低于第二临界电压”的描述对于nmos或具有相似极性的晶体
管是指“第一临界电压低于第二临界电压”和“第一临界电压的绝对值低于第二临界电压的绝对值”。然而，对于pmos或具有相似极性的晶体管而言，“第一临界电压低于第二临界电压”是指“第一临界电压的绝对值低于第二临界电压的绝对值”。晶体管临界电压的定义为本领域技术人员所熟知，故在这不再赘述。
45.此外，以下所述的“密钥”可以设置在ic或晶片中并且可用以防止逆向工程。然而，密钥可以在使用在任何其他类型的电子装置中且可具有其他应用，例如但不限于认证、编码数据或解码数据。图1绘示了根据本发明一实施例的密钥存储装置100的方块图。如图1所示，密钥存储装置100包括第一密钥单元ku_1和第二密钥单元ku_2。请注意，本发明公开的密钥存储装置可以包括其他数量的密钥单元，而不限于2个。这些密钥单元可以通过电路来实现。
46.第一密钥单元ku_1通过第一端点nd_1输出第一逻辑值lv_1，且包括第一设定电路sck_1和第一反相器iv_1。第一设定电路sck_1用以输出第一设定电压v_s1。第一反相器iv_1用以接收第一设定电压v_s1并产生第一逻辑值lv_1。在一实施例中，第一反相器iv_1包括具有第一临界电压的第一输出晶体管。第一输出晶体管用以接收第一设定电压v_s1并产生第一逻辑值lv_1。稍后将描述第一输出晶体管的详细内容。
47.类似的，第二密钥单元ku_2通过第二端点nd_2输出第二逻辑值lv_2且包括第二设定电路sck_2和第二反相器iv_2。第一逻辑值lv_1和第二逻辑值lv_2可作为或用在产生上述的“密钥”。第二设定电路sck_2用以输出第二设定电压v_s2。第二反相器iv_2用以接收第二设定电压v_s2并产生第二逻辑值lv_2。在一实施例中，第二反相器iv_2包括具有第二临界电压的第二输出晶体管。第二输出晶体管用以接收第二设定电压v_s2并产生第二逻辑值lv_2。稍后将描述关于第二输出晶体管的详细内容。上述第一输出晶体管和第二输出晶体管可以是nmos或pmos。
48.第一临界电压低于第二临界电压。此外，在图2和图3的实施例中，第一设定电压v_s1高于第二设定电压v_s2。
49.在以下描述中，公开了几个实施例来解释本发明的概念。还请留意，为简化说明，在以下描述中，某些端或端点未在相对应图示中标出，但可以根据附图和相关描述清楚地识别它们。此外，在以下实施例中，除了图4中的实施例之外，上述第一逻辑值lv_1为低(例如，0)，第二逻辑值lv_2为高(例如，1)。
50.图2所示的实施例是图1中的第一密钥单元ku_1的详细电路的范例。图2中的第一设定电路sck_1包括至少一个设定级(本实施例中为两个设定级)。设定级包括接收预定电压v_p的控制端，并根据预定电压v_p产生第一设定电压v_s1。例如，第一设定电路sck_1中的第一设定晶体管t_s1作为设定级，其控制端(闸极)接收预定电压v_p。此外，在本例中，是通过第一设定晶体管t_s1使预定电压v_p降低第一临界电压v_th1以产生电压v_a1。此外，是通过第一设定电路sck_1中的第三设定晶体管t_s3将电压v_a1降低第一临界电压v_th1，以产生第一设定电压v_s1。然而，第一设定电路sck_1可以仅包括一个设定级，例如，不包括第三设定晶体管t_s3。在这例中，第一设定晶体管t_s1具有接收预定电压v_p的控制端(闸极)并产生电压v_a1作为第一设定电压v_s1。在一实施例中，预定电压v_p等于第一供应电压vdd。
51.图3所示的实施例是图1中的第二密钥单元ku_2的详细电路的例子。图3中的第二
密钥单元ku_2具有与图2中的第一密钥单元ku_1相似的电路。更详细来说，图3中的第二设定电路sck_2包括至少一个设定级。设定级包括控制端，且接收预定电压v_p并根据预定电压v_p产生第二设定电压v_s2。例如，在图3的实施例中，是以第二设定电压v_s2中的第二设定晶体管t_s2作为设定级，其控制端(闸极)接收预定电压v_p。此外，在本例中，是通过第二设定晶体管t_s2使预定电压v_p降低第二临界电压v_th2以产生电压v_a2。此外，是通过第二设定电路sck_2中的第四设定晶体管t_s4将电压v_a2降低第二临界电压v_th2以产生第二设定电压v_s2。然而，第二设定电路sck_2可以仅包括一个设定级，如图2的描述所示。
52.请注意，第一设定电路sck_1中的设定级的数量不限于1或2。因此，根据上述描述，第一设定电路sck_1和第二设定电路sck_2可以分别包括多个设定级，其中每个设定级包括设定晶体管。设定级中的第一级的设定晶体管(例如图2中的第一设定晶体管t_s1)的闸极接收预定电压v_p，第一级的设定晶体管的源极耦接至下一级的设定晶体管的闸极(例如图2中的第三设定晶体管t_s3)。最后一级的设定晶体管(例如图2中的第三设定晶体管t_s3)的闸极耦接前一级的设定晶体管(例如图2中的第一设定晶体管t_s1)的源极，最后一级的设定晶体管的源极输出第一设定电压v_s1或第二设定电压v_s2。第二设定电路sck_2也遵循相同的规则。
53.在图2中，第一反相器iv_1包括上述第一输出晶体管t_o1和第三输出晶体管t_o3。此外，在图3中，第二反相器iv_2还包括上述的第二输出晶体管t_o2和第四输出晶体管t_o4。第三输出晶体管t_o3具有第三临界电压v_th3，并且包括耦接至第一供应电压vdd的第一端、耦接至第一端点nd_1的第二端以及用以接收第一设定电压v_s1的控制端。第四输出晶体管t_o4具有第四临界电压v_th4，并且包括耦接至第一供应电压vdd的第一端、耦接至第二端点nd_2的第二端以及用以接收第二设定电压v_s2的控制端。
54.在一实施例中，第三临界电压v_th3等于或高于第四临界电压v_th4。在另一实施例中，第三临界电压v_th3等于或高于第一临界电压v_th1，第四临界电压v_th4等于或低于第二临界电压v_th2。可以通过各种方法设置临界电压的电压准位。在一实施例中，临界电压的电压准位是通过向不同的晶体管提供具有不同掺杂浓度的离子掺杂来设置的。由于掺杂浓度很难通过逆向工程来分析，因此试图盗版电路设计的攻击者可能会看到ic中的电路具有相同的物理电路架构和布局，但无法知道其中的掺杂浓度，因此其仍然无法成功复制ic。
55.请再次参考图2和图3，第一输出晶体管t_o1包括耦接至第一端点nd_1的第一端、耦接至第二供应电压(本例中为地电位)的第二端以及用以接收第一设定电压v_s1的控制端。第二输出晶体管t_o2包括耦接至第二端点nd_2的第一端、耦接至第二供应电压(本例中为地电位)的第二端、以及用以接收第二设定电压v_s2的控制端。
56.在图2的实施例中，由于第一设定电路sck_1具较低的第一临界电压v_th1，第一设定电压v_s1为高。此外，第一输出晶体管t_o1是nmos，第三输出晶体管t_o3是pmos。第三输出晶体管t_o3的vsg等于第一供应电压vdd和第一设定电压v_s1间的第一电压差。此外，第一输出晶体管t_o1的vgs等于第一设定电压v_s1和第二供应电压gnd之间的第二电压差。因此，由于第一设定电压v_s1为高，因此第二电压差大于第一电压差。在这种情况下，因为第三临界电压v_th3的绝对值等于或高于第一临界电压v_th1，第一电压差和第三临界电压v_th3的绝对值间的差异小于第二电压差与第一临界电压v_th1间的差异(即(vdd-v_s1)-|v_
th3|《(v_s1-0)-vth1)。因此，在非稳态时，第一输出晶体管t_o1会输出较大的电流，而第三输出晶体管t_o3会输出较小的电流。当第一密钥单元ku_1进入稳态后，流过第一输出晶体管t_o1和第三输出晶体管t_o3的电流会变成相同。
57.上述第一电压差与第三临界电压v_th3之间的差异以及第二电压差与第一临界电压v_thl之间的差异对应于第一输出晶体管t_ol和第三输出晶体管t_o3的电阻。因此，图2中的实施例可以表示为：由于第一设定电路sck_1的第一临界电压v_th1较低，第一设定电压v_s1为高，因而第三输出晶体管t_o3具有较高的电阻且第一输出晶体管t_o1具有较低的电阻。这样，第一逻辑值lv_1会因为第一输出晶体管t_o1和第三输出晶体管t_o3将电压vdd进行分压而为低。
58.图3中的第二反相器iv_2具有相反的动作。在图3的实施例中，由于第二设定电路sck_2具较高的第二临界电压v_th2，第二设定电压v_s2为低。此外，第二输出晶体管t_o2是nmos，第四输出晶体管t_o4是pmos。第四输出晶体管t_o4的vsg等于第一供应电压vdd和第二设定电压v_s2间的第三电压差，而第二输出晶体管t_o2的vgs等于第二设定电压v_s2和第二供应电压gnd间的第四电压差。因此，由于第二设定电压v_s2为低，所以第四电压差小于第三电压差。在这情况下，因为第四临界电压v_th4等于或低于第二临界电压v_th2，第三电压差与第四临界电压v_th4的差异大于第四电压差与第二临界电压v_th2的差异(即(vdd-v_s2)-|v_th4|》(v_s2-0))-vth2)。因此，在非稳态时，第四输出晶体管t_o4输出较大的电流，而第二输出晶体管t_o2输出较小的电流。当第二密钥单元ku_2进入稳态后，流过第二输出晶体管t_o2的电流与第四输出晶体管t_o4的电流会变成相同。
59.上述第三电压差与第四临界电压v_th4之间的差异以及第四电压差与第二临界电压v_th2之间的差异对应于第二输出晶体管t_o2和第四输出晶体管t_o4的电阻。因此，图3的实施例可以表述为：由于第二设定电路sck_2的第二临界电压v_th2较高，第二设定电压v_s2为低，因而第四输出晶体管t_o4具有较低的电阻，且第二输出晶体管t_o1具有较高的电阻。这样，第二逻辑值lv_2会因为第二输出晶体管t_o2和第四输出晶体管t_o4对电压vdd的分压动作而为高。此外，在图2和图3的实施例中，第一输出晶体管t_o1的电阻(第一电阻)低于第二输出晶体管t_o2的电阻(第二电阻)。
60.如上所述，在图2、图3的实施例中，第一设定电路sck_1和第二设定电路sck_2中的设定晶体管为nmos。因此，第一设定电路sck_1和第二设定电路sck_2的设定级会逐级降低预定电压v_p。因此，按照图2和图3所示的规则，第一设定电压v_s1为高，第二设定电压v_s2为低，第一逻辑值lv_1为低，第二逻辑值lv_2为高。
61.然而，在另一实施例中，设置阶段中的设定晶体管可以用pmos代替。图4是根据本发明另一实施例的密钥存储装置的电路图。如图4所示，第一设定晶体管t_s1和第三设定晶体管t_s3是具有第一临界电压v_th1的pmos，第一输出晶体管t_o1是具有第一临界电压v_th1的pmos，第三输出晶体管t_o3是具有第三临界电压v_th3的nmos。此外，图4中的第一设定晶体管t_s1和第三设定晶体管t_s3的连接与图2中的不同。
62.图3中的第二密钥单元ku_2的第二设定晶体管t_s2和第四设定晶体管t_s4也可以按照图4所示的规则替换为pmos。然而，在这样的例子中，第二设定晶体管t_s2和第四设定晶体管t_s4具有第四临界电压v_th4，第二输出晶体管t_o2是具有第二临界电压v_th2的pmos，第四输出晶体管t_o4是具有第四临界电压v_th4的nmos。在设定晶体管替换为pmos的
实施例中，第一设定电路sck_1和第二设定电路sck_2的设定级逐级增加预定电压。如上所述，第一临界电压v_th1低于第二临界电压v_th2。这样，在将设定晶体管和输出晶体管替换为pmos的实施例中，第一设定电压v_s1较低，而第二设定电压v_s2较高。因此，根据图2和图3所示的规则，第一逻辑值lv_1为高，第二逻辑值lv_2为低。
63.如上所述，图2、图3和图4的实施例中的第一端点nd_1和第二端点nd_2通过流经第一反相器iv_1或第二反相器iv_2的电流差被上拉或下拉。在一实施例中，第一端点nd_1或第二端点nd_2处还可以具有反相器，以增强第一端点nd_1和第二端点nd_2处的电压转换。换言之，可以增加逻辑高和逻辑低之间的电压差。
64.图1中的第一设定电路sck_1和第二设定电路sck_2可以具有其他电路，而不限于图2、图3和图4所示的电路。图5和图6是根据本发明不同实施例的密钥存储装置的电路图。图5和图6中的电路可以称为类sram(static random access，静态随机存取存储器)结构。在图5中，第一设定电路sck_1为第三反相器iv_3。另外，在图6中，第二设定电路sck_2是第四反相器iv_4。第三反相器iv3包括具有第二临界电压v_th2的第一设定晶体管t_n1，并且包括耦接到第一端点nd_1的第一输入端点in_1。第三反相器iv3用以通过第三端点nd_3向第一反相器iv_1输出高于第一供应电压vdd的一半的第一设定电压v_s1。第四反相器iv4包括具有第一临界电压v_th1的第二设定晶体管t_n2，并且包括耦接至第二端点nd_2的第二输入端点in_2。第四反相器iv4用以通过第四端点nd_4向第二反相器iv2输出低于第一供应电压vdd的一半的第二设定电压v_s2。在图5、图6的实施例中，第一设定晶体管t_n1和第二设定晶体管tn_2为nmos。在图5的实施例中，第三输出晶体管t_o3为具有第三临界电压v_th3的第一pmos，包括耦接到第一端点nd_1的汲极并且包括耦接到第三端点nd_3的闸极。在同一实施例中，第三反相器iv_3还包括具有第四临界电压v_th4的第三pmos t_p3，包括耦接至第三端点nd_3的汲极以及耦接至第一输入端点nd_1的闸极。
65.此外，在图6的实施例中，第四输出晶体管t_o4是具有第四临界电压v_th4的第二pmos，包括耦接到第二端点nd_2的汲极且包括耦接到第四端点nd_4的闸极。在同一实施例中，第四输出晶体管t_o4包括具有第三临界电压v_th3的第四pmos t_p4，包括耦接到第四端点nd_4的汲极以及包括耦接到第二输入端点nd_2的闸极。第四临界电压v_th4的绝对值低于第三临界电压v_th3的绝对值。也就是说，第三pmos t_p3的临界电压低于第四pmos t_p4的临界电压。此外，在一实施例中，第三临界电压v_th3等于或高于第一临界电压v_th1，第四临界电压v_th4等于或低于第二临界电压v_th2，第一临界电压v_th1低于第二临界电压v_th2。
66.图7和图8是根据本发明不同实施例的密钥存储装置的电路图。在图7的实施例中，第一反相器iv_1的电路和临界电压与图2中的第一反相器iv_1相同，在这不再赘述。在同一实施例中，第一设定电路sck_1包括第三nmos t_n3和第三pmos t_p3。第三nmos t_n3具有第二临界电压v_th2，包括通过第三端点nd_3输出第一设定电压v_s1的汲极。第三pmos t_p3具有第四临界电压v_th4。第三nmos t_n3的汲极和闸极与第三pmos t_p3的汲极和闸极短路。换言之，第一反相器iv_1的第一输入端点in_1与第三端点nd_3连接。
67.此外，在图8的实施例中，第二反相器iv_2的电路和临界电压与图3中的第二反相器iv_2的相同，在这不再赘述。在同一实施例中，第二设定电路sck_2包括第四nmos t_n4和第四pmos_tp4。第四nmos t_n4具有第一临界电压v_th1，包括输出第二设定电压v_s2的汲
极。第四pmos p4具有第三临界电压v_th3。第四nmos t_n4的汲极和闸极与第四pmos t_p4的汲极和闸极短路。也就是说，第二反相器iv_2的第二输入端点in_2与第四端点nd_4连接。
68.第四临界电压v_th4的绝对值低于第三临界电压v_th3的绝对值。也就是说，第四pmos t_p4的临界电压低于第三pmos t_p3的临界电压。此外，在一实施例中，第三临界电压v_th3等于或高于第一临界电压v_th1，第四临界电压v_th4等于或低于第二临界电压v_th2，第一临界电压v_th1低于第二临界电压v_th2。
69.在图2、图3、图4的实施例中，输入到设定晶体管的控制端的预定电压准位v_p为恒定值，即使经过一段时间也不会改变。此外，图5、图6、图7和图8中的晶体管的控制端不接收来自外部的任何可变信号。因此，在上述实施例中，在第一密钥单元ku_1和第二密钥单元ku_2进入稳定状态后，第一密钥单元ku_1和第二密钥单元ku_2的元件的每一端的电压均为固定值。本发明公开的密钥单元不限于包括图1所示的设定电路和正反器。密钥单元可以由其他电路实现。图9是根据本发明另一实施例的密钥存储装置的电路图。图9所示的电路可以称为类dram结构。
70.如图9所示，第一密钥单元ku_1包括第一晶体管t_1、第二晶体管t_2、第一电容c1和第二电容c2。第一晶体管t_1和第二晶体管t_2分别包括第一端、第二端以及控制端，第一端分别耦接第一电容c1和第二电容c2的一端，第二端分别耦接第一传输线l_t1和第二传输线l_t2，控制端耦接第一控制线cl_1。第一电容c1和第二电容c2的另一端耦接接地端。第一传输线l_t1和第二传输线l_t2可以称为位元线(bit line)。具有第一临界电压v_th1的第一晶体管t_1用以根据第一控制线cl_1提供的控制电压和第一传输线l_t1提供的第一充电电压在第一模式对第一电容c1充电。第一模式可以称为预充电模式。第二晶体管t_2具有第二临界电压v_th2，用于在第一模式下根据第一控制线cl_1提供的控制电压和第二传输线l_t2提供的第二充电电压对第二电容c2进行充电。
71.比较器901用以通过第一传输线l_tl和第二传输线l_t2比较第一电容c1的第一电压vl和第二电容c2的第二电压v2，以在第二模式输出比较结果。第二模式可以称为读取模式。
72.在一实施例中，在第一模式下对第一电容c1和第二电容c2进行预充电之后，第一密钥单元ku_1会进一步运作于第一模式之后和第二模式之前的第三模式。第三模式可以称为闲置模式。
73.在一实施例中，第一传输线l_tl和第二传输线l_t2在第一模式下提供的电压为供应电压vdd，第一传输线l_tl和第二传输线l_t2在第三模式下提供的电压为0(即接地)。此外，在第二模式下，第一传输线l_t1和第二传输线l_t2不提供电压。在这情况下，第一传输线l_t1的电压对应第一电容c1和第三电容c3的电压，第二传输线l_t2的电压对应第二电容c2和第四电容c4的电压。
74.此外，在一实施例中，第一控制线cl_1和第二控制线cl_2在第一模式和第二模式下提供的电压为供应电压vdd，第一传输线l_tl和第二传输线l_t2在第三模式下提供的电压为0(即接地)。
75.控制电压在第三模式中被设定为第一晶体管t_1和第二晶体管t_2的截止电压(turn off voltage)。然而，在第三模式下，第一晶体管t_1仍可能具有从第一电容c1流向第一传输线l_t1的漏电流。类似的，第二晶体管t_2可能仍有从第二电容c2流向第二传输线
l_t2的漏电流。
76.如上述实施例所述，第一临界电压v_thl低于第二临界电压v_th2，故第一晶体管t_1的漏电流大于第二晶体管t_2的漏电流。因此，在第三模式下，第一电压v1低于第二电压v2，使得比较器901输出第一逻辑值(在本实施例中为0)。
77.此外，在图9中，第二密钥单元ku_2包括第三晶体管t_3、第四晶体管t_4、第三电容c3和第四电容c4。第二密钥单元ku_2的电路连接和动作与第一密钥单元ku_1相似。然而，第三晶体管t_3具有第三临界电压v_th3，且第四晶体管t_4具有低于第三临界电压v_th3的第四临界电压v_th4，故第三晶体管t_3的漏电流小于第四晶体管t_4的漏电流。因此，当比较器在第三模式下读取第二密钥单元ku_2中的电容时，第三电容c3传输的第一电压v1大于第四电容c4传输的第二电压v2，使比较器901输出第二逻辑值(在本实施例中为1)。在一实施例中，第一临界电压v_th1等于第四临界电压v_th4，第二临界电压v_th2等于第三临界电压v_th3。
78.在一实施例中，第一密钥单元ku_1和第二密钥单元ku_2在第一模式完成后切换到第二模式而不是第三模式。也就是说，第一密钥单元ku_1和第二密钥单元ku_2被预充电后会被读取，而不进入闲置。在这种情况下，因为第一晶体管t_1具有较低的临界电压，来自第一晶体管t_1的电流大于来自第二晶体管t_2的电流。这样，第一电压v1比第二电压v2增加得快，故第一电压v1会高于第二电压v2。因此，在这样的实施例中，比较器901在第三模式下会输出第二逻辑值(在本实施例中为1)。依照同样的规则，比较器901在第三模式下读取第三电容c3和第四电容c4的电压时，会输出第一逻辑值(本实施例中为0)。
79.还请留意，为了便于说明，图9的实施例中，第一传输线l_t1、第二传输线l_t2相邻，第一控制线cl_1、第二控制线cl_2相邻。然而，这并不表示限制本发明的范围于这样的配置。可以通过向要使用的传输线提供电压来使其作为第一传输线l_t1、第二传输线l_t2。也就是说，第一传输线l_t1与第二传输线l_t2之间可存在至少一条传输线或任何其他导线。依照同样的规则，第一控制线cl_1和第二控制线cl_2之间可以存在至少一条传输线或任何其他导线。
80.还请留意，上述实施例可以组合使用。例如，图2、图3和图5所示的实施例可以应用为ic中的密钥单元。此外，根据上述实施例，第一密钥单元ku_1和第二密钥单元ku_2的物理电路架构相同，但由于第一密钥单元ku_1和第二密钥单元ku_2中的晶体管具有不同的临界电压，第一密钥单元ku_1和第二密钥单元ku_2在相同供应电压vdd和gnd下工作时会输出不同的逻辑值。例如，在图2和图3中，第一密钥单元ku_1和第二密钥单元ku_2的物理电路架构相同，第一密钥单元ku_1和第二密钥单元ku_2均接收预定电压v_p和在第一供应电压vdd和第二供应电压gnd下工作。然而，由于其中晶体管的临界电压不同，第一密钥单元ku_1输出逻辑值0而第二密钥单元ku_2输出逻辑值1。
81.在一实施例中，可以提供一种侦错机制来提高存储在密钥单元中的密钥的稳定性。例如，bch(bose chaudhuri hocquenghem)码可用于密钥的侦错。此外，多数投票(makority voting)机制也可用于提高密钥的稳定性。
82.根据前述实施例，可以得到一种密钥产生方法。图10为根据本发明一实施例的一种密钥产生方法的流程图，对应于图1所示实施例，包括以下步骤：
83.步骤1001
84.通过第一设定电路sck_1产生第一设定电压v_s1。
85.步骤1003
86.将第一设定电压v_sl传送至第一反相器iv_l中的第一输出晶体管以产生第一逻辑值lv_l，其中第一输出晶体管具有第一临界电压v_thl。
87.步骤1005
88.通过第二设定电路sck_2产生第二设定电压v_s2。
89.步骤1007
90.将第二设定电压v_s2传送至第二反相器iv_2中的第二输出晶体管以产生第二逻辑值lv_2，其中第二输出晶体管具有第二临界电压v_th2。
91.第一临界电压v_thl低于第二临界电压v_th2，且第一设定电压v_s1高于第二设定电压v_s2。其他详细步骤可参照上述说明，在这不再赘述。
92.根据上述实施例，公开了一种用于防止逆向工程的密钥的机制。这样的密钥可以进一步用于其他应用。
93.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：

1.一种密钥存储装置，其特征在于，包括：第一密钥单元，用以通过第一端点输出第一逻辑值，包括：第一设定电路，用以输出第一设定电压；以及第一反相器，包括具有第一临界电压的第一输出晶体管，用以接收该第一设定电压以及产生该第一逻辑值；以及第二密钥单元，用以通过第二端点输出第二逻辑值，包括：第二设定电路，用以输出第二设定电压；以及第二反相器，包括具有第二临界电压的第二输出晶体管，用以接收该第二设定电压以及产生该第二逻辑值；其中该第一临界电压的绝对值低于该第二临界电压的绝对值；其中该第一设定电压高于该第二设定电压。2.如权利要求1所述的密钥存储装置，其特征在于，其中该第一输出晶体管的第一电阻值低于该第二输出晶体管的第二电阻值。3.如权利要求1所述的密钥存储装置，其特征在于，其中该第一设定电路以及该第二设定电路分别包括设定级；其中该设定级包括接收预定电压的控制端，且该设定级用以根据该预定电压分别产生该第一设定电压以及该第二设定电压。4.如权利要求3所述的密钥存储装置，其特征在于，其中该第一设定电路的该设定级包括具有该第一临界电压的第一设定晶体管，且该第二设定电路的该设定级包括具有该第二临界电压的第二设定晶体管。5.如权利要求4所述的密钥存储装置，其特征在于，其中该第一反相器进一步包括具有第三临界电压的第三输出晶体管，且包括耦接第一供应电压的第一端，耦接该第一端点的第二端，以及接收该第一设定电压的控制端；其中该第二反相器进一步包括具有第四临界电压的第四输出晶体管，且包括耦接该第一供应电压的第一端，耦接该第二端点的第二端，以及接收该第二设定电压的控制端；其中该第一输出晶体管包括耦接该第一端点的第一端，耦接第二供应电压的第二端，以及接收该第一设定电压的控制端；其中该第一供应电压和该第一设定电压间的差异为第一电压差，且该第二供应电压和该第一设定电压间的差异为第二电压差；其中该第一电压差和该第三临界电压的绝对值间的差异小于该第二电压差和该第一临界电压的绝对值间的差异。6.如权利要求5所述的密钥存储装置，其特征在于，其中该第二输出晶体管包括耦接该第二端点的第一端，耦接该第二供应电压的第二端，以及接收该第二设定电压的控制端；其中该第一供应电压和该第二设定电压间的差异为第三电压差，且该第二供应电压和该第二设定电压间的差异为第四电压差；其中该第三电压差和该第四临界电压的绝对值间的差异大于该第四电压差和该第二临界电压的绝对值间的差异。7.如权利要求5所述的密钥存储装置，其特征在于，其中该第三临界电压的该绝对值等
于或高于该第四临界电压的绝对值。8.如权利要求5所述的密钥存储装置，其特征在于，其中该第三临界电压的该绝对值等于或高于该第一临界电压的该绝对值，且该第四临界电压的绝对值等于或低于该第二临界电压的该绝对值。9.如权利要求4所述的密钥存储装置，其特征在于，其中该第一设定晶体管，该第二设定晶体管，该第一输出晶体管以及该第二输出晶体管为nmos；其中该第一设定电路的该设定级以及该第二设定电路的该设定级逐级降低该预定电压；其中该第一逻辑值为低且该第二逻辑值为高。10.如权利要求4所述的密钥存储装置，其特征在于，其中该第一设定晶体管，该第二设定晶体管，该第一输出晶体管以及该第二输出晶体管为nmos；其中该第一设定电路的该设定级以及该第二设定电路的该设定级逐级增加该预定电压；其中该第一逻辑值为高且该第二逻辑值为低。11.如权利要求1所述的密钥存储装置，其特征在于，其中该第一设定电路以及该第二设定电路分别包括多个设定级，该多个设定级中的每一个包括设定晶体管；其中该多个设定级中的第一个设定级的该设定晶体管的闸极接收该预定电压，该第一个设定级的该设定晶体管的源级耦接下一级的该设定晶体管的闸极，该多个设定级中的最后设定级的该设定晶体管的闸极耦接前一级的该设定晶体管的源极，该最后设定级的该设定晶体管的源级输出该第一设定电压或该第二设定电压。12.如权利要求1所述的密钥存储装置，其特征在于，其中该第一设定电路包括：第三反相器，包括具有该第二临界电压的第一设定晶体管，且包括耦接该第一端点的第一输入端点，用以通过第三端点输出作为该第二逻辑值的该第一设定电压至该第一反相器；其中该第二设定电路包括：第四反相器，包括具有该第一临界电压的第二设定晶体管，且包括耦接该第二端点的第二输入端点，用以通过第四端点输出作为该第一逻辑值的该第二设定电压至该第二反相器。13.如权利要求12所述的密钥存储装置，其特征在于，其中该第一逻辑值为低且该第二逻辑值为高；其中该第一输出晶体管，该第二输出晶体管，该第一设定晶体管以及该第二设定晶体管为nmos。14.如权利要求13所述的密钥存储装置，其特征在于，其中该第一反相器进一步包括：第一pmos，具有第三临界电压，包括耦接该第一端点的汲极且包括耦接该第三端点的
闸极；其中该第二反相器进一步包括：第二pmos，具有第四临界电压，包括耦接该第二端点的汲极且包括耦接该第四端点的闸极；其中该第三反相器进一步包括：第三pmos，具有该第四临界电压，包括耦接该第三端点的汲极且包括耦接该第一输入端点的闸极；其中该第四反相器进一步包括：第四pmos，具有该第三临界电压，包括耦接该第四端点的汲极且包括耦接该第二输入端点的闸极；其中该第四临界电压的绝对值低于该第三临界电压的绝对值。15.如权利要求1所述的密钥存储装置，其特征在于，其中该第一输出晶体管以及该第二输出晶体管为nmos，该第一反相器进一步包括具有第三临界电压的第一pmos，该第二反相器包括具有第四临界电压的第二pmos；其中该第一设定电路包括：第三nmos，具有该第二临界电压，包括用以输出该第一设定电压的汲极；以及第三pmos，具有该第四临界电压；其中该第三nmos的该汲极以及闸极与该第三pmos的汲极以及闸极短路；其中该第二设定电路包括：第四nmos，具有该第一临界电压，包括用以输出该第二设定电压的汲极；以及第四pmos，具有该第三临界电压；其中该第四nmos的该汲极以及闸极与该第四pmos的汲极以及闸极短路；其中该第四临界电压的绝对值低于该第三临界电压的绝对值。16.如权利要求1所述的密钥存储装置，其特征在于，其中该第一密钥单元以及该第二密钥单元的元件的每一端的电压为固定值。17.如权利要求1所述的密钥存储装置，其特征在于，其中该第一密钥单元以及该第二密钥单元的物理电路架构相同。18.一种密钥产生方法，其特征在于，包括：以第一设定电路产生第一设定电压；以及传送该第一设定电压至第一反相器中的第一输出晶体管来产生第一逻辑值，其中该第一输出晶体管具有第一临界电压；以第二设定电路产生第二设定电压；以及传送该第二设定电压至第二反相器中的第二输出晶体管来产生第二逻辑值，其中该第二输出晶体管具有第二临界电压；其中该第一临界电压的绝对值低于该第二临界电压的绝对值；其中该第一设定电压高于该第二设定电压。19.如权利要求18所述的密钥产生方法，其特征在于，其中该第一逻辑值为低且该第二逻辑值为高；其中该第一设定电路以及该第二设定电路分别包括设定级；
其中该密钥产生方法包括：该设定级逐级降低预定电压，以分别产生该第一设定电压以及该第二设定电压。20.如权利要求18所述的密钥产生方法，其特征在于，其中该第一逻辑值为高且该第二逻辑值为低；其中该第一设定电路以及该第二设定电路分别包括设定级；其中该密钥产生方法包括：该设定级逐级增加预定电压，以分别产生该第一设定电压以及该第二设定电压。

技术总结

本发明公开了一种密钥存储装置，其特征在于，包括第一密钥单元和第二密钥单元。第一密钥单元，用以通过第一端点输出第一逻辑值，包括：第一设定电路，用以输出第一设定电压；以及第一反相器，包括具有第一临界电压的第一输出晶体管，用以接收该第一设定电压以及产生该第一逻辑值。第二密钥单元，用以通过第二端点输出第二逻辑值，包括：第二设定电路，用以输出第二设定电压；以及第二反相器，包括具有第二临界电压的第二输出晶体管，用以接收该第二设定电压以及产生该第二逻辑值。第一临界电压的绝对值低于该第二临界电压的绝对值。第一设定电压高于该第二设定电压。压高于该第二设定电压。压高于该第二设定电压。