一种goa电路、显示面板与电子装置
技术领域
1.本技术涉及显示驱动技术领域，特别是涉及一种goa电路、显示面板与电子装置。
背景技术：
2.goa(gate driver on array)技术即阵列基板行驱动技术，是利用薄膜
晶体管(thin film transistor，tft)阵列制程将栅极扫描驱动电路制作在lcd及oled显示装置的tft阵列基板上，以实现逐行扫描的驱动方式，具有降低生产成本和实现面板窄边框设计的优点。
3.现有技术中的goa电路通常包括多个级联的goa子电路，其中，任一goa子电路可如图1所示。在该goa子电路中，
节点pd0与节点pde的电位被vdd0与vdde拉高，且在节点pu为高电位时被拉低。
4.然而，在该goa电路中，不同级的goa子电路的节点pd0与节点pde的正偏压程度不一致，导致不同级之间的晶体管m4_1、m4_2、m7_1、m7_2的正偏压出现差异，从而，导致显示异常。
技术实现要素：
5.本技术实施例旨在提供一种goa电路、显示面板与电子装置，能够提升显示效果的稳定性。
6.为实现上述目的，第一方面，本技术提供一种goa电路，包括多个级联的goa子电路，
所述goa子电路包括上拉控制模块、上拉输出模块、下拉控制模块、下拉输出模块、电位调节模块、第一节点与第二节点，所述goa子电路还包括用于提供
信号的第一电压端、复位信号端、第一时钟信号端、第二时钟信号端以及第三时钟信号端；
7.其中，所述上拉控制模块、所述上拉输出模块以及所述下拉控制模块与所述第一节点连接，所述下拉控制模块、所述下拉输出模块与所述第二节点连接；
8.所述goa子电路的一个扫描周期包括上拉阶段与下拉阶段；
9.第n+1级所述goa子电路的第n+1上拉控制模块用于输入第n级所述goa子电路输出端输出的第n级传信号，所述第n+1上拉控制模块用于在所述上拉阶段将所述第n级传信号输出至第n+1级所述goa子电路的第一节点，其中，n为正整数；
10.所述上拉输出模块还与所述第一时钟信号端连接，所述上拉输出模块用于在上拉阶段将所述第一时钟信号端的信号输出至所述goa子电路的输出端；
11.所述下拉控制模块分别与所述第一电压端以及所述第二时钟信号端连接，所述下拉控制模块用于在下拉阶段将所述第二时钟信号端的信号输出至所述第二节点，以及将所述第一电压端的信号输出至所述第一节点；
12.所述下拉输出模块还与所述第一电压端连接，所述下拉输出模块用于在下拉阶段将所述第一电压端的信号输出至所述goa子电路的输出端；
13.所述电位调节模块分别与所述第三时钟信号端以及所述第一节点连接，所述电位
调节模块用于在所述上拉阶段将所述第三时钟信号输出至所述第一节点，或，所述电位调节模块分别与所述第一电压端、所述第三时钟信号端以及所述第二节点连接，所述电位调节模块用于在所述下拉阶段将所述第一电压端的信号输出至所述第二节点；
14.其中，在一个时钟周期内，所述第一时钟信号端的信号中的脉冲滞后于所述第二时钟信号端的信号中的脉冲三个脉冲时长，并超前所述第三时钟信号端的信号中的脉冲一个脉冲时长。
15.在一种可选的方式中，所述上拉控制模块包括第一晶体管；
16.所述第一晶体管的第一端与第二端连接，所述第一晶体管的第三端与所述第一节点连接；
17.其中，第n+1级所述goa子电路中上拉控制模块的第一晶体管的第一端用于输入第n级所述goa子电路的第n级传信号。
18.在一种可选的方式中，所述上拉输出模块包括第二晶体管与第一储能单元；
19.所述第二晶体管的第一端与所述第一储能单元的第一端以及所述第一节点连接，所述第二晶体管的第二端与所述第一时钟信号端连接，所述第二晶体管的第三端与所述第一储能单元的第二端连接；
20.其中，所述第二晶体管的第三端与所述第一储能单元的第二端之间的连接端为所述goa子电路的输出端。
21.在一种可选的方式中，所述下拉控制模块包括上拉控制单元与下拉控制单元；
22.所述上拉控制单元与所述第二节点以及所述第二时钟信号端连接，所述上拉控制单元用于将所述第二时钟信号端的信号输出至所述第二节点；
23.所述下拉控制单元与所述第一节点、所述第二节点以及所述第一电压端连接，所述下拉控制单元用于将所述第一电压端的信号输出至所述第二节点，以及将所述第一电压端的信号输出至所述第一节点。
24.在一种可选的方式中，所述上拉控制单元包括第三晶体管；
25.所述第三晶体管的第一端与所述第二时钟信号端连接，所述第三晶体管的第二端与所述第三晶体管的第一端连接，所述第三晶体管的第三端与所述第二节点连接。
26.在一种可选的方式中，所述下拉控制单元包括第四晶体管、第五晶体管与第六晶体管；
27.所述第四晶体管的第一端与所述复位信号端连接，所述第四晶体管的第二端与所述第一节点连接，所述第四晶体管的第三端与所述第一电压端连接；
28.所述第五晶体管的第一端与所述第二节点连接，所述第五晶体管的第二端与所述第一节点连接，所述第五晶体管的第三端与所述第一电压端连接；
29.所述第六晶体管的第一端与所述第一节点连接，所述第六晶体管的第二端与所述第二节点连接，所述第六晶体管的第三端与所述第一电压端连接。
30.在一种可选的方式中，所述下拉输出模块包括第七晶体管；
31.所述第七晶体管的第一端与所述第二节点连接，所述第七晶体管的第二端与所述上拉输出模块连接，所述第七晶体管的第三端与所述第一电压端连接；
32.其中，所述第七晶体管的第二端为所述goa子电路的输出端。
33.在一种可选的方式中，所述电位调节模块包括第八晶体管；
34.所述第八晶体管的第一端与所述第三时钟信号端连接，所述第八晶体管的第二端与所述第八晶体管的第一端连接，所述第八晶体管的第三端与所述第一节点连接。
35.在一种可选的方式中，所述电位调节模块包括第九晶体管；
36.所述第九晶体管的第一端与所述第三时钟信号端连接，所述第九晶体管的第二端与所述第二节点连接，所述第九晶体管的第三端与所述第一电压端连接。
37.在一种可选的方式中，所述电位调节模块还包括第十晶体管；
38.所述第十晶体管的第一端与所述第十晶体管的第二端连接，所述第十晶体管的第三端与所述第一节点连接；
39.其中，第k级所述goa子电路中电位调节模块的第十晶体管的第一端受控于第k+4级所述goa子电路中的第二节点的电位，其中，k为正整数。
40.在一种可选的方式中，所述电位调节模块还包括第十一晶体管；
41.所述第十一晶体管的第二端与所述goa电路的输出端连接，所述第十一晶体管的第三端与所述第一电压端连接；
42.第l级所述goa子电路中电位调节模块的第十一晶体管的第一端受控于第l+4级所述goa子电路中的第二节点的电位，其中，l为正整数。
43.第二方面，本技术提供一种显示面板，所述显示面板包括如上所述的goa电路。
44.第三方面，本技术提供一种电子装置，所述电子装置包括如上所述的goa电路或者包括如上所述的显示面板。
45.本技术实施例的有益效果是：本技术提供的goa电路包括多个级联的goa子电路，goa子电路包括上拉控制模块、上拉输出模块、下拉控制模块、下拉输出模块、电位调节模块、第一节点与第二节点，goa子电路还包括用于提供信号的第一电压端、复位信号端、第一时钟信号端、第二时钟信号端以及第三时钟信号端。其中，在goa子电路的一个扫描周期中的上拉阶段，第n+1上拉控制模块将第n级传信号输出至第n+1个所述goa子电路的第一节点，上拉输出模块将第一时钟信号端的信号输出至goa子电路的输出端，若电位调节模块分别与第三时钟信号端以及第一节点连接，则电位调节模块将第三时钟信号输出至第一节点，以使第二节点受到正偏压时间为50％。在goa子电路的一个扫描周期中的下拉阶段，下拉控制模块将第二时钟信号端的信号输出至第二节点，以及将第一电压端的信号输出至第一节点，下拉输出模块将第一电压端的信号输出至goa子电路的输出端，若电位调节模块分别与第一电压端、第三时钟信号端以及第二节点连接，则电位调节模块将第一电压端的信号输出至第二节点，以使第二节点受到正偏压时间为50％。因此，能够使不同级的第二节点受到的正偏压时间为50％，能够提升显示效果的稳定性。
附图说明
46.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
47.图1为本技术实施例提供的现有技术中的goa子电路的电路结构示意图；
48.图2为本技术实施例提供的goa子电路中各信号的示意图；
49.图3为本技术实施例提供的goa子电路的结构示意图；
50.图4为本技术另一实施例提供的goa子电路的结构示意图；
51.图5为本技术实施例提供的goa子电路的电路结构示意图；
52.图6为本技术实施例提供的goa子电路中各信号的示意图；
53.图7为本技术另一实施例提供的goa子电路的电路结构示意图；
54.图8为本技术另一实施例提供的goa子电路中各信号的示意图；
55.图9为本技术又一实施例提供的goa子电路的电路结构示意图；
56.图10为本技术又一实施例提供的goa子电路中各信号的示意图；
57.图11为本技术又一实施例提供的goa子电路的电路结构示意图；
58.图12为本技术又一实施例提供的goa子电路中各信号的示意图。
具体实施方式
59.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
60.请一并参照图1与图2，图1为现有技术中goa子电路的电路结构示意图，如2为图1所示的goa子电路中各信号的示意图。其中，s1-s4为时钟信号，用于输入至晶体管m3；o1、o2、o1919与o1920分别为第1级goa子电路输出端的输出信号、第2级goa子电路的输出信号、第1919级goa子电路的输出信号与第1920级goa子电路的输出信号；vdd0、vdde分别用于输入至m2_1、m2_2；pd01、pde1分别为第1级goa子电路的节点pd0与节点pde；pd01920、pde1920分别为第1920级goa子电路的节点pd0与节点pde；pu1、pu1920分别为第1级goa子电路的节点pu以及第1920级goa子电路的节点pu。
61.在该goa子电路中，一方面，需设置两个节点，分别为节点pd0与节点pde，用以将goa子电路的输出信号的电位拉低为低电位，从而，实现节点pd0与节点pde不会一直受到正偏压的作用。然而，却导致该goa子电路的电路结构变得更为复杂。
62.另一方面，节点pd0与节点pde的电位被vdd0与vdde拉高，且在节点pu为高电位时被拉低。虽然在第1级goa子电路能够满足节点pd0与节点pde受到的正偏压约为50％，但在后续级联的goa子电路中，节点pd0与节点pde受到的正偏压处于逐渐增加的状态。例如，如图2所示，第1920级goa子电路的节点pd01920与节点pde1920受到的正偏压约为95％，换言之，不同级之间的晶体管m4_1、m4_2、m7_1、m7_2的正偏压出现差异，从而，导致显示异常。
63.基于此，本技术实施例提供一种goa电路，在该goa电路的每1级goa子电路中，用于将goa子电路输出端的输出信号的电位下拉为低电位的节点所受到的正偏压均为50％，有利于提升显示效果的稳定性。
64.在此实施例中，goa电路包括多个级联goa子电路，即goa电路包括第1级goa子电路、第2级goa子电路、第3级goa子电路
……
第a级goa子电路，其中，a为正整数。
65.请参照图3，图3为本技术实施例提供的goa子电路的结构示意图。如图3所示，该goa子电路包括上拉控制模块10、上拉输出模块20、下拉控制模块30、下拉输出模块40、电位调节模块50、第一节点p1与第二节点p2。该goa子电路还包括用于提供信号的第一电压端vgl、第一时钟信号端clk1、第二时钟信号端clk2以及第三时钟信号端clk3。
66.其中，上拉控制模块10、上拉输出模块20、下拉控制模块30以及电位调节模块50均与第一节点p1连接，下拉控制模块30与下拉输出模块40与第二节点p2连接，上拉输出模块20与第一时钟信号端clk1连接，下拉控制模块30与第二时钟信号端clk2连接，电位调节模块50与第三时钟信号端clk3连接，下拉输出模块40与第一电压端vgl连接。此外，第n+1级goa子电路的第n+1上拉控制模块用于输入第n个goa子电路输出端输出的第n级传信号，其中，n为正整数。例如，第3级goa子电路的上拉控制模块通过第一输入端in1输入第2级goa子电路的输出端out输出的级联信号。
67.具体地，goa子电路的一个扫描周期包括上拉阶段与下拉阶段。在上拉阶段，第n+1级goa子电路的上拉控制模块用于将第n级goa子电路输出端输出的第n级传信号输出至第n+1级goa子电路的第一节点p1；上拉输出模块20用于将第一时钟信端clk1的信号输出至goa子电路的输出端；电位调节模块50用于将第三时钟信号端clk3的信号输出至第一节点p1。在下拉阶段，下拉控制模块30用于将第二时钟信号clk2的信号输出至第二节点p2,以及将第一电压端vgl的信号输出至第一节点p1；下拉输出模块40用于将第一电压端vgl的信号输出至goa子电路的输出端out。
68.其中，在该实施例中，在第一节点p1为高电位时，goa子电路处于上拉阶段；在第一节点p1为低电位时，goa子电路处于下拉阶段。其次，在一个时钟周期内，第一时钟信端clk1的信号中的脉冲滞后于第二时钟信号端clk2的信号中的脉冲三个脉冲时长，且第一时钟信端clk1的信号中的脉冲超前第三时钟信号端的信号中的脉冲一个脉冲时长。此外，第一电压端vgl用于将与之连接的第一节点p1或第二节点p2或输出端out的电位拉低为低电位。
69.在此实施例中，可通过电位调节模块50用于通过第三时钟信号端clk3将第一节点p1的电位拉高为高电位。继而，在第一节点p1被拉高为高电位时，第二节点p2被拉低为低电位。从而，能够控制第二节点p2收到正偏压时间为50％，有利于提升显示的稳定性。
70.需要说明的是，对于薄膜晶体管(thin film transistor，tft)而言，如果栅极与源极之间长时间维持正偏压(positivebiasstress,pbs)，即vgs》vth,tft的vth会正偏；反之如果栅极与源极之间长时间维持负偏压(negativebiasstress,nbs)，即vgs《vth,tft的vth会负偏。其中，vgs表示栅极与源极之间的电压，vth表示tft的阈值电压。若tft的正偏时间过长或负偏时间过长，均会降低电路的稳定性，从而导致显示异常。
71.请参照图4，图4为本技术另一实施例提供的goa子电路的结构示意图。该实施例所提供的goa子电路与图3所提供的goa子电路的区别在于电位调节模式50的连接方式。如图4所示，电位调节模块50分别与第一电压端vgl、第三时钟信号端clk3以及第二节点p2连接。
72.在下拉阶段，电位调节模块50将第一电压端vgl的信号输出至第二节点p2，并且，此时电位调节模块50受控于第三时钟信号端clk3的信号。亦即，在此实施例中，第二节点p2由第二时钟信号端clk2的信号以及第三时钟信号端clk3的信号实现电位的拉高或拉低，可实现第二节点p2所受到的正偏压为50％，有利于提升显示的稳定性。
73.在一实施例中，请结合图4参阅图5，图5为本技术实施例提供的goa子电路的电路结构示意图。如图5所示，上拉控制模块10包括第一晶体管q1。其中，第一晶体管q1的第一端与第二端连接，第一晶体管q1的第三端与第一节点p1连接。同时，第n+1级goa子电路中上拉控制模块10的第一晶体管q1的第一端用于输入第n级goa子电路的第n级传信号。例如，假设图5所示为第3级goa子电路，则第一晶体管q1的第一端通过第一输入端in1输入第1级goa子
电路的输出信号，其中，当第2级goa子电路的输出信号的电位为高电位时，第一晶体管q1导通，该高电位通过第一晶体管q1的第二端与第三端输出至第一节点p1。
74.应理解，对于薄膜晶体管(thin film transistor，tft)而言，其源极与漏极是可置换的，换言之，源极与漏极分别置于有源层的两侧，当有源层被激发时，源极与漏极导通。
75.因此，对于本技术实施例而言，第一晶体管q1的第一端为栅极，若第一晶体管q1的第二端为漏极，则该第一晶体管q1的第三端为源极；反之，若第一晶体管q1的第二端为源极，则该第一晶体管q1的第三端为漏极。
76.同时，在此实施例中，是以第一晶体管q1为n型晶体管为例。而在其他实施例中，也可以选用p型晶体管，并且p型晶体管的具体管脚的定义与n型晶体管类似，其在本领域技术人员容易理解的范围内，这里不再赘述。
77.此外，在本技术的实施例中，各晶体管(比如，第二晶体管)的实际使用情况均与第一晶体管q1类似，其在本领域技术人员容易理解的范围内，在其他实施例中不再赘述。
78.在一实施例中，上拉输出模块20包括第二晶体管q2与第一储能单元21，且第一储能单元21包括第一电容c1。其中，第二晶体管q2的第一端与第一储能单元21的第一端(即第一电容c1的第一端)以及第一节点p1连接，第二晶体管q2的第二端通过第三输入端in3与第一时钟信号端clk1连接，第二晶体管q2的第三端与第一储能单元21的第二端(即第一电容c1的第二端)连接。其中，第二晶体管q2的第三端与第一储能单元21的第二端之间的连接端为goa子电路的输出端out。
79.应理解，第一储能单元21也可以包括多个串联连接的电容等其他储能元件，本技术实施例对此不作限制。
80.当第一节点p1的电位为高电位，且第一时钟信号端clk1输出的信号的电位为高电位时，输出端out的输出信号的电位为高电位。
81.在一实施例中，下拉控制模块30包括上拉控制单元31与下拉控制单元32。其中，上拉控制单元31与第二节点p2连接，并且，上拉控制单元31还通过第二输入端口in2与第二时钟信号端clk2连接；下拉控制单元32与第一节点p1以及第二节点p2连接，并通过第五输入端口int5与第一电压端vgl连接。
82.其中，下拉控制单元32用于将第一电压端vgl的信号输出至第二节点p2，上拉控制单元31还用于将第二时钟信号端clk2的信号输出至第二节点p2；下拉控制单元32用于将第一电压端vgl的信号输出至第一节点p1。
83.可选地，上拉控制单元31包括第三晶体管q3，第三晶体管q3的第一端通过第二输入端in2与第二时钟信号端clk2连接，第三晶体管q3的第二端与第三晶体管q3的第一端连接，第三晶体管q3的第三端与第二节点p2连接。
84.当第二时钟信号端clk2的信号的电位为高电位时，第三晶体管q3导通，第二时钟信号端clk2的信号传输至第二节点p2，以使第二节点p2的电位为高电位。
85.可选地，下拉控制单元32包括第四晶体管q4、第五晶体管q5与第六晶体管q6，第四晶体管q4的第一端通过第六输入端in6与复位信号端(图未示)连接，第四晶体管q4的第二端与第一节点p1连接，第四晶体管q4的第三端通过第五输入端in5与第一电压端vgl连接。第五晶体管q5的第一端与第二节点p2连接，第五晶体管q5的第二端与第一节点p1连接，第五晶体管q5的第三端通过第五输入端in5与第一电压端vgl连接。第六晶体管q6的第一端与
第一节点p1连接，第六晶体管q6的第二端与第二节点p2连接，第六晶体管q6的第三端通过第五输入端in5与第一电压端vgl连接。
86.当复位信号端的信号的电位为高电位时，第四晶体管q4导通，第一电压端vgl的信号通过第五输入端in5、第四晶体管q4的第二端与第三端输入至第一节点p1，以将第一节点p1的电位拉低为低电位。当第二节点p2的电位为高电位时，第五晶体管q5导通，第一电压端vgl的信号通过第五输入端in5、第五晶体管q5的第二端与第三端输入至第一节点p1，以将第一节点p1的电位拉低为低电位。当第一节点p1的电位为高电位时，第六晶体管q6导通，第一电压端vgl的信号通过第五输入端in5、第六晶体管q6的第二端与第三端输入至第二节点p2，以将第二节点p2的电位拉低为低电位。
87.在一实施例中，下拉输出模块40包括第七晶体管q7，第七晶体管q7的第一端与第二节点p2连接，第七晶体管q7的第二端与上拉输出模块20连接，第七晶体管q7的第三端通过第五输入端vgl与第一电压端vgl连接。其中，第七晶体管q7的第二端为goa子电路的输出端out。
88.当第二节点p2的电位为高电位时，第七晶体管q7导通，第一电压端vgl的信号通过第五输入端in5、第七晶体管q7的第二端与第三端输入至输出端out，以将输出端out的电位拉低为低电位。
89.在一实施例中，电位调节模块50包括第八晶体管q8，第八晶体管q8的第一端通过第四输入端in4与第三时钟信号端clk3连接，第八晶体管q8的第二端与第八晶体管q8的第一端连接，第八晶体管q8的第三端与第一节点p1连接。
90.当第三时钟信号端clk3的信号的电位为高电位时，第八晶体管q8导通，第三时钟信号端clk3的信号通过第八晶体管q8的第二端与第三端输入至第一节点p1，以将第一节点p1的电位拉高为高电位。
91.请结合图5参照图6，图6为图5所示的goa子电路中各信号的示意图。其中，信号ck1表示第一时钟信号端clk1的信号；信号ck2表示第二时钟信号端clk2的信号；信号ck3表示第三时钟信号端clk3的信号；信号g1表示第1级goa子电路的输出信号；信号g2表示第2级goa子电路的输出信号；信号g3表示第3级goa子电路的输出信号；信号gn表示第n级goa子电路的输出信号；信号p1_1表示第1级goa子电路的第一节点p1上的信号；信号p1_n表示第n级goa子电路的第一节点p1上的信号；信号p2_1表示第1级goa子电路的第二节点p2上的信号；信号p2_n表示第n级goa子电路的第二节点p2上的信号。其中，n为正整数。
92.以一个时钟周期t1为例进行说明。在时钟周期t1中，在t1时刻，第二时钟信号端clk2的信号ck2有一个脉冲。按从左往右的顺序，在三个脉冲时长过后，在t2时刻，第一时钟信号端clk1的信号ck1有一个脉冲。在一个脉冲时长过后，在t3时刻，第三时钟信号端clk3的信号ck3有一个脉冲。
93.具体地，在t1时刻，当第二时钟信号端clk2的信号ck2的脉冲到达时，其脉冲通过第三晶体管q3输出至第二节点p2，则信号p2_1为高电位。继而，第五晶体管q5导通，将第一电压端vgl的信号输出至第一节点p1，以将第一节点p1的电位拉低，则信号p1_1为低电位。并保持该状态，直至t2时刻。
94.在t2时刻，第三时钟信号端clk3的信号ck3的脉冲到达。其脉冲通过第八晶体管q8输出至第一节点p1，以将第一节点p1的电位拉高，则信号p1_1为高电位。接着，由于第一节
点p1为高电位，第六晶体管q6导通，将第一电压端vgl的信号输出至第二节点p2，以将第二节点p2的电位拉低，则信号p2_1为低电位。并保持该状态，直至t3时刻，一个时钟周期t1结束。
95.在该时钟周期t1内，在t1-t2时间段内，第二节点p2为高电位，在t2-t3时间段内，第二节点p2为低电位，亦即，第二节点p2所受到的正偏压时间为50％。以此类推，由信号p2_n可知，在该goa电路中，任意一级goa子电路的第二节点p2所受到的正偏压均为50％，从而，第五晶体管q5与第七晶体管q7受到的正偏压时间一致，电路的稳定性较高，有利于提升显示效果。
96.其次，第一节点p1与第二节点p2总有一个处于高电位，能够使输出端out处于非浮空的状态，有利于减少输出端out受到其他信号的干扰而发生波动的风险，以进一步提升显示的稳定性。其中，若输出端out没有连接电源电压、地或者以地为参考的任一信号源，则输出端out处于浮空状态。
97.同时，相对于图1所示的现有技术中的goa子电路，本实施例所提供的goa子电路能够减少晶体管的数量，有利于缩小包括该goa电路的产品的尺寸。
98.可以理解的是，第一时钟信号端clk1的信号ck1中的脉冲主要用于在上拉阶段输出高电位信号。例如，在t4-t5时间段内，p1_1为高电位，第二晶体管q2导通。那么，在第一时钟信号端clk1的信号ck1的脉冲到达时，该脉冲通过第二晶体管q2输出至输出端out，则信号g3也为高电位。而在t1-t2时间段内，由于p1_1为低电位，第二晶体管q2断开，此时，即使第一时钟信号端clk1的信号ck1的脉冲到达，输出端out也不输出高电位。
99.请结合图4参照图7，图7为与图4所示的结构对应的一种示例性的电路结构。其中，图7所示的电路结构与图4所示的电路结构的主要区别在于电位调节模块50的不同。
100.如图7所示，电位调节模块50包括第九晶体管q9，第九晶体管q9的第一端与第三时钟信号端clk3连接，第九晶体管q9的第二端与第二节点p2连接，第九晶体管q9的第三端通过第七输入端in7与第一电压端vgl连接。
101.当第三时钟信号端clk3的信号为高电位时，第九晶体管q9导通，第一电压端vgl的信号通过第九晶体管q9的源极与漏极输入至第二节点p2，以将第二节点p2的电位拉低为低电位。
102.请结合图7参照图8，图8为图7所示的goa子电路中各信号的示意图。其中，信号ck1、信号ck2、信号ck3、信号g1、信号g2、信号g3以及信号gn与图6所示的信号相同，这里不再赘述。信号p11_1表示第1级goa子电路的第一节点p1上的信号；信号p11_n表示第n级goa子电路的第一节点p1上的信号；信号p21_1表示第1级goa子电路的第二节点p2上的信号；信号p21_n表示第n级goa子电路的第二节点p2上的信号。其中，n为正整数。
103.以一个时钟周期t2为例进行说明。在时钟周期t2中，在t6时刻，当第二时钟信号端clk2的信号ck2的脉冲到达时，其脉冲通过第三晶体管q3输出至第二节点p2，则信号p21_1为高电位。继而，第五晶体管q5导通，将第一电压端vgl的信号输出至第一节点p1，以将第一节点p1的电位拉低，则信号p11_1为低电位。并保持该状态，直至t7时刻。
104.在t7时刻，第三时钟信号端clk3的信号ck3的脉冲到达。其脉冲是第九晶体管q9导通，在第九晶体管q9导通后，第一电压端vgl的信号输出至第二节点p2，以将第二节点p2的电位拉低为低电位，则信号p21_1为低电位。此时，信号p11_1也一直为低电位。并保持该状
态，直至t8时刻，一个时钟周期t2结束。
105.在该时钟周期t2内，在t6-t7时间段内，第二节点p2为高电位，在t7-t8时间段内，第二节点p2为低电位，亦即，第二节点p2所受到的正偏压时间为50％。以此类推，由信号p2_n可知，在该goa电路中，任意一级goa子电路的第二节点p2所受到的正偏压均为50％，从而，第五晶体管q5与第七晶体管q7受到的正偏压时间一致，电路的稳定性较高，有利于提升显示效果。
106.其次，相对于图1所示的现有技术中的goa子电路，本实施例所提供的goa子电路能够减少晶体管的数量，有利于缩小包括该goa电路的产品的尺寸。
107.同样地，第一时钟信号端clk1的信号ck1中的脉冲主要用于在上拉阶段输出高电位信号。例如，在t9-t10时间段内，p1_1为高电位，第二晶体管q2导通。那么，在第一时钟信号端clk1的信号ck1的脉冲到达时，该脉冲通过第二晶体管q2输出至输出端out，则信号g3也为高电位。而在t6-t7时间段内，由于p1_1为低电位，第二晶体管q2断开，此时，即使第一时钟信号端clk1的信号ck1的脉冲到达，输出端out也不输出高电位。
108.需要说明的是，如图3或图4所示的goa子电路的硬件结构仅是一个示例，并且，goa子电路可以具有比图中所示出的更多的或者更少的部件，可以组合两个或更多的部件，或者可以具有不同的部件配置，图中所示出的各种部件可以在包括一个或多个信号处理和/或专用集成电路在内的硬件、软件、或硬件和软件的组合中实现。
109.例如，在一实施例中，如图9所示，在图7所示的电路结构的基础上，电位调节模块50还进一步包括第十晶体管q10。其中，第十晶体管q10的第一端与第十晶体管q10的第二端连接，第十晶体管q10的第三端与第一节点p1连接。
110.其中，第k级goa子电路中电位调节模块50的第十晶体管q10的第一端受控于第k+4级goa子电路中的第二节点p2的电位，其中，k为正整数。亦即，第k+4级goa子电路中的第二节点p2的电位通过第k级goa子电路中的第八输入端in8输入至第十晶体管q10。
111.请一并参照图10，图10为图9所示的电路结构中各信号的示意图。其中，信号ck1、信号ck2、信号ck3、信号g1、信号g2、信号g3以及信号gn与图6所示的信号相同，这里不再赘述。信号p12_1表示第1级goa子电路的第一节点p1上的信号；信号p12_n表示第n级goa子电路的第一节点p1上的信号；信号p22_1表示第1级goa子电路的第二节点p2上的信号；信号p22_n表示第n级goa子电路的第二节点p2上的信号。其中，n为正整数。
112.如图10所示，以第1级goa子电路为例进行说明。第1级goa子电路的第二节点p2的信号p22_1的电位与第5级goa子电路的第二节点p2的信号p22_5的电位完全相反。即当信号p22_1为高电位时，信号p22_5为低电位；当信号p22_1为低电位时，信号p22_5为高电位。
113.在t12时刻，信号p22_5为高电位，该高电位使第十晶体管q10导通，以将该高电位输出至第一节点p1，从而，将第一节点p1拉高为高电位。即信号p12_1在t12时刻被拉高为高电位。在该实施例中，第一节点p1与第二节点p2总有一个处于高电位，能够使输出端out处于非浮空的状态，有利于减少输出端out受到其他信号的干扰而发生波动的风险，以进一步提升显示的稳定性。
114.又如，在另一实施例中，如图11所示，在图7所示的电路结构的基础上，电位调节模块50还进一步包括第十一晶体管q11。其中，第十一晶体管q11的第二端与该goa子电路的输出端out连接，第十一晶体管q11的第三端与第一电压端vgl连接。其中，第l级goa子电路中
电位调节模块50的第十一晶体管q11的第一端受控于第l+4级goa子电路中的第二节点p2的电位，其中，l为正整数。即第l+4级goa子电路中的第二节点p2的电位通过第九输入端输入至第l级goa子电路中电位调节模块50中的第十一晶体管q11的第一端，以控制其导通或断开。例如，当l为1时，第1级goa子电路中电位调节模块50的第十一晶体管q11的第一端受控于第5级goa子电路中的第二节点p2的电位。
115.请一并参照图12，图12为图11所示的电路结构中各信号的示意图。其中，信号ck1、信号ck2、信号ck3、信号g1、信号g2、信号g3以及信号gn与图6所示的信号相同，这里不再赘述。信号p13_1表示第1级goa子电路的第一节点p1上的信号；信号p13_n表示第n级goa子电路的第一节点p1上的信号；信号p23_1表示第1级goa子电路的第二节点p2上的信号；信号p23_n表示第n级goa子电路的第二节点p2上的信号。其中，n为正整数。
116.如图12所示，以第1级goa子电路为例进行说明。第1级goa子电路的第二节点p2的信号p23_1的电位与第5级goa子电路的第二节点p2的信号p23_5的电位完全相反。即当信号p23_1为高电位时，信号p23_5为低电位；当信号p23_1为低电位时，信号p23_5为高电位。
117.在t16时刻，节点p23_1为高电位，第七晶体管q7导通，第一电压端vgl的信号通过第七晶体管q7的第二端与第三端输入至输出端out，以使输出端out为稳定的低电位。并保持至t17时刻，在t17时刻，信号p23_5为高电位，第九晶体管q9导通，第一电压端vgl通过第九晶体管q9的第二端与第三端输入至输出端out，以使输出端out为稳定的低电位。综上，在此实施例中，即使在第五晶体管q5与第七晶体管q7均处于断开的情况下，输出端out的电位也为第一电压端vgl所提供的稳定的低电位，即输出端out能够处于非浮空的状态，有利于减少输出端out受到其他信号的干扰而发生波动的风险，以进一步提升显示的稳定性。
118.本技术实施例还提供一种显示面板，该显示面板包括如上述任一实施例中的goa电路。
119.本技术实施例还提供一种电子装置，该电子装置包括如上述任一实施例中的goa电路，或包括如上述任一实施例中的显示面板。
120.最后应说明的是：以上实施例仅用以说明本技术的技术方案，而非对其限制；在本技术的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本技术的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。
技术特征：
1.一种goa电路，其特征在于，包括多个级联的goa子电路，所述goa子电路包括上拉控制模块、上拉输出模块、下拉控制模块、下拉输出模块、电位调节模块、第一节点与第二节点，所述goa子电路还包括用于提供信号的第一电压端、复位信号端、第一时钟信号端、第二时钟信号端以及第三时钟信号端；其中，所述上拉控制模块、所述上拉输出模块以及所述下拉控制模块与所述第一节点连接，所述下拉控制模块、所述下拉输出模块与所述第二节点连接；所述goa子电路的一个扫描周期包括上拉阶段与下拉阶段；第n+1级所述goa子电路的第n+1上拉控制模块用于输入第n级所述goa子电路输出端输出的第n级传信号，所述第n+1上拉控制模块用于在所述上拉阶段将所述第n级传信号输出至第n+1级所述goa子电路的第一节点，其中，n为正整数；所述上拉输出模块还与所述第一时钟信号端连接，所述上拉输出模块用于在上拉阶段将所述第一时钟信号端的信号输出至所述goa子电路的输出端；所述下拉控制模块分别与所述第一电压端以及所述第二时钟信号端连接，所述下拉控制模块用于在下拉阶段将所述第二时钟信号端的信号输出至所述第二节点，以及将所述第一电压端的信号输出至所述第一节点；所述下拉输出模块还与所述第一电压端连接，所述下拉输出模块用于在下拉阶段将所述第一电压端的信号输出至所述goa子电路的输出端；所述电位调节模块分别与所述第三时钟信号端以及所述第一节点连接，所述电位调节模块用于在所述上拉阶段将所述第三时钟信号输出至所述第一节点，或，所述电位调节模块分别与所述第一电压端、所述第三时钟信号端以及所述第二节点连接，所述电位调节模块用于在所述下拉阶段将所述第一电压端的信号输出至所述第二节点；其中，在一个时钟周期内，所述第一时钟信号端的信号中的脉冲滞后于所述第二时钟信号端的信号中的脉冲三个脉冲时长，并超前所述第三时钟信号端的信号中的脉冲一个脉冲时长。2.根据权利要求1所述的goa电路，其特征在于，所述上拉控制模块包括第一晶体管；所述第一晶体管的第一端与第二端连接，所述第一晶体管的第三端与所述第一节点连接；其中，第n+1级所述goa子电路中上拉控制模块的第一晶体管的第一端用于输入第n级所述goa子电路的第n级传信号。3.根据权利要求1所述的goa电路，其特征在于，所述上拉输出模块包括第二晶体管与第一储能单元；所述第二晶体管的第一端与所述第一储能单元的第一端以及所述第一节点连接，所述第二晶体管的第二端与所述第一时钟信号端连接，所述第二晶体管的第三端与所述第一储能单元的第二端连接；其中，所述第二晶体管的第三端与所述第一储能单元的第二端之间的连接端为所述goa子电路的输出端。4.根据权利要求1所述的goa电路，其特征在于，所述下拉控制模块包括上拉控制单元与下拉控制单元；
所述上拉控制单元与所述第二节点以及所述第二时钟信号端连接，所述上拉控制单元用于将所述第二时钟信号端的信号输出至所述第二节点；所述下拉控制单元与所述第一节点、所述第二节点以及所述第一电压端连接，所述下拉控制单元用于将所述第一电压端的信号输出至所述第二节点，以及将所述第一电压端的信号输出至所述第一节点。5.根据权利要求4所述的goa电路，其特征在于，所述上拉控制单元包括第三晶体管；所述第三晶体管的第一端与所述第二时钟信号端连接，所述第三晶体管的第二端与所述第三晶体管的第一端连接，所述第三晶体管的第三端与所述第二节点连接。6.根据权利要求4所述的goa电路，其特征在于，所述下拉控制单元包括第四晶体管、第五晶体管与第六晶体管；所述第四晶体管的第一端与所述复位信号端连接，所述第四晶体管的第二端与所述第一节点连接，所述第四晶体管的第三端与所述第一电压端连接；所述第五晶体管的第一端与所述第二节点连接，所述第五晶体管的第二端与所述第一节点连接，所述第五晶体管的第三端与所述第一电压端连接；所述第六晶体管的第一端与所述第一节点连接，所述第六晶体管的第二端与所述第二节点连接，所述第六晶体管的第三端与所述第一电压端连接。7.根据权利要求1所述的goa电路，其特征在于，所述下拉输出模块包括第七晶体管；所述第七晶体管的第一端与所述第二节点连接，所述第七晶体管的第二端与所述上拉输出模块连接，所述第七晶体管的第三端与所述第一电压端连接；其中，所述第七晶体管的第二端为所述goa子电路的输出端。8.根据权利要求1所述的goa电路，其特征在于，所述电位调节模块包括第八晶体管；所述第八晶体管的第一端与所述第三时钟信号端连接，所述第八晶体管的第二端与所述第八晶体管的第一端连接，所述第八晶体管的第三端与所述第一节点连接。9.根据权利要求1所述的goa电路，其特征在于，所述电位调节模块包括第九晶体管；所述第九晶体管的第一端与所述第三时钟信号端连接，所述第九晶体管的第二端与所述第二节点连接，所述第九晶体管的第三端与所述第一电压端连接。10.根据权利要求9所述的goa电路，其特征在于，所述电位调节模块还包括第十晶体管；所述第十晶体管的第一端与所述第十晶体管的第二端连接，所述第十晶体管的第三端与所述第一节点连接；其中，第k级所述goa子电路中电位调节模块的第十晶体管的第一端受控于第k+4级所述goa子电路中的第二节点的电位，其中，k为正整数。11.根据权利要求9所述的goa电路，其特征在于，所述电位调节模块还包括第十一晶体管；所述第十一晶体管的第二端与所述goa电路的输出端连接，所述第十一晶体管的第三
端与所述第一电压端连接；第l级所述goa子电路中电位调节模块的第十一晶体管的第一端受控于第l+4级所述goa子电路中的第二节点的电位，其中，l为正整数。12.一种显示面板，其特征在于，所述显示面板包括如权利要求1-11任一项所述的goa电路。13.一种电子装置，其特征在于，所述电子装置包括如权利要求1-11任一项所述的goa电路或者包括如权利要求12所述的显示面板。
技术总结
本申请公开了一种GOA电路、显示面板与电子装置，GOA电路包括多个级联的GOA子电路，GOA子电路的一个扫描周期包括上拉阶段与下拉阶段，第N+1上拉控制模块用于在上拉阶段将第N级传信号输出至第N+1级GOA子电路的第一节点，上拉输出模块用于在上拉阶段将第一时钟信号端的信号输出至GOA子电路的输出端，下拉控制模块用于在下拉阶段将第二时钟信号端的信号输出至第二节点，以及将第一电压端的信号输出至第一节点，下拉输出模块用于在下拉阶段将第一电压端的信号输出至GOA子电路的输出端，电位调节模块用于在上拉阶段将第三时钟信号输出至第一节点，或电位调节模块用于在下拉阶段将第一电压端的信号输出至第二节点。通过上述方式，能够提升显示效果的稳定性。能够提升显示效果的稳定性。能够提升显示效果的稳定性。
技术研发人员：
吴伊 张玉婷
受保护的技术使用者：
深圳市柔宇科技股份有限公司
技术研发日：
2021.09.07
技术公布日：
2023/3/9
