一种输入分段式的流水线逐次逼近型模数转换器

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1.本发明属于集成电路技术领域，具体涉及一种流水线逐次逼近型模数转换器。

背景技术：

2.随着数据要求的提高，高速和高分辨率的模数转换器不可缺少。流水线逐次逼近型模数转换器（pipelined-sar adc）比传统的流水线型adc更节能，在速度，分辨率和线性度方面，又优于sar adc，具有很大优势。
3.对于采用顶极板采样的电容型 sar adc，在采样周期内，所有电容的底极板接固定直流电平，顶极板与采样开关相连。所以对于驱动 sar adc 的前端模拟电路来说，它的负载就是总采样电容。然而随着 adc 分辨率的上升，电容总数呈指数型增长，这对输入缓冲电路提出了很高的要求。尤其对于高速 adc 的驱动电路来说，在短时间内驱动这么大的电容，并且希望其在宽摆幅输出时（最好能达到 adc的满摆幅输入）保持高线性度，无疑增加了其设计难度。
4.最常见的输入缓冲器电路采用源跟随器结构。但是源跟随器的线性化技术使得从电源到地叠加了多个晶体管，想要得到满足adc 满摆幅输入的输出信号，缓冲器的电压域要远远高于 adc 的电压域。此外，驱动高速高精度 adc 的本质是在足够短的时间内给采样电容充电，这就要求驱动电路有足够高的压摆率（slew rate）和小信号带宽，源跟随器的小信号带宽只由跨导决定，增大压摆率和带宽都意味着增大电流，电路的功耗巨大。目前输入缓冲器电路的功耗越来越成为高性能adc功耗的主要来源。
5.因此，带有低功耗、不跨电压域的输入缓冲器是设计高性能adc的关键。

技术实现要素：

6.本发明的目的在于提出一种可减少输入缓冲器的功耗和设计复杂度的输入分段式的流水线逐次逼近型模数转换器，以进一步提升电路性能。
7.本发明的设计原理如公式1所示，当信号功率和噪声功率同时增大m倍时，信噪比不发生改变，而采样电容缩小为原来的1/m，采样电容缩小可以有效地改善输入缓冲器和模数转换器的整体功耗和面积。据此，本发明通过并联m个采样电容为c/m2的sar adc结构，可极大地减少输入缓冲器的功耗和设计复杂度。此外，本发明采用对称的双通道结构进一步提升电路的性能。
8.(1)。
9.本发明提出的输入分段式的流水线逐次逼近型模数转换器，其整体电路由两个对称的通道组成，每个通道电路包括：4个具有不同输入参考电压的开环输入缓冲器(input buffer)，4个第一级逐次逼近型模数转换器(sar adc)，自适应数字选择逻辑电路(mux)，开环余量放大器(ra)和第二级逐次逼近型模数转换器(sar adc)；本发明使用输入缓冲器对输入信号进行放大并分成四个不同的量化区间；采用四个第一级逐次逼近型模数转换器分别对这四个区间进行模拟信号到数字码值的转换；利用自适应数字选择逻辑电路在四组数字码值中选择出正确量化的结果，并将其对应的模拟余量传递给开环余量放大器；开环余量放大器对此模拟余量信号进行放大，放大后的信号由第二级逐次逼近型模数转换器进行采样量化，并产生第二级量化数字码。每个通道内前后两级以流水线方式工作，第一级和第二级的数字码值经同步处理后输出。其中：所述4个具有不同输入参考电压的开环input buffer，将输入信号与4组不同的输入参考电压进行比较从而将输入信号放大至4个不同的区间；所述4个第一级sar adc，同时对放大并分段后的4组输入信号进行顶极板采样、量化，并产生4组第一级量化数字码与量化后的模拟余量；所述自适应mux，比较4组第一级量化数字码得到正确的1组第一级量化数字码，并且控制该数字码对应的模拟余量的传递；所述开环ra，对此模拟余量信号进行放大，放大后的信号由第二级sar adc进行采样量化，并产生第二级量化数字码；两级sar adc以流水线方式进行工作，第一级和第二级的数字码值经同步处理后输出。
10.本发明中，所述4个具有不同输入参考电压的开环input buffer，如图1所示，其电路包括第一级四输入差分放大器（101），第二级伪差分放大器（102）和共模反馈放大器（103）；其中，所述第一级四输入差分放大器（101）把输入模拟信号与输入参考电压进行做差；所述第二级伪差分放大器（102）将做差后的信号进行放大；所述共模反馈放大器（103）将输出共模电压与理想共模电压做差并将放大后的电压反馈至第一级四输入差分放大器（101），以维持输出共模电压的稳定性。
11.所述第一级四输入差分放大器（101），包含：6个nmos管n1、n2、n3、n4、n5、n6，4个pmos管p1、p2、p3、p4，和密勒电容cc，其中，n5、n6为尾电流源，n1、n2、n3、n4为输入差分对管用于实现输入信号与输入参考电压之间的做差，p1、p2、p3、p4为负载管。其中， n1和n4的栅
端接输入差分信号，n2和n3的栅端接输入参考电压，n1的漏端与n3、p1、p3的漏端相连并输出第一级放大器的单端输出电压，n4的漏端与n2、p2、p4的漏端相连并输出第一级放大器的另一端输出电压，并p1和p2的栅端接偏置电压vbp，p2和p4的栅端接反馈电压vcmfb，n5和n6的栅端接偏置电压vbn，n5的漏端与n1、n2的源端相连，n6的漏端与n3、n4的源端相连，密勒电容cc的两端分别连接反馈电压vcmfb和第一级放大器的输出电压。
12.所述第二级伪差分放大器（102），包含：2个nmos管n7、n8，2个pmos管p5、p6；其中，n7与p5的栅端相连，漏端也相连，并输出第二级放大器的单端输出电压，n8与p6的栅端相连，漏端也相连，输出第二级放大器的另一端输出电压。n7和p5完成对一端信号的反相放大，n8和p6完成对另一端信号的反相放大，从而对第一级四输入差分放大器的输出信号进行放大。
13.所述共模反馈放大器（103），包含3个nmos管n9、n10、n11，2个pmos管p7、p8，和电阻r1、r2；其中，r1和r2串联，r1的另一端接第二级放大器的单端输出电压，r2的另一端接第二级放大器的另一端输出电压，n9的栅端接共模参考电压，n10的栅端接电阻r1和r2的串联点，p7的栅端和漏端相连，并与p8的栅端、n9的漏端相连，p8和n10的漏端相连，n11的栅端接偏置电压，n11的漏端与n9、n10的源端相连。r1和r2对输出信号进行检测，n11是尾电流源，n9、n10是输入差分对管用于实现输出共模信号与理想共模信号之间的比较，p7、p8作为电流镜负载管将输出信号从双端转为单端，从而反馈至第一级四输入差分放大器的负载管栅极以维持输出共模电压的稳定。
14.本发明中，所述第一级和第二级sar adc采用同一种电路结构，包括栅压自举电路（201）、二进制采样电容阵列（202）、动态比较器电路（203）和逐次逼近数字逻辑电路（204），如图2所示；其中：所述栅压自举电路（201），对输入信号进行采样；经栅压自举电路采样后的信号加载在采样电容阵列（202）上，动态比较器电路（203）对采样到的值与参考电压进行比较，比较结果控制逐次逼近数字逻辑电路（204）工作，使电容极板的参考电压依次发生变化，最终得到第一级数字码输出和模拟余量。具体地：栅压自举采样电路（201）的输入端接输入信号，其输出端接二进制采样电容阵列（202）的顶极板，二进制采样电容阵列（202）的底极板接参考电压vrp或vrn，动态比较器电路（203）的输入端接采样电容阵列（202）的顶极板，其输出端接逐次逼近数字逻辑电路（204），逐次逼近数字逻辑电路（204）根据动态比较器（203）的输出结果控制采样电容阵列（202）的底极板依次发生变化，最终得到数字码输出和模拟余量。
15.本发明中，所述自适应mux，如图3所示，其电路包括数字码值更新电路（301）、数字码值比较电路（302）、特殊模式选择电路（303）和正确码值输出电路（304）。该电路的目的是从4路第一级sar adc的量化结果中选择出输出码值最靠近中间值10000的1路，并且输出该路的正确量化结果，其中，所述数字码值更新电路（301）根据本位的比较结果更新下一位码值；所述数字码值比较电路（302）将本位数字码值与其他通路的该位数字码值进行比较并得到比较结果，其比较结果用于数字码值更新电路（301）；所述特殊模式选择电路（303）将输入缓冲器产生的增益过高或过低的特殊情况进行修正，并和数字码值比较电路综合起来最终得到正确量化结果所在的通路；所述正确码值输出电路（304）根据特殊模式选择电路（303）得到的结果选择出正确的量化结果。具体地：
所述数字码值更新电路（301），包含异或门、选择器和与门，根据本位的比较结果更新下一位码值。
16.所述数字码值比较电路（302），包括非门、与门、或门和与非门，将本位数字码值与其他通路的该位数字码值进行比较并得到比较结果，其比较结果用于数字码值更新电路（301）。
17.所述特殊模式选择电路（303），包括选择器、与门和非门，将输入缓冲器产生的增益过高或过低的特殊情况进行修正，并和数字码值比较电路（302）综合起来最终得到正确量化结果所在的通路。
18.所述正确码值输出电路（304），包括或门和选择器，根据特殊模式选择电路（303）得到的结果选择出正确的量化结果。
19.本发明中，所述开环ra，如图4所示，包括：第一级全差分放大器（401）、第二级伪差分放大器（402）、共模反馈放大器（403）（包括两级）、偏置电路（404）；其中：第一级全差分放大器（401）和第二级伪差分放大器（402）级联实现第一级sar adc模拟余量的16倍放大；第一级共模反馈放大器（403）（图4中(a)）在传统电阻式共模反馈基础上，增加三个传输门共模开关，在放大阶段之外的时间，共模开关闭合，输出 vxp/vxn 和电阻分压点 vcmc1复位，输出共模保持至 vcm；在放大阶段，开关断开，按电阻式共模反馈放大器将电压反馈至第一级全差分放大器（401）（p3和p4的栅极），使得第一级全差分放大器（401）的输出vxp/vxn保持在vcm；第二级共模反馈放大器（403）（图4中(b)）是传统的电阻式共模反馈电路，将电压反馈至第二级伪差分放大器（402）（n2、n4、p2和p4的栅极），使得第二级伪差分放大器（402）的输出vop/von保持在vcm；第一级全差分放大器（401）、第二级伪差分放大器（402）和共模反馈放大器（403）共用同一套偏置电路（404）。
20.前述内容大致叙述了本发明的特征和技术优点，下文将以150ms/s采样率，14bit分辨率的输入分段式pipelined-sar adc为实例，用以更加明晰地说明本发明的思想。
附图说明
21.图1为开环输入缓冲器(input buffer)示意图。
22.图2为逐次逼近型模数转换器(sar adc)示意图。
23.图3为自适应数字选择逻辑电路(mux)示意图。
24.图4为开环余量放大器(ra)示意图。
25.图5为150ms/s采样率，14位分辨率的输入分段式两级pipelined-sar adc实例的工作示意图（图5中，input buffer、sar adc、mux和ra的具体结构分别如图1、2、3、4所示。）。
26.图中标号：101为第一级四输入差分放大器模块，102为第二级伪差分放大器模块，103为共模反馈放大器模块，201为栅压自举电路，202为采样电容阵列，203为动态比较器电路，204为逐次逼近数字逻辑电路，301为数字码值更新电路，302为数字码值比较电路，303为特殊模式选择电路，304为正确码值输出电路，401为第一级全差分放大器，402为第二级伪差分放大器，403为共模反馈放大器，404为偏置电路。
具体实施方式
27.下面结合附图，对本发明设计的输入分段式流水线逐次逼近型模数转换器作进一
步说明。值得注意的是，本发明提供的流水线逐次逼近型模数转换器可以有许多不同的指标以及性能的实现方式。下文的实施仅为本发明提供一个典型的实现电路，仅用以说明本发明的形成与使用，并非用以限定本发明。
28.本发明提供的输入分段式流水线逐次逼近型模数转换器及其内部模块电路，一个实施实例为采样率150ms/s，14位分辨率的双通道输入分段式流水线逐次逼近型模数转换器。该adc由两个对称的通道a和b组成，前后两级按流水线方式工作，其具体实现方式如图5所示。该实例中，工艺为tsmc 28nm，电源电压为0.9v，4组输入缓冲器的参考电压分别为vrefp1=720 mv，vrefn1=660 mv；vrefp2=780 mv，vrefn2=600 mv；vrefp3=840 mv，vrefn3=540 mv；vrefp4=900 mv，vrefn4=480 mv；sar adc的参考电压为vrp=800 mv，vrn=200 mv。
29.由于通道a、b的工作方式和电路连接完全相同，后续说明以通道a为例：输入信号与4组不同的参考电压进行比较，通过4组input buffer产生4组不同的传递曲线，每一组曲线分别由1个5 bit sar adc进行量化从而产生4组5 bit数字码值，mux从这4组数字码值中选择正确的5 bit量化结果及其对应的通路。
30.第一级adc量化后产生5bit精度的对应的余量，通过ra放大16倍，从而产生一位级间冗余，以减少adc的误码率。放大器的输出信号被第二级adc采样并量化，产生8bit输出码，其中包含一位级内冗余以减少误码。
31.单个通道的工作时序关系如图5（b）所示：φ1相位为第一级sar adc的采样相位，此时，第一级sar adc对经input buffer放大后的模拟信号进行采样；φr相位为ra的复位相位，此时，ra的输出电压为共模电压；φ2相位与φr相位相反，为第二级sar adc的采样相位，此时，ra进行余量放大，并且第二级sar adc进行采样。ab两个通道同时采样同步工作。由于每个通道内前后两级以流水线方式工作，故可以实现较高的速度。
32.本发明的内容及优点虽然已详细揭示如上，然而必须说明的是，本发明的范围并不受限于说明书中所描述的方法及步骤等特定实施例，在不脱离本发明的精神和范围内，任何本领域普通技术人员皆可根据本发明所揭示的内容做出许多变形和修改，这些也应视为本发明的保护范围。

技术特征：

1.一种输入分段式的流水线逐次逼近型模数转换器，其特征在于，整体电路由两个对称的通道组成，每个通道电路包括：4个具有不同输入参考电压的开环输入缓冲器input buffer，4个第一级逐次逼近型模数转换器sar adc，自适应数字选择逻辑电路mux，开环余量放大器ra和第二级逐次逼近型模数转换器sar adc；所述输入缓冲器对输入信号进行放大并分成四个不同的量化区间；采用四个第一级逐次逼近型模数转换器分别对这四个区间进行模拟信号到数字码值的转换；利用自适应数字选择逻辑电路在四组数字码值中选择出正确量化的结果，并将其对应的模拟余量传递给开环余量放大器；开环余量放大器对此模拟余量信号进行放大，放大后的信号由第二级逐次逼近型模数转换器进行采样量化，并产生第二级量化数字码；每个通道内前后两级以流水线方式工作，第一级和第二级的数字码值经同步处理后输出；其中：所述4个具有不同输入参考电压的开环input buffer，将输入信号与4组不同的输入参考电压进行比较从而将输入信号放大至4个不同的区间；所述4个第一级sar adc，同时对放大并分段后的4组输入信号进行顶极板采样、量化，并产生4组第一级量化数字码与量化后的模拟余量；所述自适应mux，比较4组第一级量化数字码得到正确的1组第一级量化数字码，并且控制该数字码对应的模拟余量的传递；所述开环ra，对此模拟余量信号进行放大，放大后的信号由第二级sar adc进行采样量化，并产生第二级量化数字码；两级sar adc以流水线方式进行工作，第一级和第二级的数字码值经同步处理后输出。2.根据权利要求1所述的输入分段式的流水线逐次逼近型模数转换器，其特征在于，所述4个具有不同输入参考电压的开环输入缓冲器，其电路包括第一级四输入差分放大器（101），第二级伪差分放大器（102）和共模反馈放大器（103）；其中，所述第一级四输入差分放大器（101）把输入模拟信号与输入参考电压进行做差；所述第二级伪差分放大器（102）将做差后的信号进行放大；所述共模反馈放大器（103）将输出共模电压与理想共模电压做差并将放大后的电压反馈至第一级四输入差分放大器（101），以维持输出共模电压的稳定性。3.根据权利要求2所述的输入分段式的流水线逐次逼近型模数转换器，其特征在于，所述第一级四输入差分放大器（101），包含：6个nmos管n1、n2、n3、n4、n5、n6，4个pmos管p1、p2、p3、p4，和密勒电容c
c
，其中，n5、n6为尾电流源，n1、n2、n3、n4为输入差分对管用于实现输入信号与输入参考电压之间的做差，p1、p2、p3、p4为负载管；其中， n1和n4的栅端接输入差分信号，n2和n3的栅端接输入参考电压，n1的漏端与n3、p1、p3的漏端相连并输出第一级放大器的单端输出电压，n4的漏端与n2、p2、p4的漏端相连并输出第一级放大器的另一端输出电压，并p1和p2的栅端接偏置电压vbp，p2和p4的栅端接反馈电压vcmfb，n5和n6的栅端接偏置电压vbn，n5的漏端与n1、n2的源端相连，n6的漏端与n3、n4的源端相连，密勒电容c
c
的两端分别连接反馈电压vcmfb和第一级放大器的输出电压。4.根据权利要求2所述的输入分段式的流水线逐次逼近型模数转换器，其特征在于，所述第二级伪差分放大器（102），包含：2个nmos管n7、n8，2个pmos管p5、p6；其中，n7与p5的栅端相连，漏端也相连，并输出第二级放大器的单端输出电压，n8与p6的栅端相连，漏端也相连，输出第二级放大器的另一端输出电压；n7和p5完成对一端信号的反相放大，n8和p6完成对另一端信号的反相放大，从而对第一级四输入差分放大器的输出信号进行放大。
5.根据权利要求2所述的输入分段式的流水线逐次逼近型模数转换器，其特征在于，所述共模反馈放大器（103），包含3个nmos管n9、n10、n11，2个pmos管p7、p8，和电阻r1、r2；其中，r1和r2串联，r1的另一端接第二级放大器的单端输出电压，r2的另一端接第二级放大器的另一端输出电压，n9的栅端接共模参考电压，n10的栅端接电阻r1和r2的串联点，p7的栅端和漏端相连，并与p8的栅端、n9的漏端相连，p8和n10的漏端相连，n11的栅端接偏置电压，n11的漏端与n9、n10的源端相连；r1和r2对输出信号进行检测，n11是尾电流源，n9、n10是输入差分对管用于实现输出共模信号与理想共模信号之间的比较，p7、p8作为电流镜负载管将输出信号从双端转为单端，从而反馈至第一级四输入差分放大器的负载管栅极以维持输出共模电压的稳定。6.根据权利要求1所述的输入分段式的流水线逐次逼近型模数转换器，其特征在于，所述第一级sar adc和第二级sar adc采用同一种电路结构，包括栅压自举电路（201）、二进制采样电容阵列（202）、动态比较器电路（203）和逐次逼近数字逻辑电路（204），如图2所示；其中：所述栅压自举电路（201），对输入信号进行采样；经栅压自举电路采样后的信号加载在采样电容阵列（202）上，动态比较器电路（203）对采样到的值与参考电压进行比较，比较结果控制逐次逼近数字逻辑电路（204）工作，使电容极板的参考电压依次发生变化，最终得到第一级数字码输出和模拟余量；具体地：栅压自举采样电路（201）的输入端接输入信号，其输出端接二进制采样电容阵列（202）的顶极板，二进制采样电容阵列（202）的底极板接参考电压vrp或vrn，动态比较器电路（203）的输入端接采样电容阵列（202）的顶极板，其输出端接逐次逼近数字逻辑电路（204），逐次逼近数字逻辑电路（204）根据动态比较器（203）的输出结果控制采样电容阵列（202）的底极板依次发生变化，最终得到数字码输出和模拟余量。7.根据权利要求1所述的输入分段式的流水线逐次逼近型模数转换器，其特征在于，所述自适应数字选择逻辑电路，其电路包括数字码值更新电路（301）、数字码值比较电路（302）、特殊模式选择电路（303）和正确码值输出电路（304）；该电路从4路第一级sar adc的量化结果中选择出输出码值最靠近中间值10000的1路，并且输出该路的正确量化结果；其中，所述数字码值更新电路（301）根据本位的比较结果更新下一位码值；所述数字码值比较电路（302）将本位数字码值与其他通路的该位数字码值进行比较并得到比较结果，其比较结果用于数字码值更新电路（301）；所述特殊模式选择电路（303）将输入缓冲器产生的增益过高或过低的特殊情况进行修正，并和数字码值比较电路综合起来最终得到正确量化结果所在的通路；所述正确码值输出电路（304）根据特殊模式选择电路（303）得到的结果选择出正确的量化结果。8.根据权利要求1所述的输入分段式的流水线逐次逼近型模数转换器，其特征在于，所述开环余量放大器，包括：第一级全差分放大器（401）、第二级伪差分放大器（402）、两级共模反馈放大器（403）、偏置电路（404）；其中：第一级全差分放大器（401）和第二级伪差分放大器（402）级联实现第一级sar adc模拟余量的16倍放大；第一级共模反馈放大器（403）在传统电阻式共模反馈基础上，增加三个传输门共模开关，在放大阶段之外的时间，共模开关闭合，输出 vxp/vxn 和电阻分压点 vcmc1复位，输出共模保持至 vcm；在放大阶段，开关断开，按电阻式共模反馈放大器将电压
反馈至第一级全差分放大器（401），使得第一级全差分放大器（401）的输出vxp/vxn保持在vcm；第二级共模反馈放大器（403）是电阻式共模反馈电路，将电压反馈至第二级伪差分放大器（402），使得第二级伪差分放大器（402）的输出vop/von保持在vcm；第一级全差分放大器（401）、第二级伪差分放大器（402）和共模反馈放大器（403）共用同一套偏置电路（404）。

技术总结

本发明属于集成电路技术领域，具体为一种输入分段式流水线逐次逼近型模数转换器。本发明电路包括两个对称的通道，每个通道包括：输入缓冲器、两级逐次逼近型模数转换器、自适应数字选择逻辑电路和开环余量放大器。输入缓冲器对输入信号进行放大并分成四段模拟信号；四个第一级逐次逼近型模数转换器分别对这四段模拟信号进行采样量化，从而得到四组数字码值；利用自适应数字选择逻辑电路在四组数字码值中选择出正确量化的结果，并将其对应的模拟余量传递给开环余量放大器；开环余量放大器对模拟余量信号进行放大，由第二级逐次逼近型模数转换器进行采样量化，并产生第二级数字码值。本发明把低电压域低功耗的输入缓冲器应用于高性能模数转换器。于高性能模数转换器。于高性能模数转换器。