用于相变存储器单元的驱动器电路和对应的方法与流程

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用于相变存储器单元的驱动器电路和对应的方法
1.相关申请的交叉引用
2.本技术要求于2021年7月23日提交的意大利申请no.102021000019574的权益，该申请通过引入并入于此。
技术领域
3.本说明书涉及用于驱动(例如，编程)相变存储器(pcm)的存储器单元的电路和方法。

背景技术：

4.相变存储器是一种非易失性存储器(nvm)，特别是非易失性随机存取存储器(ram)。常规相变存储器单元的材料通常是包括锗(ge)，锑(sb)和碲(te)的硫属合金，称为gst(例如，具有组成ge2sb2te5)。硫属合金能够借助于编程电流以可逆且受控的方式改变相位(结晶或非晶)，所述编程电流穿过存储器单元且通过适当地加热硫属合金(即，存储器存储元件)而诱发相位改变。
5.通常，通过编程电流产生的热用于快速加热和淬火合金，使其非晶化(reset状态和reset编程电流脉冲)，或者用于将合金在其结晶温度范围内保持一段时间，从而将其切换到(多)结晶状态(set状态和set编程电流脉冲)。在存储器单元中使用硫族化物合金的两个不同相是基于以下认识：结晶相具有低电阻(例如，按照惯例对应于逻辑1或设定状态)且非晶相具有高电阻(例如，按照惯例对应于逻辑0或复位状态)。
6.因此，相变存储器中的存储器单元的set和reset操作用于通过施加具有限定的形状的受控编程电流以允许存储器存储元件通过将其形态从非晶改变为(多)结晶(且反之亦然)而将其状态从非导电(具有高电阻)改变为导电(具有低电阻)(且反之亦然)，来将单元的内容从“0”改变为“1”(且反之亦然)。
7.在set及reset脉冲期间，预期通过存储器单元的编程电流具有经界定的平稳状态，以便产生存储器存储元件的温度的受控变化。因此，使用驱动器电路从电流数模转换器(idac)产生的参考电流开始，将期望的电流注入到存储器存储元件中。
8.常规驱动器电路与相变存储器单元之间的耦合效应可导致编程电流的过冲事件(在set脉冲中和/或在reset脉冲中)。过冲事件可能损害相变存储器单元的写入过程(例如，编程过程)。
9.因此，本领域中需要提供用于相变存储器单元的改进的驱动器电路，以及有助于补偿set和/或reset脉冲中的编程电流的可能过冲事件的方法。

技术实现要素：

10.实施例提供用于相变存储器单元的驱动器电路和方法。
11.一个或多个实施例可涉及驱动多个存储器单元的对应方法。
12.在一个或多个实施例中，电路包括多个存储器单元。多个存储器单元中的每个存
储器单元包括与供应电压节点和参考电压节点之间的相应电流调制晶体管串联耦合的相变存储器存储元件。所述电流调制晶体管被配置为在其控制端子处接收驱动信号并且根据所述驱动信号将相应编程电流注入到相应相变存储器存储元件中。所述电路包括被配置为在共用控制节点处产生驱动信号的驱动器电路，所述共用控制节点耦合到所述多个存储器单元中的电流调制晶体管的控制端子。驱动信号调制编程电流以产生set编程电流脉冲和reset编程电流脉冲。所述电路包括至少一个电流生成器电路，其被配置为响应于所述电流调制晶体管将编程电流注入到相应相变存储器存储元件中而将补偿电流注入到所述共用控制节点中。
13.一个或多个实施例有助于补偿set和/或reset脉冲中的编程电流的可能过冲事件。
14.在一个或多个实施例中，所述多个存储器单元中的每个存储器单元可以包括与所述相变存储器存储元件及所述电流调制晶体管串联耦合的相应电子开关。相应电子开关可以被配置为接收控制信号，并且响应于被断言的控制信号而被激活(例如，使其导通)，以使得能够将编程电流注入到各个相变存储器存储元件中。
15.在一个或多个实施例中，所述电路可以包括逻辑电路，逻辑电路被配置为响应于控制信号被断言而断言补偿激活信号。所述至少一个电流生成器电路可以被配置为接收所述补偿激活信号并且响应于所述补偿激活信号被断言而将所述补偿电流注入到所述共用控制节点中。
16.在一个或多个实施例中，逻辑电路可被配置为在补偿时间间隔期满(例如，短于set编程电流脉冲和reset编程电流脉冲)时解除断言补偿激活信号。
17.在一个或多个实施例中，至少一个电流生成器电路可以包括串联耦合在供应电压节点和共用控制节点之间的第一晶体管和第二晶体管。第一晶体管可以根据相应的选择信号选择性地可激活，第二晶体管可以根据补偿激活信号选择性地可激活。
18.在一个或多个实施例中，该电路可以包括多个电流生成器电路，这些电流生成器电路选择性地可激活以调制注入到共用控制节点中的补偿电流的幅值。
19.在一个或多个实施例中，多个电流生成器电路中的电流生成器电路根据多个存储器单元中的存储器单元的数目而选择性地可激活。
20.在一个或多个实施例中，所述多个电流生成器电路中的激活的电流生成器电路的数目可以与所述多个存储器单元中的存储器单元的数目成比例。
21.在一个或多个实施例中，至少一个电流生成器电路可以根据过程变化而被微调。
22.在一个或多个实施例中，电路可以包括过程检测器电路，其被配置为在所述电路的操作寿命期间检测过程变化，并且可根据所述检测到的过程变化来修整所述至少一个电流生成器电路。
23.在一个或多个实施例中，一种驱动根据一个或多个实施例的电路中的多个存储器单元的方法可以包括：
24.－在所述共用控制节点处产生驱动信号；
25.－在所述电流调制晶体管的控制端子处接收所述驱动信号；
26.－根据所述驱动信号而将相应的编程电流注入到所述相应的相变存储器存储元件中，其中所述驱动信号调制所述编程电流以产生set编程电流脉冲和reset编程电流脉
冲；以及
27.响应于所述电流调制晶体管将所述编程电流注入到所述相应相变存储器存储元件中而将补偿电流注入到所述共用控制节点中。
附图说明
28.现在将参考附图仅以举例的方式描述一个或多个实施例，其中：
29.图1是在set脉冲期间相变存储器单元的编程电流的预期行为的示例性时序图；
30.图2是在reset脉冲期间相变存储器单元的编程电流的预期行为的示范性时序图；
31.图3是用于编程相变存储器的驱动器电路的示例性电路框图；
32.图4是图3中例示的驱动器电路中的信号的示例性时序图；
33.图5是在过冲事件的情况下在set脉冲期间相变存储器单元的编程电流的行为的示范性时序图；
34.图6是在过冲事件的情况下在reset脉冲期间相变存储器单元的编程电流的行为的示范性时序图；
35.图7是包括多个存储器单元的相变存储器的驱动器电路结构的示例电路图；
36.图8是根据本说明书的一个或多个实施例的用于对相变存储器进行编程的驱动器电路的示例性电路框图；
37.图9是图8中例示的驱动器电路中的信号的示例性时序图；
38.图10是在本说明书的一个或多个实施例中用于确定补偿电流值的过程的示范性框图；
39.图11a是在没有补偿存储器单元编程电流的情况下的存储器单元驱动信号与在补偿存储器单元编程电流的情况下的相同驱动信号之间的比较的示例性时序图；以及
40.图11b是在未补偿存储器单元编程电流的情况下的存储器单元编程电流与在补偿存储器单元编程电流的情况下的相同编程电流之间的比较的示范性时序图。
具体实施方式
41.在随后的描述中，示出了一个或多个具体细节，目的在于提供对本描述的实施例的示例的深入理解。可以在没有一个或多个具体细节的情况下，或者利用其他方法、组件、材料等来获得实施例。在其他情况下，没有详细示出或描述已知的结构、材料或操作，从而不会模糊实施例的某些方面。
42.在本说明书的框架中对“实施例”或“一个实施例”的引用旨在指示关于该实施例描述的特定配置，结构或特性被包括在至少一个实施例中。因此，可能出现在本说明书的一个或多个点中的诸如“在实施例中”或“在一个实施例中”的短语不一定指同一个实施例。此外，在一个或多个实施例中，可以以任何适当的方式组合特定的配置，结构或特性。
43.这里使用的标题/参考仅仅是为了方便而提供的，因此不限定保护范围或实施例的范围。
44.在本文所附附图中，除非上下文另有说明，否则相同的部分或元件用相同的附图标记/数字表示，并且为了简洁起见，将不重复相应的描述。
45.如这里所使用的，词语“断言”意味着信号具有接通或激活它所传递到的组件所需
的逻辑电平。例如，“断言”信号导通晶体管，而不管晶体管是n沟道还是p沟道；类似地，“断言”信号闭合开关。
46.通过对示范性实施例的详细描述的介绍，可以首先参考图1至图7。
47.图1是表示在set脉冲期间相变存储器单元的编程电流i
cell
的预期行为的时序图。预期在set脉冲期间的编程电流i
cell
从零快速增加到平稳值i1，在时间间隔t
1p
内维持值i1，并且接着在时间间隔t
1f
期间缓慢返回(例如，下降)到零。
48.图2是表示在reset脉冲期间相变存储器单元的编程电流i
cell
的预期行为的时序图。在预期reset脉冲期间的编程电流i
cell
从零快速增加到平稳值i2(例如，高于i1)，将值i2维持一时间间隔t
2p
(例如，等于t
1p
)，并且接着快速返回(例如，下降)到零。
49.在常规应用中，电流值i1和i2以及时间间隔t
1p
，t
1f
和t
2p
可以具有以下示范性值：i2＝200μa(例如，对于第一复位脉冲)，i1＝120μa(例如，对于第一置位脉冲)，t
1p
＝100ns，t
1f
＝2.8μs，以及t
2p
＝100ns。
50.图3是用于编程相变存储器的驱动器电路的架构的示范性电路框图。驱动器电路可以包括耦合到驱动器电路32的电流输出数模转换器30(idac)，所述驱动器电路32被配置为产生驱动信号drv_gate。相变存储器的存储器单元c1可包括串联耦合在供应电压v
supply
(例如，在第一set脉冲期间等于3.2v，在第一reset脉冲期间等于3.9v，在第三reset脉冲期间高达4.7v)的供应电压节点与参考电压节点(在本文所附附图中不可见)之间的第一晶体管ph1、第二晶体管pc1和存储器存储元件e1(例如，包括例如gst的相变材料)。
51.第一晶体管ph1可以包括高增益晶体管(例如，p沟道mos晶体管)并且可在其控制(例如，栅极)端子处接收驱动信号drv_gate。第二晶体管pc1可以包括控制晶体管(例如，小于ph1的p沟道mos晶体管)，并且可以在其控制(例如，栅极)端子处接收控制信号pgdrv_on。控制信号pgdrv_on可以在第一断言值(例如，逻辑0)与第二解除断言值(例如，逻辑1)之间切换，以便分别启用(例如，使导通)和禁用(例如，使不导通)存储器存储元件e1与供应电压节点之间的电流路径，从而启用和禁用存储器存储元件e1的写入操作。控制晶体管pc1因此可以基本上作为使能开关工作。驱动信号drv_gate可以由驱动器电路32调制，以便在开关pc1导通时产生通过存储器存储元件e1的编程电流i
cell
的所需脉冲。
52.本领域技术人员将理解，仅为了便于说明，在图3中例示了单个存储器单元c1，并且在一个或多个实施例中，多个n个存储器单元c1
…
cn(全部具有与单元c1相同的结构)可以由驱动器电路32并行驱动(例如，通过将相同的驱动信号drv_gate传播到存储器单元c1
…
cn中的所有高增益晶体管ph1
…
phn)。并行存储器单元c1
…
cn可以接收相应的控制信号pgdrv_on。共用信号(pdpulse)可以触发操作的开始，并且解码方案可以选择正确的程序驱动器。在需要启用n个编程驱动器的情况下，可提供n个控制信号pgdrv_on[n：1]。
[0053]
图4是图3所示的传统电路中的信号的时间示意图。信号pgdrv_on和drv_gate是先前讨论的分别施加到晶体管pc1和ph1的控制和驱动信号的示例。信号va和vb是在图3的电路的操作期间分别在节点na和nb处产生的电压信号。如图4中所例示的，由于(大)高增益晶体管ph1到驱动器电路32的输出节点的耦合效应，当控制晶体管pc1响应于控制信号pgdrv_on被断言(例如，被驱动到低逻辑值)而接通时，在晶体管ph1的控制端子处接收的驱动信号drv_gate可能受到下冲影响。驱动信号drv_gate的下冲可以致编程电流i
cell
的过冲，从而修改如图5和6中所例示的预期平稳值。图5是在过冲事件的情况下在set脉冲期间相变存储
器单元的编程电流i
cell
的行为的时序图，其中在时间间隔t
1p
期间过冲达到的最大(例如，峰值)电流i
1,over
高于预期的平稳电流i1。图6是在过冲事件的情况下在reset脉冲期间相变存储器单元的编程电流i
cell
的行为的时序图，其中在时间间隔t
2p
期间过冲达到的最大(例如，峰值)电流i
2,over
高于预期平稳电流i2。set和/或reset电流脉冲中的过冲事件可能不利地影响存储器存储元件e1的写入过程，例如导致数据丢失。
[0054]
应注意，并行编程(例如，写入)的存储器单元c1
…
cn的数目越高，电流过冲的幅值(即，在置位脉冲期间i
1,over
与i1之间的差，或在复位脉冲期间i
2,over
与i2之间的差)可以越高。因此，可以通过采取写入过程来对抗编程电流过冲事件，在所述写入过程中，待同时写入的n个存储器单元一个接一个地依序编程，如图7的电路框图中所例示。
[0055]
如图7中所例示，待同时编程的一组n个存储器单元c1，c2
…
，cn的高增益晶体管ph1，ph2
…
，phn可在其控制(例如，栅极)端子处接收相同的驱动信号drv_gate。该组n个存储器单元c1，c2
…
，cn的控制晶体管pc1，pc2
…
，pcn可以在其控制(例如，栅极)端子处接收相应的控制信号pgdrv_on[1]，pgdrv_on[2]
…
，pgdrv_on[n]。通过经由控制信号pgdrv_on[1]，pgdrv_on[2]
…
，pgdrv_on[n]顺序地启用控制晶体管pc1，pc2
…
，pcn，可减轻电流过冲事件，但总写入时间增加，因为n个存储器单元c1，c2
…
，cn未被并行编程。因此，在相变存储器的写入过程中可能引入延迟。
[0056]
图8是根据一个或多个实施例的用于相变存储器单元的驱动器电路的示例性电路框图，其目的在于减少电流过冲事件而不在多个存储器单元的写入过程中引入延迟。
[0057]
类似于参考图3所讨论的架构，一个或多个实施例可以包括耦合到驱动器电路32的电流输出数模转换器30(idac)，所述驱动器电路32被配置为产生驱动信号drv_gate。相变存储器的存储器单元c1可以包括串联耦合在供应电压v
supply
的供应电压节点与参考电压节点(在本文所附附图中不可见)之间的第一晶体管ph1、第二晶体管pc1和存储器存储元件e1(例如，包括例如gst的相变材料)。第一晶体管ph1可以包括高增益晶体管(例如，p沟道mos晶体管)并且可在其控制(例如，栅极)端子处接收驱动信号drv_gate。晶体管ph1的跨导gm可以是例如大约860μa/v。晶体管ph1可以是相对大的晶体管，例如，具有大约120μm的沟道宽度和大约1.6μm的沟道长度。例如，晶体管ph1可以包括串联布置的两个晶体管，每个晶体管具有大约120μm的沟道宽度和大约0.85μm的沟道长度。第二晶体管pc1可以包括控制晶体管(例如，小于ph1的p沟道mos晶体管)，并且可以在其控制(例如，栅极)端子处接收控制信号pgdrv_on。晶体管pc1可以是相对小的晶体管，例如具有大约30μm的沟道宽度和大约0.35μm的沟道长度。控制信号pgdrv_on可在第一断言值(例如，逻辑0)与第二解除断言值(例如，逻辑1)之间切换，以便分别启用(例如，使导通)和禁用(例如，使不导通)存储器存储元件e1与供应电压节点之间的电流路径，从而启用和禁用存储器存储元件e1的写入操作。控制晶体管pc1因此可以基本上作为使能开关工作。驱动信号drv_gate可由驱动器电路32调制，以便在开关pc1导通时产生通过存储器存储元件e1的编程电流i
cell
的所需脉冲。
[0058]
此外，本领域技术人员将理解，仅为了便于说明，在图8中例示了单个存储器单元c1，但是在一个或多个实施例中，n个存储器单元c1
…
cn可以由驱动器电路32(例如，通过将相同的驱动信号drv_gate传播到存储器单元c1
…
，cn中的所有高增益晶体管ph1
…
，phn)并行驱动。
[0059]
如图8中所例示的，一个或多个实施例可以包括补偿电路80，其被配置为补偿驱动
信号drv_gate的下冲事件，并且进而减轻单元c1
…
cn中的存储器存储元件的编程电流的过冲事件。
[0060]
补偿电路80可以包括一组电流生成器电路821，822…
，82m(例如，数量m的电流生成器电路，等于或不同于由驱动器电路32并行驱动的存储器单元c1
…
，cn的数量n)，其被配置为选择性地将相应电流注入到存储器单元c1
…
，cn的高增益晶体管ph1
…
，phn的控制(例如，栅极)端子中。
[0061]
例如，如图8所示，每个电流生成器电路82可以包括串联耦合在提供电压v
supply
的供应电压节点和控制节点nc之间的第一晶体管84(841，842…
84m)和第二晶体管86(861，862…
86m)。控制节点nc耦合到晶体管ph1
…
phn的(栅极)控制端子，并且由驱动器电路32的输出驱动。晶体管841，842…
，84m可包括p沟道mos晶体管并且可在其控制(例如，栅极)端子处接收相应的选择信号sel[1]，sel[2]
…
，sel[m]。晶体管861，862…
86m可包括p沟道mos晶体管且可在其控制(例如，栅极)端子处接收相同的补偿激活信号cmpst_on。
[0062]
补偿激活信号cmpst_on可以在第一断言值(例如，逻辑0)与第二解除断言值(例如，逻辑1)之间切换，以便启用或停用所有电流生成器电路821，822…
82m(即，实质上启用和停用编程电流补偿功能)。选择信号sel[1]，sel[2]
…
，sel[m]可在第一断言值(例如，逻辑0)与第二解断言值(例如，逻辑1)之间切换，以便启用或停用相应的电流生成器821，822…
，82m(即，实质上允许对由补偿电路80注入到节点nc中的补偿电流i
drv_gate
进行调制)。
[0063]
因此，在一个或多个实施例中，可以在控制节点nc中注入补偿电流i
drv_gate
，以补偿驱动信号drv_gate的下冲事件。可以在比整个set脉冲或reset脉冲的持续时间短的限定时间间隔内注入补偿电流。作为示例，补偿时间间隔可以持续若干纳秒(1ns＝10
－9
s)，例如3ns至5ns。实质上，补偿激活信号cmpst_on可以响应于控制信号pgdrv_on的下降沿而被断言(例如，断言为低)一定的时间间隔(例如，固定的或可编程的)。在补偿激活信号cmpst_on被断言(低)且因此启用电流生成器821，822…
82m的同时，将补偿电流i
drv_gate
注入到节点nc中以减小驱动信号drv_gate的下冲且促进驱动信号drv_gate的预期电平的快速恢复，从而控制流经存储器存储元件e1
…
en的编程电流i
cell
的平稳状态。
[0064]
在图9中例示了如上所述的操作，图9包括以下信号的示例性时序图：
[0065]
－drv_gate
w/o
：如果编程电流i
cell
的补偿被禁用，则在节点nc处驱动信号；
[0066]
－drv_gatew：如果编程电流i
cell
的补偿被使能，则在节点nc处驱动信号；
[0067]
－pgdrv_on：在存储器单元c1
…
cn的一个或多个控制晶体管pc1
…
pcn处接收的控制信号；
[0068]
－cmpst_on：在电流生成器821，822…
，82m的晶体管861，862…
，86m处接收的激活-低补偿激活信号；以及
[0069]
－i
drv_gate
：由电流生成器821，822…
，82m(即，由补偿电路80)注入到节点nc中的总补偿电流。
[0070]
在一个或多个实施例中，可以根据某些参数来选择补偿电流i
drv_gate
的幅值。应注意，驱动信号drv_gate的下冲的幅值可以主要取决于两个因素－待并行写入(例如，编程)的存储器单元c1
…
cn的数目n以及过程变化。处理越快并且要写入的存储器单元的数量n越高，驱动信号drv_gate的下冲可能越高，导致set/reset电流脉冲的过冲越高。
[0071]
因此，在补偿电路80中提供了多个m个电流生成器821，822…
，82m的一个或多个实
施例中，通过适当地根据要并行写入的存储器单元的数目来驱动选择信号sel[1]，sel[2]
…
，sel[m]，可以同时启用一个或多个所述电流生成器。通常，例如根据比例关系，存储器单元的数目越高，则启用的电流生成器的数目越高。
[0072]
例如，如果单个存储器单元c1由驱动器电路32驱动，则可以通过设置sel[1]＝0和所有其它选择信号sel[2]
…
，sel[m]＝1来启用单个电流生成器821。如果两个存储器单元c1，c2由驱动器电路32驱动，则可以通过设置sel[1]，sel[2]＝0和所有剩余的选择信号sel[3]
…
，sel[m]＝1来启用两个电流生成器821，822。通常，在不同的实施例中，并行写入的单元的数目和使能的电流生成器82的数量之间的关系可以变化。例如，在激活单个补偿电流生成器82的同时，可以将一定数目的存储器单元分组以进行编程。纯粹作为实例，一个或多个实施例可以包括对应于五个不同组存储器单元的m＝5个电流生成器82。例如，十四个，十五个或十六个并联的存储器单元可以从单个电流生成器82接收相同的补偿电流注入。
[0073]
另外或替代地，在一个或多个实施例中，晶体管861，862…
86m可以具有可微调的沟道宽度(例如，通过并联提供多个晶体管，所述晶体管中的每一者具有沟道宽度w)。例如，晶体管861可以具有w*n1的沟道宽度，晶体管862可以具有w*n2的沟道宽度，等等，直到晶体管86m可以具有w*nm的沟道宽度。在一个或多个实施例中，可以选择参数n1，n2…
，nm的值，以调整相应晶体管的宽度，从而补偿过程变化。
[0074]
在一个或多个实施例中，晶体管861，862…
86m的微调可以在制造过程结束时通过对晶体管的电特性进行某些测量来执行。附加地或可选地，设置在器件板上的过程检测器可以在器件的寿命期间调整晶体管861，862…
86m的宽度。
[0075]
图10是在一个或多个实施例中用于确定补偿电流i
drv_gate
的值的过程的示范性框图。如图10中所例示，逻辑电路100(例如，包括在存储器驱动器电路中)可接收由驱动器电路32并行写入(例如，编程)的存储器单元c1
…
cn的数目n作为输入。逻辑电路100可以产生(例如，断言和解断言)取决于输入数n的选择信号sel[1]，sel[2]
…
，sel[m](例如，将一个或多个选择信号sel设置为“启用”状态，可能与n成比例)。附加地或替换地，过程检测器电路102可以检测过程变化，并且可以确定适合于微调晶体管861，862…
86m的宽度的参数n1，n2…
nm的值。因此，可以根据选择信号sel[1]，sel[2]
…
，sel[m]和/或微调参n1，n2…
nm来驱动和/或微调补偿电路80。
[0076]
图11a是例示在16位存储器(即，包括由同一驱动器电路32并行驱动的16个存储器单元的存储器)的示例性情况下，在set脉冲期间，在未施加编程电流的补偿时的驱动信号drv_gate(实线，信号drv_gate
w/o
)与当施加编程电流的补偿时的驱动信号drv_gate(虚线，信号drv_gatew)之间的比较的时序图。如图11a所示，如果不施加补偿，则驱动信号drv_gate可以从2.36v下降到大约2.29v；并且如果施加补偿，则驱动信号drv_gate可以从2.36v下降到大约2.32v。
[0077]
图11b是例示在16位存储器(即，包括由同一驱动器电路32并行驱动的16个存储器单元的存储器)的示例性情况下，在set脉冲期间在未施加编程电流补偿时的编程电流i
cell
(实线，信号i
cell，w/o
)与在施加编程电流补偿时的编程电流i
cell
(虚线，信号i
cell,w
)之间的比较的时序图。如图11b中所例示，如果不施加补偿，那么编程电流i
cell
可从预期平稳值120μa增加到约145μa(+21％)，并且如果施加补偿，那么编程电流i
cell
可从120μa增加到约128μa(+6.5％)。因此，一个或多个实施例可减少编程电流过冲，例如从+21％到+6.5％。
[0078]
一个或多个实施例因此可以提供以下优点中的一个或多个：
[0079]
－减小编程电流过冲而不在相变存储器的写入过程中引入延迟；
[0080]
－补偿编程电流的电路的小面积；以及
[0081]
－相变存储器的写入过程的高可靠性。
[0082]
在不违背基本原则的情况下，在不脱离保护范围的情况下，细节和实施例可以相对于仅通过示例描述的内容甚至显著变化。
[0083]
虽然已经参考说明性实施例描述了本发明，但是该描述不旨在以限制的意义来解释。对于本领域技术人员来说，在参考说明书的基础上，说明性实施例的各种修改和组合以及本发明的其它实施例将是显而易见的。因此，所附权利要求书旨在涵盖任何此类修改或实施例。

技术特征：

1.一种电路，包括：多个存储器单元，其中所述多个存储器单元中的每个存储器单元包括相变存储器存储元件，所述相变存储器存储元件与相应电流调制晶体管串联耦合在供应电压节点与参考电压节点之间，所述电流调制晶体管被配置为在控制端子处接收驱动信号，并且根据所述驱动信号，将相应编程电流注入到相应相变存储器存储元件中；驱动器电路，被配置为在共用控制节点处产生所述驱动信号，其中所述共用控制节点被耦合到所述多个存储器单元中的所述电流调制晶体管的所述控制端子，所述驱动信号调制所述编程电流以产生set编程电流脉冲和reset编程电流脉冲；以及至少一个电流生成器电路，被配置为响应于所述电流调制晶体管将所述编程电流注入到相应相变存储器存储元件中，而将补偿电流注入到所述共用控制节点中。2.根据权利要求1所述的电路，其中所述多个存储器单元中的每个存储器单元包括与所述相变存储器存储元件和所述电流调制晶体管串联耦合的相应电子开关，所述相应电子开关被配置为接收控制信号，并且响应于所述控制信号而被激活，借此使所述编程电流能够注入到所述相变存储器存储元件中。3.根据权利要求2所述的电路，进一步包括逻辑电路，所述逻辑电路被配置为响应于所述控制信号而断言补偿激活信号，其中所述至少一个电流生成器电路被配置为接收所述补偿激活信号，并且响应于所述补偿激活信号而将所述补偿电流注入到所述共用控制节点中。4.根据权利要求3所述的电路，其中所述逻辑电路被配置为在补偿时间间隔期满时，解除断言所述补偿激活信号。5.根据权利要求3所述的电路，其中所述至少一个电流生成器电路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联耦合在所述供应电压节点与所述共用控制节点之间，并且其中所述第一晶体管根据相应选择信号而选择性地可激活，并且所述第二晶体管根据所述补偿激活信号而选择性地可激活。6.根据权利要求1所述的电路，还包括多个电流生成器电路，所述电流生成器电路选择性地可激活，以调制可注入到所述共用控制节点中的所述补偿电流的幅值。7.根据权利要求6所述的电路，其中所述多个电流生成器电路中的所述电流生成器电路根据所述多个存储器单元中的n个存储器单元而选择性地可激活。8.根据权利要求7所述的电路，其中所述多个电流生成器电路中的激活的电流生成器电路的数目与所述多个存储器单元中的所述n个存储器单元成比例。9.根据权利要求1所述的电路，其中所述至少一个电流生成器电路根据过程变化而被修整。10.根据权利要求1所述的电路，进一步包括过程检测器电路，所述过程检测器电路被配置为在所述电路的操作寿命期间检测过程变化，并且其中所述至少一个电流生成器电路根据检测到的所述过程变化而被修整。11.一种用于驱动多个存储器单元的方法，其中所述多个存储器单元中的每个存储器单元包括相变存储器存储元件，所述相变存储器存储元件与相应电流调制晶体管串联耦合在供应电压节点与参考电压节点之间，并且其中所述多个存储器单元中的所述电流调制晶体管的控制端子被耦合到共用控制节点，所述方法包括：
在所述共用控制节点处提供驱动信号；在所述电流调制晶体管的所述控制端子处接收所述驱动信号；根据所述驱动信号将相应的编程电流注入到相应相变存储器存储元件中，其中所述驱动信号调制所述编程电流以产生set编程电流脉冲和reset编程电流脉冲；以及响应于所述电流调制晶体管将所述编程电流注入到相应相变存储器存储元件中，而将补偿电流注入到所述共用控制节点中。12.根据权利要求11所述的方法，其中所述多个存储器单元中的每个存储器单元包括与相应相变存储器存储元件以及相应电流调制晶体管串联耦合的相应电子开关，其中所述方法进一步包括：通过所述电子开关接收控制信号，从而激活所述电子开关；以及通过相应的电子开关使所述编程电流能够注入到所述相变存储器存储元件中。13.根据权利要求12所述的方法，进一步包括：由逻辑电路响应于所述控制信号来断言补偿激活信号；由至少一个电流生成器电路接收所述补偿激活信号；以及响应于所述补偿激活信号，由所述至少一个电流生成器电路将所述补偿电流注入到所述共用控制节点中。14.根据权利要求13所述的方法，进一步包括：由所述逻辑电路在补偿时间间隔期满时解除断言所述补偿激活信号。15.根据权利要求13所述的方法，其中所述至少一个电流生成器电路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联耦合在所述供应电压节点与所述共用控制节点之间，并且其中所述第一晶体管根据相应选择信号而选择性地可激活，并且所述第二晶体管根据所述补偿激活信号而选择性地可激活。16.根据权利要求13所述的方法，其中所述至少一个电流生成器电路根据过程变化而被修整。17.根据权利要求13所述的方法，进一步包括：由过程检测器电路检测包括所述多个存储器单元的所述电路的操作寿命期间的过程变化；以及根据检测到的所述过程变化来修整所述至少一个电流生成器电路。18.根据权利要求11所述的方法，还包括：通过选择性地激活多个电流生成器电路来调制可注入到所述共用控制节点中的所述补偿电流的幅值。19.根据权利要求18所述的方法，其中所述多个电流生成器电路中的所述电流生成器电路根据所述多个存储器单元中的n个存储器单元而选择性地可激活。20.根据权利要求19所述的方法，其中所述多个电流生成器电路中的激活的电流生成器电路的数目与所述多个存储器单元中的所述n个存储器单元成比例。

技术总结

本公开的实施例涉及用于相变存储器单元的驱动器电路和对应的方法。一种电路包括多个存储器单元，其中每个存储器单元包括：相变存储器存储元件，与供应电压节点与参考电压节点之间的相应电流调制晶体管串联耦合，电流调制晶体管被配置为在控制端子处接收驱动信号且根据驱动信号将相应编程电流注入到相应相变存储器存储元件中；驱动器电路，其被配置为在共用控制节点处产生驱动信号，其中共用控制节点耦合到电流调制晶体管的控制端子。驱动信号调制编程电流以产生SET编程电流脉冲和RESET编程电流脉冲，以及至少一个电流生成器电路，其被配置为响应于电流调制晶体管将编程电流注入到相应相变存储器存储元件中而将补偿电流注入到共用控制节点中。流注入到共用控制节点中。流注入到共用控制节点中。