一种基于近似计算的极化码译码器处理单元

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1.本发明属于近似电路和计算机译码设计技术领域，具体涉及一种基于近似计算的极化码译码器处理单元。

背景技术：

2.译码器是通信领域中一项基础且重要的技术分支，极化码具有达到香农限的能力和较低的编译码复杂度，因此，在最近几年引起了人们的关注，但是随着数据量的不断增加，极化码译码器的复杂度和延迟不断增大。
3.译码器的处理单元是译码器的重要组成部分，为了平衡译码器的硬件复杂度和译码性能，译码器的处理单元需要在优化的基础上进行近似。在日常生活中，并不是每一项应用都需要 100％的译码正确率，作为一种新兴的计算范式，近似计算为解决集成电路的高能耗问题提供了新的思路，即通过牺牲适当的精度来换取能耗和面积的节省，即使引入近似计算会带来一些精度下降，也能产生合理的结果。如何对译码器中的处理单元进行以面积为目标的优化并将近似计算引入其中，是近似电路和计算机译码设计的主要研究内容。
4.传统的极化码译码器处理单元，需要对数据进行原码到补码的来回转换，且加法器采用行波进位加法器，延迟较大；传统的近似比较器，只对输入数据绝对值的前n-k1比特进行比较，而对输入数据的后k1比特，直接忽略造成较大误差。其中，n为输入数据长度，k1为直接截断的比特位；传统的近似加减法器，只对输入数据绝对值的前n-k1比特进行精确加法或减法，而对输入数据的后k1比特，直接忽略造成较大误差或者采用额外门电路执行近似加法或减法造成额外硬件复杂度的增加。

技术实现要素：

5.本发明所要解决的技术问题是针对上述现有技术的不足，提供一种基于近似计算的极化码译码器处理单元，对译码器中进行节点译码的处理单元进行优化和近似处理，优化部分以面积为改善目标在不降低精度条件下进行结构改进；近似部分包括对结构中用到的比较器、加减法器和补码器进行近似：比较器的近似基于对比较器的低比特位进行卡诺图化简得到比较信号；加减法器的近似基于统计译码条件下输入数据的特点进行低比特位的截断和常数补偿；补码器的近似基于对最低比特位置1，其余位直接取反。通过上述处理单元的优化和近似，减少了译码器的延迟和面积，减少了硬件功耗，在基本不影响译码器性能的基础上，有效降低译码复杂度，以寻求硬件资源消耗与精度间的权衡，从而提高硬件效率和译码吞吐率。
6.为实现上述技术目的，本发明采取的技术方案为：
7.一种基于近似计算的极化码译码器处理单元，具有f节点运算功能和g节点运算功能，所述处理单元包括异或单元、加减法器、补码器、比较器、与门单元、非门单元、与非门单元、第一选择器和第二选择器；
8.所述异或单元，用于确定f节点输出的符号位；
9.所述加减法器，用于执行输入数据数值位的加法和减法运算，产生临时数据；
10.所述补码器，用于对执行减法运算的临时数据求补；
11.所述比较器，用于比较输入数据的数值位并输出较小值作为f节点的数值位；
12.所述与门单元和非门单元，用于产生第一控制信号，输出到第一选择器；
13.所述与非门单元，用于确定g节点输出的符号位；
14.所述第一选择器，根据第一控制信号对临时数据进行选择确定g节点输出的数值位；
15.所述第二选择器，根据选择信号fg对f和g节点的输出进行选择，得到最终结果。
16.为优化上述技术方案，采取的具体措施还包括：
17.上述的处理单元的输入数据为信道对数似然比llr(a)和llr(b)，前一位比特估计值sg和处理单元某时刻对f节点和g节点的选择信号fg；
18.记sa，sb，ss分别代表llr(a)，llr(b)和g节点输出的符号位；
19.记ma，mb，ms分别代表llr(a)，llr(b)和g节点输出的数值位。
20.上述的加减法器能同时计算加法和减法运算，其输入为数值位ma，mb和进位信号cin，输出为加减法的临时数据和输出信号cout。
21.上述的加减法器包括第一子单元和第二子单元；
22.所述第一子单元基于高斯信道bpsk调制方式的极化码传输系统的普遍性，统计输入数值位低比特部分积的概率来确定截断对应比特后应该补偿的常数值，执行近似加法；
23.所述第二子单元为高比特精确单元，采用全加器执行精确加法运算。
24.上述的加减法器采用超前进位预测加减法器实现行波进位加法，所述超前进位预测加法器包括选择单元、进位预测单元和求和单元；
25.进位预测单元包括生成信号、传播信号产生单元和进位产生单元；
26.超前进位预测加减法器的中间信号如下所示：
[0027][0028][0029][0030][0031][0032][0033][0034]
其中，seli表示当前级的选择信号，和分别表示进位预测单元和求和单元在本级的输出，表示下一级最低比特的和位，表示下一级的进位，和表示下一级输入的两个操作数的最低比特，是下一级最低比特产生的终止信号，是当前级最高比特产生的生成信号，是当前级最高比特产生的传播信号，上标i表示当
前级，i+1表示下一级；下标0到l-1表示对于一个单独的l比特加法器，其进行运算的比特位置，0表示最低位，l-1表示最高位。
[0035]
上述的补码器包括两部分：第一子单元和第二子单元；
[0036]
所述第一子单元对最低比特执行置1操作，第二子单元对剩余比特位执行取反操作。
[0037]
上述的比较器包括第一子单元和第二子单元；
[0038]
所述第一子单元通过对低比特位进行卡诺图化简得到表达式，输入是两个数据数值位的对应低比特位，输出1比特比较信号；
[0039]
若输入数据为低二比特位ma[1:0]和mb[1:0]，则输出对应硬件电路的一个非门，若out1为高电平，表示ma《mb；
[0040]
若输入数据为低三比特位ma[2:0]和mb[2:0]，则输出[2:0]，则输出对应硬件电路的1个与非门，1个非门，1个与门和两个或门，若out2 为高电平，表示ma《mb；
[0041]
所述第二子单元对高比特进行精确的比较，当高比特相同时，通过第一子单元输出的比较信号选择出较小的输入数据。
[0042]
上述的与非门单元确定g节点的输出符号位的逻辑为：
[0043][0044]
其中，
[0045][0046]
cout是前一级的输出信号。
[0047]
上述的f节点运算和g节点运算公式为：
[0048][0049]
其中，x,y为输入参数，为信道的对数似然比数值；
[0050]
为前一个比特译码结果；
[0051]
处理单元采用原码输入的形式，信息存储方式包括：1比特符号位、5比特数值位；
[0052]
f节点运算只需异或单元求输出符号位，比较器求输出数值位；
[0053]
设输入数据数值位为ma，mb，符号位为sa,sb；g节点输出数据数值位为ms，符号位为 ss；
[0054]
通过比较器比较待处理数据的ma和mb产生控制信号对临时结果进行筛选，产生输出数据的ss和ms，g节点控制信号筛选规则如下：
[0055][0056]
本发明具有以下有益效果：
[0057]
(1)传统的极化码译码器处理单元，需要对数据进行原码到补码的来回转换。本发明设计了一种以面积为目标的处理单元，在保证精确逻辑功能的条件下，降低延迟和硬件复杂度。
[0058]
(2)传统的极化码译码器处理单元，加法器采用行波进位加法器，延迟较大。本发明采用超前进位预测加法器，降低延迟。
[0059]
(3)传统的近似比较器，只对输入数据绝对值的前n-k1比特进行比较，而对输入数据的后k1比特，直接忽略造成较大误差。其中，n为输入数据长度，k1为直接截断的比特位。本发明设计的近似低二位比较器和近似低三位比较器错误率分别为12.5％和6.25％，精度高于传统的截断最低位的近似比较器的25％，但是门电路复杂度低于传统的截断最低位的近似比较器。
[0060]
(4)传统的近似加减法器，只对输入数据绝对值的前n-k1比特进行精确加法或减法，而对输入数据的后k1比特，直接忽略造成较大误差或者采用额外门电路执行近似加法或减法造成额外硬件复杂度的增加。本发明设计的近似加减法器基于输入数据的分布特点统计截断部分积为1的概率，对低比特位进行截断补偿，对高比特位进行精确运算，在保证精度的条件下，降低功耗。
附图说明
[0061]
图1为处理单元结构图；
[0062]
图2为加减法器结构图；
[0063]
图3为超前进位预测加法器结构图；
[0064]
图4为比较器近似设计单元的电路结构图；
[0065]
图5为比较器近似设计单元的第一子单元卡诺图；
[0066]
图6为加减法器输入数据数值位比特为1的概率示意图；
[0067]
图7为采用三种近似方法的仿真结果对比图。
[0068][0069]
具体实施方式
[0070]
以下结合附图对本发明的实施例作进一步详细描述。
[0071]
本发明的一种基于近似计算的极化码译码器处理单元，能处理第一类节点和第二类节点的运算，将译码器中实现f运算功能的节点成为第一类节点，实现g运算功能的节点成为第二类节点。表示如下：
[0072][0073]
其中，输入参数x,y为信道的对数似然比数值，为前一个比特译码结果。
[0074]
处理单元采用原码输入的形式，信息存储方式包括：1比特符号位、5比特数值位(3比特整数位、2比特尾数位)。f节点运算只需异或单元求输出符号位，比较器求输出数值位。设输入数据数值位为ma，mb，符号位为sa,sb；g节点输出数据数值为ms，符号位为ss。通过比较器比较待处理数据的ma和mb产生控制信号对临时结果进行筛选，产生输出数据的ss和 ms，g节点控制信号筛选规则如表1所示：
[0075]
表1g节点控制信号筛选规则
[0076][0077]
本发明实施公开的基于近似计算的极化码译码器处理单元进行优化的方法为：
[0078]
如图1所示，处理单元包括异或单元，加减法器，补码器，比较器，与门单元，非门单元，与非门单元，第一选择器和第二选择器。
[0079]
其中，输入数据为信道对数似然比llr(a)和llr(b)，前一位比特估计值sg和处理单元某时刻对f节点和g节点的选择信号fg。sa，sb，ss分别代表llr(a)，llr(b)和g节点输出的符号位；ma，mb，ms分别代表llr(a)，llr(b)和g节点输出的数值位。
[0080]
所述异或单元用于确定f节点输出的符号位；
[0081]
所述加减法器用于执行输入数据数值位的加法和减法产生临时数据；
[0082]
所述补码器用于对执行减法运算的临时数据求补；
[0083]
所述比较器用于比较输入信号的数值位，并输出较小值作为f节点的数值位；
[0084]
所述与门单元和非门单元用于产生第一控制信号，输出到第一选择器；
[0085]
所述与非门单元用于确定g节点输出的符号位；
[0086]
所述第一选择器根据第一控制信号对临时数据进行选择确定g节点输出的数值位。例如，当第一控制信号为高电平时，表示需要进行数值位的减法操作且被减数的数值位小于减数，所以选择器要进行取反加一的操作，即选择补码器的输出值；反之，直接选择加减法器的输出；
[0087]
所述第二选择器根据选择信号fg对f和g节点的输出进行选择，得到最终结果。例如，当fg为高电平时，选择f节点的输出；反之，选择g节点。
[0088]
所述加减法器的结构如图2所示，输入为数值位ma，mb和进位信号cin，输出为加减法的临时数据和输出信号cout。
[0089]
所述与非门单元在图1中用模块i表示，其逻辑表达式为：
[0090][0091]
其中，
[0092][0093]
对于图1的加减法器，均可采用超前进位预测加法器代替行波进位加法器，降低延迟。超前进位预测加法器包括选择单元、进位预测单元和求和单元，其中，进位预测单元包括生成信号、传播信号产生单元和进位产生单元，如图3所示。
[0094]
涉及到的中间信号如下所示：
[0095][0096][0097][0098][0099][0100][0101][0102]
其中，seli表示当前级的选择信号，和分别表示进位预测单元和求和单元在本级的输出，表示下一级最低比特的和位，表示下一级的进位，和表示下一级输入的两个操作数的最低比特，是下一级最低比特产生的终止信号，是当前级最高比特产生的生成信号，是当前级最高比特产生的传播信号，上标i表示当前级，i+1表示下一级；下标0到l-1表示对于一个单独的l比特加法器，其进行运算的比特位置，0表示最低位，l-1表示最高位。
[0103]
对于图1的比较器，其近似设计单元如图4所示，包括两部分：第一子单元和第二子单元。
[0104]
所述第一子单元通过对低比特位进行卡诺图化简得到表达式，卡诺图如图5所示，输入是两个数据数值位的对应低比特位，输出1比特比较信号；
[0105]
若输入数据为低二比特位ma[1:0]和mb[1:0]，则输出对应硬件电路的一个非门，若out1为高电平，表示ma《mb；
[0106]
若输入数据为低三比特位ma[2:0]和mb[2:0]，则输出[2:0]，则输出对应硬件电路的1个与非门，1个非门，1个与门和两个或门，若out2 为高电平，表示ma《mb。
[0107]
所述第二子单元对高比特进行精确的比较，当高比特相同时，通过第一子单元输出的比较信号选择出较小的输入数据。
[0108]
对于图1的加减法器，其近似设计单元包括两部分：第一子单元和第二子单元。
[0109]
所述第一子单元基于高斯信道bpsk调制方式的极化码传输系统的普遍性，统计输入数值位低比特部分积的概率来确定截断对应比特后应该补偿的常数值，执行近似加法；
[0110]
所述第二子单元为高比特精确单元，采用全加器执行精确加法运算。
[0111]
图6列出了输入数据数值位比特为1的概率。
[0112]
对于图1的补码器，其近似设计单元包括两部分：第一子单元和第二子单元。所述第一子单元对最低比特执行置1操作，第二子单元对剩余比特位执行取反操作。
[0113]
为验证本发明的效果，以1024比特，0.5码率的极化码为例，将采用上述三种近似方法的处理单元应用于串行抵消极化码译码器，得到的仿真结果如图7所示。根据仿真图可以得出，译码器的性能不会产生较大幅度降低，但硬件资源会大幅度降低。
[0114]
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

技术特征：

1.一种基于近似计算的极化码译码器处理单元，具有f节点运算功能和g节点运算功能，其特征在于，所述处理单元包括异或单元、加减法器、补码器、比较器、与门单元、非门单元、与非门单元、第一选择器和第二选择器；所述异或单元，用于确定f节点输出的符号位；所述加减法器，用于执行输入数据数值位的加法和减法运算，产生临时数据；所述补码器，用于对执行减法运算的临时数据求补；所述比较器，用于比较输入数据的数值位并输出较小值作为f节点的数值位；所述与门单元和非门单元，用于产生第一控制信号，输出到第一选择器；所述与非门单元，用于确定g节点输出的符号位；所述第一选择器，根据第一控制信号对临时数据进行选择确定g节点输出的数值位；所述第二选择器，根据选择信号fg对f和g节点的输出进行选择，得到最终结果。2.根据权利要求1所述的一种基于近似计算的极化码译码器处理单元，其特征在于，对译码器中进行节点译码的处理单元进行优化和近似处理，优化部分以面积为改善目标在不降低精度条件下进行结构改进；近似部分包括对结构中用到的比较器、加减法器和补码器进行近似：比较器的近似基于对比较器的低比特位进行卡诺图化简得到比较信号；加减法器的近似基于统计译码条件下输入数据的特点进行低比特位的截断和常数补偿；补码器的近似基于对最低比特位置1，其余位直接取反。3.根据权利要求1或2所述的一种基于近似计算的极化码译码器处理单元，其特征在于，所述处理单元的输入数据为信道对数似然比llr(a)和llr(b)，前一位比特估计值sg和处理单元某时刻对f节点和g节点的选择信号fg；记s
a
，s
b
，s
s
分别代表llr(a)，llr(b)和g节点输出的符号位；记m
a
，m
b
，m
s
分别代表llr(a)，llr(b)和g节点输出的数值位。4.根据权利要求3所述的一种基于近似计算的极化码译码器处理单元，其特征在于，所述加减法器能同时计算加法和减法运算，其输入为数值位m
a
，m
b
和进位信号cin，输出为加减法的临时数据和输出信号cout。5.根据权利要求4所述的一种基于近似计算的极化码译码器处理单元，其特征在于，所述加减法器包括第一子单元和第二子单元；所述第一子单元基于高斯信道bpsk调制方式的极化码传输系统的普遍性，统计输入数值位低比特部分积的概率来确定截断对应比特后应该补偿的常数值，执行近似加法；所述第二子单元为高比特精确单元，采用全加器执行精确加法运算。6.根据权利要求4所述的一种基于近似计算的极化码译码器处理单元，其特征在于，所述加减法器采用超前进位预测加减法器实现行波进位加法，所述超前进位预测加法器包括选择单元、进位预测单元和求和单元；进位预测单元包括生成信号、传播信号产生单元和进位产生单元；超前进位预测加减法器的中间信号如下所示：
其中，sel
i
表示当前级的选择信号，和分别表示进位预测单元和求和单元在本级的输出，表示下一级最低比特的和位，表示下一级的进位，和表示下一级输入的两个操作数的最低比特，是下一级最低比特产生的终止信号，是当前级最高比特产生的生成信号，是当前级最高比特产生的传播信号，上标i表示当前级，i+1表示下一级；下标0到l-1表示对于一个单独的l比特加法器，其进行运算的比特位置，0表示最低位，l-1表示最高位。7.根据权利要求1-3任一所述的一种基于近似计算的极化码译码器处理单元，其特征在于，所述补码器包括两部分：第一子单元和第二子单元；所述第一子单元对最低比特执行置1操作，第二子单元对剩余比特位执行取反操作。8.根据权利要求3所述的一种基于近似计算的极化码译码器处理单元，其特征在于，所述比较器包括第一子单元和第二子单元；所述第一子单元通过对低比特位进行卡诺图化简得到表达式，输入是两个数据数值位的对应低比特位，输出1比特比较信号；若输入数据为低二比特位m
a
[1:0]和m
b
[1:0]，则输出对应硬件电路的一个非门，若out1为高电平，表示m
a
<m
b
；若输入数据为低三比特位m
a
[2:0]和m
b
[2:0]，则输出[2:0]，则输出对应硬件电路的1个与非门，1个非门，1个与门和两个或门，若out2为高电平，表示m
a
<m
b
；所述第二子单元对高比特进行精确的比较，当高比特相同时，通过第一子单元输出的比较信号选择出较小的输入数据。9.根据权利要求3所述的一种基于近似计算的极化码译码器处理单元，其特征在于，所述与非门单元确定g节点的输出符号位的逻辑为：其中，其中，cout是前一级的输出信号。10.根据权利要求1-9任一所述的一种基于近似计算的极化码译码器处理单元，其特征
在于，f节点运算和g节点运算公式为：其中，x,y为输入参数，为信道的对数似然比数值；为前一个比特译码结果；处理单元采用原码输入的形式，信息存储方式包括：1比特符号位、5比特数值位；f节点运算只需异或单元求输出符号位，比较器求输出数值位；设输入数据数值位为m
a
，m
b
，符号位为s
a
,s
b
；g节点输出数据数值位为m
s
，符号位为s
s
；通过比较器比较待处理数据的m
a
和m
b
产生控制信号对临时结果进行筛选，产生输出数据的s
s
和m
s
，g节点控制信号筛选规则如下：，g节点控制信号筛选规则如下：

技术总结

本发明公开了一种基于近似计算的极化码译码器处理单元，包括异或单元确定f节点输出的符号位；加减法器执行输入数据数值位的加法和减法运算，产生临时数据；补码器对执行减法运算的临时数据求补；比较器比较输入数据的数值位并输出较小值作为f节点的数值位；与门单元和非门单元产生第一控制信号，输出到第一选择器；与非门单元确定g节点输出的符号位；第一选择器，根据第一控制信号对临时数据进行选择确定g节点输出的数值位；第二选择器，根据选择信号fg对f和g节点的输出进行选择，得到最终结果。减少了译码器的延迟和面积，减少了硬件功耗，可以有效降低译码复杂度。可以有效降低译码复杂度。可以有效降低译码复杂度。