NMOS低摆幅电压模式TX驱动器的制作方法

阅读：评论：0

nmos低摆幅电压模式tx驱动器
技术领域
1.本文中所公开的各种示例性实施例大体上涉及一种全nmos低摆幅电压模式tx驱动器。

背景技术：

2.随着智能手机和平板电脑等应用继续将越来越多的组件封装成更小的外观尺寸，接口收缩也成为必要。然而，soc节点大小的持续收缩导致栅极氧化物更薄，只能支持较低电压。对于依赖usb2.0接口的装置，这种趋势可能会导致高级工艺节点面临复杂的设计挑战。

技术实现要素：

3.下文呈现各种示例性实施例的概述。可以在以下概述中作出一些简化和省略，所述概述旨在突出并介绍各种示例性实施例的一些方面，而非限制本发明的范围。足以允许本领域的普通技术人员产生并使用本发明概念的示例性实施例的详细描述将在后续部分呈现。
4.各种实施例涉及一种传输驱动器电路，包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与第三电阻器串联连接，其中串联连接的第三晶体管和第三电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与第四电阻器串联连接，其中串联连接的第四晶体管和第四电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是nmos晶体管。
5.描述了根据权利要求1所述的传输驱动器电路的各种实施例，其中第一电阻器连接在电压源与第一晶体管之间，第二电阻器连接在第一节点与第二晶体管之间，第三电阻器连接在电压源与第三晶体管之间，并且第四电阻器连接在第二节点与第四晶体管之间。
6.描述了根据权利要求1所述的传输驱动器电路的各种实施例，其中第一电阻器连接在第一晶体管与第一节点之间，第二电阻器连接在第一节点与第二晶体管之间，第三电阻器连接在第三晶体管与第二节点之间，并且第四电阻器连接在第二节点与第四晶体管之间。
7.描述了根据权利要求1所述的传输驱动器电路的各种实施例，其中第一电阻器连接在电压源与第一晶体管之间，第二电阻器连接在第二晶体管与接地之间，第三电阻器连接在电压源与第三晶体管之间，并且第四电阻器连接在第四晶体管与接地之间。
8.描述了各种实施例，其中当第一差分输入为逻辑1且第二差分输入为逻辑0时，第一晶体管和第四晶体管接通且第二晶体管和第三晶体管关断，并且第一输出被上拉到源电压且第二输出被下拉到接地。
9.描述了各种实施例，其中当第一差分输入为逻辑0且第二差分输入为逻辑1时，第一晶体管和第四晶体管断开且第二晶体管和第三晶体管导通，并且第一输出被下拉到接地且第二输出被上拉到源电压。
10.另外的各种实施例涉及一种传输驱动器电路，包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与所述第一电阻器串联连接，其中串联连接的第三晶体管和第一电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与所述第二电阻器串联连接，其中串联连接的第四晶体管和第二电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是nmos晶体管。
11.描述了各种实施例，其中当第一差分输入为逻辑1且第二差分输入为逻辑0时，第一晶体管和第四晶体管接通且第二晶体管和第三晶体管关断，并且第一输出被上拉到源电压且第二输出被下拉到接地。
12.描述了各种实施例，其中当第一差分输入为逻辑0且第二差分输入为逻辑1时，第一晶体管和第四晶体管断开且第二晶体管和第三晶体管导通，并且第一输出被下拉到接地且第二输出被上拉到源电压。
13.另外的各种实施例涉及一种差分高速数据路径电路，包括：差分增益电路；包括第一差分输入和第二差分输入的差分传输驱动器电路，所述差分传输驱动器电路包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与第三电阻器串联连接，其中串联连接的第三晶体管和第三电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与第四电阻器串联连接，其中串联连接的第四晶体管和第四电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是nmos晶体管。
14.描述了各种实施例，其中第一电阻器连接在电压源与第一晶体管之间，第二电阻器连接在第一节点与第二晶体管之间，第三电阻器连接在电压源与第三晶体管之间，并且第四电阻器连接在第二节点与第四晶体管之间。
15.描述了各种实施例，其中第一电阻器连接在第一晶体管与第一节点之间，第二电
阻器连接在第一节点与第二晶体管之间，第三电阻器连接在第三晶体管与第二节点之间，并且第四电阻器连接在第二节点与第四晶体管之间。
16.描述了各种实施例，其中第一电阻器连接在电压源与第一晶体管之间，第二电阻器连接在第二晶体管与接地之间，第三电阻器连接在电压源与第三晶体管之间，并且第四电阻器连接在第四晶体管与接地之间。
17.描述了各种实施例，其中当第一差分输入为逻辑1且第二差分输入为逻辑0时，第一晶体管和第四晶体管接通且第二晶体管和第三晶体管关断，并且第一输出被上拉到源电压且第二输出被下拉到接地。
18.描述了各种实施例，其中当第一差分输入为逻辑0且第二差分输入为逻辑1时，第一晶体管和第四晶体管断开且第二晶体管和第三晶体管导通，并且第一输出被下拉到接地且第二输出被上拉到源电压。
19.另外的各种实施例涉及一种差分高速数据路径电路，包括：差分增益电路；包括第一差分输入和第二差分输入的差分传输驱动器电路，所述差分传输驱动器电路包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与所述第一电阻器串联连接，其中串联连接的第三晶体管和第一电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与所述第二电阻器串联连接，其中串联连接的第四晶体管和第二电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是nmos晶体管。
20.描述了各种实施例，其中当第一差分输入为逻辑1且第二差分输入为逻辑0时，第一晶体管和第四晶体管接通且第二晶体管和第三晶体管关断，并且第一输出被上拉到源电压且第二输出被下拉到接地。
21.描述了各种实施例，其中当第一差分输入为逻辑0且第二差分输入为逻辑1时，第一晶体管和第四晶体管断开且第二晶体管和第三晶体管导通，并且第一输出被下拉到接地且第二输出被上拉到源电压。
附图说明
22.为了更好地理解各种示例性实施例，参考附图，在附图中：
23.图1示出usb2到eusb中继器的高速路径；
24.图2示出典型电压模式tx驱动器；
25.图3示出典型电流模式tx驱动器；
26.图4示出具有其差分负载的全差分电流模式tx驱动器；
27.图5示出具有其差分负载的全差分电压模式tx驱动器；
28.图6示出低摆幅模式电压模式tx驱动器；
29.图7示出低摆幅模式电压模式tx驱动器；
30.图8示出全nmos电压模式tx驱动器的第一实施例；
31.图9示出全nmos电压模式tx驱动器的第二实施例；
32.图10示出全nmos电压模式tx驱动器的第三实施例；并且
33.图11示出全nmos电压模式tx驱动器的第四实施例。
34.为了便于理解，相同的附图标号已用于指代具有大体上相同或类似结构和/或大体上相同或类似功能的元件。
具体实施方式
35.描述和图式示出本发明的原理。因此将了解，本领域的技术人员将能够设计各种布置，尽管本文中未明确地描述或示出所述布置，但所述布置体现本发明的原理且包括在其范围内。此外，本文中所引述的所有例子主要旨在明确地用于教学目的，以帮助读者理解本发明的原理和由发明人提供的用以深化本领域的概念，并且所有例子应视为并不限于此类特定引述的例子和条件。另外，如本文中所使用，除非另有指示(例如，“不然就”或“或在替代方案中”)，否则术语“或”是非排他性的或(即，和/或)。并且，本文中所描述的各种实施例未必相互排斥，因为一些实施例可与一个或多个其它实施例组合以形成新的实施例。
36.嵌入式usb2(eusb2)规范是对usb2.0规范的补充，通过使usb2.0接口能够在1v或1.2v而不是3.3v的i/o电压下工作，解决了与高级片上系统(soc)工艺节点的接口控制器集成相关的问题。eusb2可以实现更小、功率更高效的soc，进而使工艺节点能够继续扩展，同时提高智能手机、平板电脑和笔记本电脑等应用的性能。
37.当工艺节点达到7nm时，量子效应开始影响例如3.3v的高信令电压输入/输出(io)并且不再容易获得支持。许多装置到装置接口已经支持低信令电压，但usb2.0仍需要3.3v i/o电压才能工作。
38.usb2.0在过去20年一直是最成功的有线接口，并且当今几乎所有的soc都配备了usb2.0接口。usb标准演进保持了原始3.3vi/o usb1.0接口的向后兼容性，从而有助于实现更广泛的采用和更大的生态系统，同时还保持装置互操作性。
39.随着工艺节点接近更小的特征(例如5nm)，维持usb2.03.3v i/o信号的制造成本呈指数增长。eusb2将i/o电压间隙作为对usb2.0规范的物理层补充来解决，使得设计人员可以在装置级集成eusb2接口，同时在系统级利用和重复使用usb2.0接口。
40.eusb2可以通过直接连接以及通过eusb2到usb2.0/usb2到eusb2中继器的暴露连接器接口支持机载装置间连接，以执行电平移位。
41.虽然usb2.0可以继续集成到具有7nm及以上工艺特征的soc中，但当工艺特征为5nm及以下时，eusb2非常适合soc。eusb2还可以集成到其它装置中，以作为装置到装置接口轻松地与soc互连。usb2.0将继续充当标准连接器接口。
42.eusb2允许使工艺特征能够继续扩展的同时显著降低i/o功率并提高功率效率。
43.usb2到eusb2中继器包括usb2端口和eusb2端口。可由中继器承载的双向流量包括低速(ls)、全速(fs)和高速(hs)流量。中继器可以具有服务于不同端口的不同电压域。例如，1.8v电源可用于为与eusb2端口相关电路供电，并且3.3v电源可用于为与usb2端口相关的电路供电。usb2引脚中的每一个在ls/fs模式下面对约3.6v电压并且在hs模式下面对＜
1.1v信号(在功能模式下为0.44v且在线性调频模式下为＜1.1v)，因此假设在hs-rx模式期间usb2引脚中的每一个中的最大信号将为1.1v。
44.图1示出usb2到eusb中继器的高速路径。高速路径100包括接收差分输入信号的usb2输入引脚102、104。每个输入引脚102、104具有分别端接到电压v
t
的端接电阻106、108。可基于所实施的具体标准来选择端接电阻器106、108的电阻。传入usb2信号通过均衡器122，所述均衡器122可以是连续时间线性均衡器(ctle)。然后，均衡器122的输出通过增益级124以放大信号。接下来，预驱动器接收放大后的信号并处理放大后的信号，并且将放大后的信号输出到传输(tx)驱动器126。然后，tx驱动器126将eusb信号传输到eusb引脚132、134。
45.均衡器122去除由传输信道在其输入处引入的大部分符号间干扰(isi)。增益级124作出(非线性)硬决策且使均衡后的信号为高或低。这避免了振幅噪声的传播，并允许预加重的再生，但会将残余isi变成不可均衡的定时抖动。
46.高速路径100可实际上被视为usb2/eusb高速中继器。高速路径100示出tx驱动器126，但也可将去加重添加到tx驱动器126。
47.根据高速传输器dc规范的标准eusb电压摆幅为与现有电源电压(vdd＝1.8v)相比相对低摆幅的400mv(
±
10％)。
48.将描述以全nmos设计为特征的低摆幅高速电压模式tx驱动器以及用于阻抗控制的电阻器的实施例。传输器在电压模式下工作，所述电压模式朝向本地电源网或本地接地网上拉或下拉信号网。nmos开关装置用于由输入信号控制的上拉或下拉操作。上拉或下拉路径的输出阻抗由串联到nmos开关的显式电阻器实例控制。此类配置通过避免额外控制环路调节开关电阻来简化传输器设计。
49.本文中所描述的tx驱动器实施例是针对eusb应用提出的，但它们可以推广以用于任何低摆幅电压模式传输器。本文中所描述的tx驱动器实施例具有以下益处：针对电压模式tx驱动器仅使用nmos晶体管；适用于高速应用，因为仅使用nmos晶体管(即，与nmos+pmos晶体管版本相比较小的尺寸、较少寄生电容器等)；由于避免pmos开关而消耗较少面积；适用于实施eusb标准(和任何其它电压模式标准)；匹配更好且同样地输出阻抗变化更少；由于改进的匹配，在工艺/电压/温度(pvt)上的摆幅变化更小。
50.本文中所描述的tx驱动器实施例减少在电压模式驱动器(具有或不具去加重)中对pmos晶体管的需要。本文中所描述的tx驱动器实施例还适合于高速应用。
51.现将描述电压模式tx驱动器与电流模式tx驱动器之间的差异。信号完整性考虑因素(例如，最小反射)需要40ω驱动器输出阻抗(对于eusb，但这可针对如上文所提及的不同标准而变化)。
52.图2示出典型电压模式tx驱动器。电压模式tx驱动器200包括连接到电压源205的四个晶体管211、212、213、214。分别由反相器221、233接收的输入230、232控制晶体管211、212、213、214，使得基于所接收的输入电压在输出234、236处生成输出。电压模式驱动器使用戴维南等效(thevenin-equivalent)串联端接，并且对于给定的输出摆幅，可能使用电流模式tx驱动器中的1/2至1/4电流。
53.图3示出典型电流模式tx驱动器。电流模式tx驱动器300包括连接到电压源305和电流源307的两个晶体管311、312。分别由反相器331、333接收的输入330、332控制晶体管
311、312，使得基于所接收的输入电压在输出334、336处生成输出。电流模式驱动器使用诺顿等效(norton-equivalent)并联端接，且使用它们更容易控制输出阻抗。
54.首先将描述差分端接电流模式电流电平。图4示出全差分电流模式tx驱动器，所述全差分电流模式tx驱动器的电流消耗具有流动电压和电流：
[0055]vd，+
＝(i/4)(2r)；
[0056]vd，-＝-(i/4)(2r)；
[0057]vd，pp
＝ir；并且
[0058][0059]
接下来将描述差分端接电压模式电流电平。图5示出全差分电压模式tx驱动器，所述全差分电压模式tx驱动器的电流消耗具有流动电压和电流：
[0060]vd，+
＝(vs/2)；
[0061]vd，-＝-(vs/2)；
[0062]vd，pp
＝vs；并且
[0063][0064]
表1示出单端和全差分电流模式和电压模式tx驱动器的相对电流消耗。
[0065]
驱动器/端接电流电平归一化电流电平电流模式/串联v
d，pp
/z01x电流模式/差分v
d，pp
/z01x电压模式/串联v
d，pp
/2z00.5x电压模式/差分v
d，pp
/4z00.25x
[0066]
表1
[0067]
具有差分rx端接的理想电压模式驱动器实现tx驱动器电流的潜在4x减小。实际tx驱动器功率电平还取决于输出阻抗控制、预驱动器功率和均衡实施方案。
[0068]
现将描述低摆幅和高摆幅电压模式tx驱动器。图6示出低摆幅模式电压模式tx驱动器600。tx驱动器600具有与图2中的tx驱动器200相同的基本结构和功能。tx驱动器600使用所有nmos晶体管611、612、613、614。
[0069]
图7示出低摆幅模式电压模式tx驱动器700。tx驱动器700具有四个晶体管711、712、713、714。晶体管711和713与电阻器721和723串联连接在源电压vs705与接地之间，如图所示。另外，晶体管712和714与电阻器722和724串联连接在源电压vs705与接地之间。输入730控制晶体管711和713的操作以产生输出736。输入732控制晶体管712和714的操作以产生输出734。晶体管711和晶体管712是pmos晶体管，并且晶体管713和晶体管714是nmos晶体管。
[0070]
电压模式驱动器实施方案取决于输出摆幅要求。对于低摆幅(＜400-500mvpp)，全nmos驱动器是合适的，而对于高摆幅，使用具有pmos和nmos晶体管两者的驱动器。
[0071]
对于具有差分端接的低摆幅实施例：
[0072][0073]
对于具有差分端接的高摆幅实施例：
[0074]vs
＞|v
t1
|+v
od1
。
[0075]vs
是电源电压，为差分电压模式驱动器的最终摆幅的两倍。v
t1
是晶体管的阈值电压，并且v
od1
是晶体管的过驱动电压(v
od1
＝v
g-v
t1
)。
[0076]
为了获得pmos开关的相等r
on
，pmos开关的大小应为nmos开关的大小的约2.5-3倍(取决于技术/工艺节点)。这意味着所得寄生电容也将较大，这将极大地减小驱动器的速度。
[0077]
在电压模式tx驱动器中，因为开关的r
on
将被添加到r
out
，所以r
on
的变化将被添加到r
out
的范围。考虑到pmos晶体管和nmos晶体管的不同变化，将预期较宽的r
out
范围，所述范围将通过使用仅nmos解决方案来减小。由于输出的摆幅有限，因此在tx驱动器的顶侧和底侧中使用nmos开关似乎是更好的解决方案，这是本文中所描述的实施例的关键点。
[0078]
现将描述全nmos电压模式tx驱动器的各种实施例。图8示出全nmos电压模式tx驱动器的第一实施例。tx驱动器包括nmos晶体管m1 811、m2 812、m3 813和m4 814。tx驱动器800还包括电阻器r1 821、r2 822、r3 823和r4 824。tx驱动器800还包括差分输入din+830和din-832以及差分输出out+834和out-836。m1 811、r1 821、m2 812和r2 822形成两个上拉路径。m3 813、r3 823、m4 814和r4 824形成两个下拉路径。当差分输入830、832处于逻辑高(意味着din+＝1且din-＝0)时，则m1 811和m4 814接通且m2 812和m3 813断开。因此，out+834通过m1 811和r1 821被上拉到vs。并且，out-836通过m4 814和r4 824被下拉到接地。类似地，当差分输入830、832处于逻辑低时，m2 812和m3 813接通且m1 811和m4 814断开。因此，out+834被下拉到接地，并且out-836被上拉到vs。nmos晶体管m1811、m2 812、m3、813和m4 814的大小设定成具有比图8的电阻器r1 821、r2 822、r3 823和r4 824低得多的开关电阻。因此，上拉或下拉路径的阻抗由电阻器组件支配。这避免了需要额外反馈环路来出于匹配目的控制m1 811、m2 812、m3、813和m4 814的开关电阻。在eusb应用中，此类信号端结束阻抗为40ω。对于大多数其它高速应用，此类信号端结束阻抗为50ω。上拉路径具有连接到输出引脚的m1 811和m2 812的源极端，以使m1 811和m2 812具有最大可能的vgs。因此，可减小m1 811和m2 812的装置大小以实现特定开关电阻值。
[0079]
图9示出全nmos电压模式tx驱动器的第二实施例。上拉路径可具有直接连接到输出引脚934、936的电阻器r1921、r2922、r3923和r4924，如图9中所示。图9的tx驱动器900的各种元件类似于(图8的)tx驱动器800，其中类似数字用于类似元件。在tx驱动器900中，顶部nmos m1911和m2912的源极端不直接连接到输出引脚934、936。因此，m1911和m2912可容许较高esd应力。然而，输入引脚930、932与输出引脚934、936之间的电压经历归因于电阻器的ir的额外压降。m1911或m2912的最大vgs减小。这导致m1911和m2912的面积损失，以实现与图8中的tx驱动器800相同的开关电阻。
[0080]
实际应用中的传输器通常包括多个单位单元，如图8和图9中所示。可改变单位单元的数目以控制传输器的输出摆幅、预加重/去加重电平和阻抗。如果可以从制造精确地控制tx驱动器800和900中的电阻器的变化，则可以避免阻抗微调以进一步简化设计。
[0081]
图10示出全nmos电压模式tx驱动器的第三实施例。图10的tx驱动器1000的各种元件类似于tx驱动器800，其中类似数字用于类似元件。图9的电阻器r1921、r2922、r3923和r4924可上下移动以产生图10的电路。
[0082]
在图10的tx驱动器1000中，每次启用晶体管对m11011和m21012中的仅一个。这意
味着可使用一个电阻器代替r11021和r21022。还考虑晶体管对m31013和m41014，每次启用它们中的仅一个。这意味着还可使用一个电阻器代替r31023和r41024。
[0083]
图11示出全nmos电压模式tx驱动器的第四实施例。图11的tx驱动器1100示出此更简化且高效的架构，其中m11111和m21112共享r121121且m31113和m41114共享r341123。
[0084]
本文中所描述的全nmos tx驱动器可用于使用全nmos设计的低摆幅高速电压模式tx驱动器以及用于阻抗控制的电阻器。使用电阻器控制上拉或下拉路径的输出阻抗，使得不需要额外的控制环路来调节开关电阻。本文中所描述的tx驱动器可用于各种低摆幅电压模式应用中。
[0085]
本领域的技术人员应了解，本文中的任何框图表示体现本发明的原理的说明性电路系统的概念视图。
[0086]
尽管已特定参考各种示例性实施例的特定示例性方面详细地描述各种示例性实施例，但应理解，本发明能够容许其它实施例，且能够容许在各种显而易见的方面修改本发明的细节。如本领域的技术人员容易显而易见的，可实现变化和修改，同时保持在本发明的精神和范围内。因此，前文公开内容、描述和图式仅出于说明性目的并且并不以任何方式限制本发明，本发明仅由权利要求书限定。

技术特征：

1.一种传输驱动器电路，其特征在于，包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与第三电阻器串联连接，其中串联连接的第三晶体管和第三电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与第四电阻器串联连接，其中串联连接的第四晶体管和第四电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是nmos晶体管。2.根据权利要求1所述的传输驱动器电路，其特征在于，所述第一电阻器连接在电压源与所述第一晶体管之间，所述第二电阻器连接在所述第一节点与所述第二晶体管之间，所述第三电阻器连接在所述电压源与所述第三晶体管之间，并且所述第四电阻器连接在所述第二节点与所述第四晶体管之间。3.根据权利要求1所述的传输驱动器电路，其特征在于，所述第一电阻器连接在所述第一晶体管与所述第一节点之间，所述第二电阻器连接在所述第一节点与所述第二晶体管之间，所述第三电阻器连接在所述第三晶体管与所述第二节点之间，并且所述第四电阻器连接在所述第二节点与所述第四晶体管之间。4.根据权利要求1所述的传输驱动器电路，其特征在于，所述第一电阻器连接在所述电压源与所述第一晶体管之间，所述第二电阻器连接在所述第二晶体管与所述接地之间，所述第三电阻器连接在所述电压源与所述第三晶体管之间，并且所述第四电阻器连接在所述第四晶体管与所述接地之间。5.根据权利要求1所述的传输驱动器电路，其特征在于，当所述第一差分输入为逻辑1且所述第二差分输入为逻辑0时，所述第一晶体管和第四晶体管接通且所述第二晶体管和所述第三晶体管关断，并且所述第一输出被上拉到所述源电压且所述第二输出被下拉到所述接地。6.根据权利要求1所述的传输驱动器电路，其特征在于，当所述第一差分输入为逻辑0且所述第二差分输入为逻辑1时，所述第一晶体管和第四晶体管断开且所述第二晶体管和所述第三晶体管导通，并且所述第一输出被下拉到所述接地且所述第二输出被上拉到所述源电压。
7.一种传输驱动器电路，其特征在于，包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与所述第一电阻器串联连接，其中串联连接的第三晶体管和第一电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与所述第二电阻器串联连接，其中串联连接的第四晶体管和第二电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是nmos晶体管。8.根据权利要求7所述的传输驱动器电路，其特征在于，当所述第一差分输入为逻辑1且所述第二差分输入为逻辑0时，所述第一晶体管和第四晶体管接通且所述第二晶体管和所述第三晶体管关断，并且所述第一输出被上拉到所述源电压且所述第二输出被下拉到所述接地；或者当所述第一差分输入为逻辑0且所述第二差分输入为逻辑1时，所述第一晶体管和第四晶体管断开且所述第二晶体管和所述第三晶体管导通，并且所述第一输出被下拉到所述接地且所述第二输出被上拉到所述源电压。9.一种差分高速数据路径电路，其特征在于，包括：差分增益电路；包括第一差分输入和第二差分输入的差分传输驱动器电路，所述差分传输驱动器电路包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与第三电阻器串联连接，其中串联连接的第三晶体管和第三电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与第四电阻器串联连接，其中串联连接的第四晶体管和第四电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及
第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是nmos晶体管。10.一种差分高速数据路径电路，其特征在于，包括：差分增益电路；包括第一差分输入和第二差分输入的差分传输驱动器电路，所述差分传输驱动器电路包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与所述第一电阻器串联连接，其中串联连接的第三晶体管和第一电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与所述第二电阻器串联连接，其中串联连接的第四晶体管和第二电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是nmos晶体管。

技术总结

各种实施例涉及一种传输驱动器电路，包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与第三电阻器串联连接，其中串联连接的第三晶体管和第三电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与第四电阻器串联连接，其中串联连接的第四晶体管和第四电阻器连接在所述第二节点与所述接地之间。与所述接地之间。与所述接地之间。