存储器系统及电源电路的制作方法

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存储器系统及电源电路
1.[相关申请]
[0002]
本技术享有以日本专利申请2020-157520号(申请日：2020年9月18日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]
本发明的实施方式涉及一种存储器系统及电源电路。

背景技术：

[0004]
具备非易失性存储器的存储器系统已得到广泛普及。作为这种存储器系统的一例，已知有具备闪速存储器的固态驱动器(solid state drive：ssd)。
[0005]
某种ssd具备掉电保护(power loss protection：plp)功能，使得在意外的电源切断时数据不会消失。plp功能是在因停电等而导致电源电压降低时，利用作为备用电源的电容器的电能(以下，简称为能量)将数据写入到闪速存储器，防止写入中途的数据消失。
[0006]
有时在ssd中产生峰值电流。有时因该峰值电流而导致电源电压降低，从而plp功能作动。在该情况下，电源本身正常，plp功能本来为不作动的状况。在这种状况下plp功能作动被称为plp功能的误动作。如果plp功能进行误动作，那么在ssd内进行本来不需要的处理。

技术实现要素：

[0007]
本发明提供一种能够防止plp功能的误动作的存储器系统及电源电路。
[0008]
根据实施方式，存储器系统具备第1端子、非易失性存储器、具有第2端子的电容器、及电源电路。电源电路是使用施加到第1端子的第1电压产生至少1个第2电压，将至少1个第2电压供给至非易失性存储器，使用第1电压产生第3电压，并将第3电压施加到第2端子，由此，向电容器充入电能。电源电路构成为如下，即，相应于第1端子的电压成为第1阈值电压以下，不使电容器的充电停止而将基于电容器的能量的第4电压供给至第1端子，且相应于第2端子的电压成为第2阈值电压以下，使电容器的充电停止，将基于电容器的能量的第5电压供给至第1端子。
附图说明
[0009]
图1是表示包含实施方式的存储器系统的信息处理系统的构成的一例的框图。
[0010]
图2是表示实施方式的电源电路的构成的一例的电路图。
[0011]
图3是表示实施方式的电源电路的动作的一例的流程图。
[0012]
图4(a)～(e)是表示实施方式的电源电路的动作的一例的时序图。
具体实施方式
[0013]
以下，参照附图对实施方式进行说明。以下说明例示用来使实施方式的技术思想
具体化的装置或方法，实施方式的技术思想并不限定于以下说明的构成要素的结构、形状、配置、材质等。业者可以容易地想到的变化当然包含在揭示的范围内。为了使说明更明确，也有在附图中将各要素的大小、厚度、平面尺寸或形状等相对于实际的实施形态变更而示意性地表示的情况。也有在多个附图中包含相互的尺寸的关系或比率不同的要素的情况。也有在多个附图中对相对应的要素附加相同参照数字并省略重复说明的情况。有对若干个要素附加多种名称的情况，但这些名称的例子仅为例示，并不否定对这些要素附加其它名称。另外，关于未附加多种名称的要素，也不否定附加其它名称。此外，在以下说明中，“连接”不仅指直接连接，也指经由其它要素而连接的情况。
[0014]
以下，参照附图对本实施方式详细地进行说明。
[0015]
(系统构成)
[0016]
图1是表示包含实施方式的存储器系统的信息处理系统的构成的一例的框图。存储器系统是构成为将数据写入到非易失性存储器并且从非易失性存储器读出数据的半导体存储设备。存储器系统的一例是ssd。非易失性存储器的例子是nand(not and，与非)型闪速存储器、nor(not or，或非)型闪速存储器、mram(magneto-resistive random access memory，磁阻随机存取存储器)、pram(phase change random access memory，相变化随机存取存储器)、reram(resistive random access memory，阻变随机存取存储器)及feram(ferroelectric random access memory，铁电随机存取存储器)。在本技术中，非易失性存储器的一例是nand型闪速存储器(以下，简称为闪速存储器)。
[0017]
信息处理系统10包含主机设备(以下，简称为主机)12与ssd14。主机12是对ssd14进行存取的信息处理装置。主机12可以是服务器(存储服务器)。主机12也可以是个人计算机。ssd14可以是组装在数据中心等服务器的适合商业使用的ssd。ssd14也可以是组装在个人计算机的适合个人使用的ssd。
[0018]
ssd14可以用作主机12的主存储器。ssd14也可以内置在主机12。ssd14也可以设置在主机12的外部，经由线缆或网络连接于主机12。
[0019]
ssd14具备闪速存储器16、控制器18、dram(dynamic random access memory，动态随机存取存储器)20及电源电路22等。
[0020]
控制器18作为构成为控制闪速存储器16的存储器控制器发挥功能。控制器18可以由soc(system on a chip，片上系统)之类的电路构成。
[0021]
控制器18根据来自主机12的指令，将数据写入到闪速存储器16或从闪速存储器16读出数据。进而，控制器18根据来自主机12的指令与来自电源电路22的各种信息，产生控制电源电路22产生的电压的值的控制信号。控制器18将所产生的控制信号发送到电源电路22。由此，控制器18控制对ssd14的各设备(例如闪速存储器16、控制器18、dram20)施加的多个电压的产生。
[0022]
dram20是易失性存储器的一例。dram20例如是ddr3l(double data rate 3low voltage，第三代低电压版双倍数据速率)标准的dram(dynamic random access memory，动态随机存取存储器)。作为易失性存储器，也可以使用sram(static random access memory，静态随机存取存储器)代替dram20。dram20也可以设置在控制器18的内部。也可以在dram20中设置写入缓冲器、读取缓冲器、查表(lut)的高速缓冲区域及系统管理信息的存储区域。
[0023]
写入缓冲器是用来将从主机12供给并且要写入到闪速存储器16的数据在写入结束之前的期间暂时存储的缓冲区。也就是说，写入缓冲器存储写入中途的数据。由于dram20为易失性存储器，所以该写入中途的数据在ssd14的电源切断时会丢失。
[0024]
读取缓冲器是用来将从闪速存储器16读出的数据暂时存储的缓冲区。
[0025]
lut的高速缓冲区域是高速缓冲lut的区域。lut是主机12指定的逻辑地址与闪速存储器16的物理地址之间的对应表。lut也称为地址转换表或逻辑地址/物理地址转换表。
[0026]
系统管理信息是在ssd14的动作中使用的各种信息或各种表格。
[0027]
闪速存储器16也可以包含多个闪速存储器芯片(也称为闪速存储器裸片)。闪速存储器16也可以包含存储单元阵列，所述存储单元阵列包含呈矩阵状配置的多个存储单元。闪速存储器16可以是二维结构，也可以是三维结构。
[0028]
闪速存储器16包含的存储单元阵列包含多个块。各块包含多个页。块作为数据擦除动作的最小单位发挥功能。各页包含连接于同一字线的多个存储单元。页作为数据写入动作及数据读出动作的单位发挥功能。写入缓冲器或读取缓冲器包含1页的数据的存储容量。在数据写入的情况下，将从写入缓冲器读出的1页的写入单位的数据写入到闪速存储器16。在数据读出的情况下，将从闪速存储器16读出的1页的读出单位的数据写入到读取缓冲器。此外，也可以代替页而将字线作为数据写入动作或数据读出动作的单位。在该情况下，1字线的数据是写入单位的数据或读出单位的数据。
[0029]
电源电路22利用连接于ssd14的外部装置(例如主机12)的电源。对电源电路22经由没有图示的连接器施加从主机12的电源输出的第1电压。电源电路22(更详细来说，电源电路22内的ldo(low-dropout，低压差)稳压器56与dc(direct current，直流)/dc变换器58)使用第1电压产生ssd14的各设备所需的多个第2电压，并将多个第2电压施加到ssd14的各设备。为了实现plp功能，电源电路22具备电容器(也称为plp电容器)作为备用电源。详情将参照图2进行说明。
[0030]
控制器18具备cpu(central processing unit，中央处理器)32、主机接口(主机i/f)34、nand接口(nand i/f)36、dram接口(dram i/f)38等。
[0031]
cpu32、主机i/f34、nand i/f36、dram i/f38连接于总线线路42。cpu32执行存储在闪速存储器16的固件，实现各种功能。
[0032]
主机12电连接于主机i/f34。闪速存储器16电连接于nand i/f36。dram20电连接于dram i/f38。
[0033]
主机i/f34依据scsi(small computer system interface，小型计算机系统接口)、sas(serial attached scsi，串行连接scsi)、ata(at attachment(advanced technology attachment，高级技术附件))、sata(serial ata，串行ata)、pcie(pci express(peripheral component interconnect express，外围组件互连高速))(注册商标)、ethernet(以太网)(注册商标)、光纤通道、nvme(nvm express(non-volatile memory express，非易失性存储器高速))(注册商标)、usb(universal serial bus，通用串行总线)(注册商标)、uart(universal asynchronous receiver/transmitter，通用异步收/发器)(注册商标)等标准。
[0034]
nand i/f36依据toggle ddr(double data rate，双倍数据速率)、onfi(open nand flash interface，开放式nand闪速存储器接口)等标准。nand i/f36控制闪速存储器
16。nand i/f36也可以经由多个通道分别连接于闪速存储器16内的多个闪速存储器芯片。
[0035]
(电源电路22的构成例)
[0036]
图2是表示电源电路22的构成的一例的电路图。电源电路22也可以由单一或多个集成电路(integrated circuit：ic)构成。集成电路也称为pmic(电源管理ic)。为了便于说明，记载电压的数值，但这些数值是一例，可以任意地变更。另外，所产生的第2电压的数量也是一例，它也可以任意地变更。主机12输出的第1电压例如为dc5 v(或dc3.3v)。在以下说明中，省略dc的表述。主机12不限于输出单一的第1电压，也可以输出多个第1电压。
[0037]
如果从主机12输出的第1电压(5v)施加到电源电路22的输入端子51，那么与输入电压对应的电流通过串联经由保险丝52、负载开关54及mosfet(metal-oxide-semiconductor field-effect transistor，金属氧化物半导体场效应晶体管)(称为mos晶体管)82供给至ldo(low dropout)稳压器56与dc/dc变换器58。
[0038]
保险丝52包括金属保险丝。保险丝52当固定电流以上的过电流流过时产生熔断。当保险丝52产生熔断时，除非更换保险丝52，否则输入电流不流至负载开关54。此外，保险丝52不限于金属保险丝，也可以使用当检测出过电流时成为断开状态的电子保险丝。
[0039]
负载开关54是通过控制逻辑60切换接通状态/断开状态的开关。在初始状态下，控制逻辑60使负载开关54为接通状态。在接通状态的情况下，负载开关54输出从输入电压减去压差电压所得的电压。为了便于说明，此处，压差电压设为0v，在接通状态的情况下，负载开关54的输出电压为5v。控制逻辑60当第2监视端子74的电压成为第2阈值电压以下时(说明将在下文叙述)，使负载开关54为断开状态。在断开状态的情况下，负载开关54的输出电压为0v。负载开关54的输出端子72是用来监视从主机12供给的第1电压的端子。以下，输出端子72也称为第1监视端子72。第1监视端子72连接于控制逻辑60。
[0040]
控制逻辑60的电源经由与输入端子51不同的端子(没有图示)而供给。因此，控制逻辑60在没有对输入端子51施加第1电压的情况下也进行动作。主机12也可以经由没有图示的与输入端子51不同的端子而对控制逻辑60供给电压。
[0041]
mos晶体管82的栅极端子连接于控制逻辑60。在图2中，mos晶体管82表示为n通道型晶体管，但也可以使用p通道型晶体管。
[0042]
控制逻辑60根据负载开关54的输出端子即第1监视端子72或第2监视端子74的电压的变化，使mos晶体管82的接通状态(导通状态)/断开状态(非导通状态)变化。
[0043]
控制逻辑60将第1监视端子72的电压与启动阈值电压进行比较。启动阈值电压设定为主机12施加到输入端子51的电压(5v)。
[0044]
控制逻辑60在第1监视端子72的电压未达启动阈值电压的情况下，使mos晶体管82为断开状态(非导通状态)。在该情况下，不对ldo稳压器56与dc/dc变换器58的输入端子73施加电压，因此，ldo稳压器56与dc/dc变换器58不产生多个第2电压，而ssd14不进行动作。
[0045]
控制逻辑60在第1监视端子72的电压已达到启动阈值电压的情况下，使mos晶体管82为接通状态(导通状态)。在该情况下，对ldo稳压器56与dc/dc变换器58的输入端子73施加5v，因此，ldo稳压器56与dc/dc变换器58产生多个第2电压。ssd14使用所述多个第2电压进行动作。
[0046]
ldo稳压器56是输出需要小电流的ssd14的设备用电压的电路。dc/dc变换器58是输出需要大电流的ssd14的设备的电压的电路。ldo稳压器56与dc/dc变换器58可以由个别
的ic构成，也可以由单一的ic构成。
[0047]
ldo稳压器56使输入端子73的电压(5v)降低，产生多个第2电压、例如3.3v与2.5v该2个第2电压。此外，在从主机12对输入端子51供给3.3v的电压而并非5v的情况下，也可以将3.3v的输入电压直接作为3.3v的第2电压从ldo稳压器56输出。3.3v与2.5v的电压供给至控制器18。
[0048]
dc/dc变换器58使输入端子73的电压(5v)降低，产生多个电压、例如2.8v、1.8v、1.35v、1v该4个第2电压。例如2.8v、1.8v的电压供给至闪速存储器16，1.35v的电压供给至dram20，1v的电压供给至控制器18。
[0049]
ldo稳压器56与dc/dc变换器58也可以分别产生单一的第2电压。电源电路22无须具备ldo稳压器56与dc/dc变换器58两者，也可以仅具备任一者。在该情况下，电源电路22也可以产生单一的第2电压。
[0050]
ldo稳压器56与dc/dc变换器58分别包含一个或多个切换元件。ldo稳压器56与dc/dc变换器58的切换元件的接通状态/断开状态由控制逻辑60控制。控制逻辑60根据输入端子73的电压，对ldo稳压器56与dc/dc变换器58的各切换元件的接通状态的期间与断开状态的期间的比(占空比)进行调整，变更电压的降压率。由此，即使从主机12输出的电压值略微变动，ldo稳压器56与dc/dc变换器58也可以始终产生指定电压值的多个第2电压。
[0051]
主机12当从用户接受电源切断的指示时，在实际切断电源之前，将电源切断的预告通知发送到ssd14。控制器18响应该预告通知，将dram20中存储的写入中途的数据写入到闪速存储器16。写入完成时，控制器18将写入完成报告发送到主机12。主机12等待该完成报告而进行电源切断。因此，写入中途的数据不会消失。
[0052]
但是，在因停电等而导致主机12的电源意外切断的情况下，主机12无法将电源切断的预告通知发送到ssd14。在该情况下，控制器18接收不到预告通知，因此，无法完成写入中途的数据向闪速存储器16的写入。
[0053]
为了应对该意外的电源切断，电源电路22包含plp电容器80作为备用电源。电源电路22为了检测电源的切断而将下述的第2监视端子74的电压与第2阈值电压进行比较。电源电路22通过检测出第2监视端子74的电压成为第2阈值电压以下而检测出电源的切断时，利用plp电容器80的能量，对ssd14的各设备供给电压。由此，执行将写入中途的数据写入到闪速存储器16的plp功能。
[0054]
plp电容器80的电容设定为略高于能够充入实现plp功能所需的电能的目标电容。其原因在于，如果预先使plp电容器80的电容具有裕度，那么即使因经年劣化而导致电容器的电容略微减少，也可以继续实现plp功能，从而可以将ssd14的故障率抑制为较低。例如，为了使得即使电容减少，只要其减少量在初始电容的30％以内，也可以实现plp功能，plp电容器80的初始电容预先设为目标电容的约1.43倍即可。作为plp电容器80，例如可以利用电双层电容器、导电性高分子铝电解电容器、导电性高分子钽固体电解电容器。
[0055]
ldo稳压器56与dc/dc变换器58的输入端子73是串联地经由线圈84、mos晶体管92而连接于基准电压(接地电压)端子88。输入端子73也串联地经由线圈84、二极管86、plp电容器80而连接于基准电压(接地电压)端子89。二极管86的阳极端子连接于线圈84。二极管86的阴极端子连接于plp电容器80的阳极端子74。plp电容器80的阴极端子连接于基准电压端子89。
[0056]
mos晶体管92的栅极端子连接于控制逻辑60。mos晶体管92的接通状态/断开状态由控制逻辑60控制。通过mos晶体管92的状态反复地转变成接通状态与断开状态，而线圈84与二极管86将输入端子73的电压(5v)升压到第3电压、例如28v。也就是说，mos晶体管92、线圈84及二极管86构成升压dc/dc变换器。此外，升压dc/dc变换器也可以与dc/dc变换器58一体地构成。升压dc/dc变换器的输出电压可变。此处，输出电压的最大值设为28v。
[0057]
由此，plp电容器80在从主机12对电源电路22施加5v电压的期间，充入与升压dc/dc变换器的升压电压(28v)对应的电能。
[0058]
plp电容器80是施加的充电电压越高，越容易产生短路。因此，对能够施加到plp电容器80的充电电压规定有上限。此处，能够施加到plp电容器80的最大容许电压为28v。
[0059]
plp电容器80的阳极端子(或二极管86的阴极端子)74也连接于控制逻辑60。plp电容器80的阳极端子74可以监视plp电容器80的充电电压。阳极端子74也称为第2监视端子74。
[0060]
第2监视端子74连接于降压dc/dc变换器90的输入端子。降压dc/dc变换器90将输入电压以与输入电压对应的可变的降压率降压，例如始终输出5.3v。降压dc/dc变换器90的输出端子是串联地经由线圈94与二极管96而连接于ldo稳压器56与dc/dc变换器58的输入端子73。
[0061]
二极管96的阳极端子连接于线圈94。二极管96的阴极端子连接于输入端子73。线圈94与二极管96的连接点(或二极管96的阳极端子)经由电容器98而连接于基准电压(接地电压)端子99。
[0062]
二极管96的阈值电压例如为0.4v。因此，当ldo稳压器56与dc/dc变换器58的输入端子73(或二极管96的阴极端子)的电压为5v时，由于二极管96的阳极端子为5.3v，所以二极管96为断开状态。
[0063]
控制逻辑60按照指定的通信标准，将表示电源电路22的各种状态的信息发送到控制器18。控制逻辑60与控制器18之间的通信标准例如也可以是串行通信标准。串行通信标准的一例是i2c(inter-integrated circuit，内部集成电路)方式。i2c接口(i2c i/f)64连接于控制逻辑60。i2c i/f64根据来自控制逻辑60的控制信号与控制器18进行通信。控制逻辑60根据来自控制器18的控制信号，对负载开关54、ldo稳压器56及dc/dc变换器58供给控制信号。
[0064]
(电源电路22的动作例)
[0065]
图3是表示电源电路22的动作的一例的流程图。图4是表示电源电路22的动作的一例的时序图。参照图3、图4，对基于电源电路22的峰值电流对策及电源切断时的plp功能相关的动作的一例进行说明。
[0066]
当经由没有图示的端子对控制逻辑60供给电压时，控制逻辑60开始动作。控制逻辑60开始动作时，监视第1监视端子72的电压、第2监视端子74的电压及ldo稳压器56与dc/dc变换器58的输入端子73的电压，并且使负载开关54为接通状态。
[0067]
设为动作开始时，没有对电源电路22的输入端子51从主机12施加5v电压。因此，如图4的(a)与(d)分别所示，第1监视端子72的电压与第2监视端子74的电压均为0v。虽然没有图示，但ldo稳压器56与dc/dc变换器58的输入端子73的电压也为0v。
[0068]
另外，动作开始时，控制逻辑60如图4的(b)与(c)分别所示，使mos晶体管82、mos晶
体管92为断开状态。虽然没有图示，但控制逻辑60使ldo稳压器56与dc/dc变换器58的切换动作也为停止状态。
[0069]
由此，ldo稳压器56与dc/dc变换器58不产生多个第2电压，而ssd14为动作停止状态。
[0070]
由于第2监视端子74的电压为0v，所以降压dc/dc变换器90的输出电压为0v。ldo稳压器56与dc/dc变换器58的输入端子73和降压dc/dc变换器90的输出端子的电位差(0v)小于二极管96的阈值电压(0.4v)，因此，如图4的(e)所示，二极管96为断开状态。
[0071]
控制逻辑60判定第1监视端子72的电压是否为启动阈值电压或其以上(图3的步骤s102)。启动阈值电压设定为主机12施加到输入端子51的第1电压、例如5v。在步骤s102的判定结果为否的情况下，重复执行步骤s102的判定处理。
[0072]
从主机12将5v的第1电压施加到输入端子51，输入端子51的电压经由保险丝52、负载开关54施加到第1监视端子72。如图4的(a)所示，第1监视端子72的电压成为5v时，图3的步骤s102的判定结果成为是。
[0073]
在步骤s102的判定处理为是的情况下，控制逻辑60如图4的(b)所示，使mos晶体管82为接通状态，将施加到第1监视端子72的来自主机12的第1电压(5v)供给至ldo稳压器56与dc/dc变换器58的输入端子73(图3的步骤s104)。控制逻辑60进而对ldo稳压器56与dc/dc变换器58的切换元件的接通期间与断开期间的比根据想要产生的电压及输入端子73的电压进行调整，产生指定的多个第2电压(图3的步骤s104)。结果，ldo稳压器56与dc/dc变换器58将多个第2电压供给至闪速存储器16、控制器18及dram20。
[0074]
控制逻辑60如图4的(c)所示，使mos晶体管92的状态周期性地变为接通状态与断开状态，将施加到第1监视端子72的来自主机12的第1电压(5v)升压到第3电压，以第3电压向plp电容器80充入电能(图3的步骤s106)。第3电压根据mos晶体管92的接通期间与断开期间的比而变化，因此，控制逻辑60以第3电压成为28v的方式调整mos晶体管92的接通期间与断开期间的比。
[0075]
此外，步骤s104的处理与步骤s106的处理既可以相反的顺序执行，也可以在同一步骤中同时执行两处理。
[0076]
通过步骤s104的处理，ldo稳压器56与dc/dc变换器58将来自主机12的5v降压而产生ssd14的各设备的动作所需的第2电压，并对各设备供给第2电压。在该期间，包括线圈84、二极管86及mos晶体管92的升压dc/dc变换器将来自主机12的5v升压到第3电压，向plp电容器80充入电能。充入的电能是(1/2)cv2。c是plp电容器80的电容，v是第3电压(28v)。
[0077]
存在如下情况，即，在ssd14中，进行向闪速存储器16的写入等特定动作时，ssd14的消耗电流瞬间变大。此时的消耗电流称为峰值电流。主机12的电源的电流容量具有裕度地设计，使得能够应对作为电源的负载的ssd14的峰值电流，但无法应对超过设想的过大的峰值电流。如果产生峰值电流，那么有时主机12会关机。
[0078]
例如，设为在主机12连接有5台ssd14。各ssd14的消耗电力设为12w。主机12对各ssd14供给12v、1a的电力。主机12能够供给的电力设为100w。由于100w大于60w(＝12w
×
5)，所以只要各ssd14消耗12w的电力，那么主机12可以稳定地将12v的额定电压供给至各ssd14。但是，设为在各ssd14产生2a的峰值电流。如果主机12的输出电压仍然为额定的12v，那么5台ssd14的总消耗电力120w(＝2a
×
12v
×
5)超过主机12能够供给的电力100w。因此，
如果产生峰值电流，那么主机12使供给至各ssd14的电力降低到例如20w。因此，各ssd14所需的24w的电力会不足。实施方式的plp电容器80利用充电能量，补充各ssd14的不足部分的电力(4w＝24w－20w)。
[0079]
另外，在数据中心，多个ssd14有时共通连接于1台服务器。处理类似的工作量的多个ssd14在同一时间产生峰值电流的可能性较大。
[0080]
像这样，即使主机12的电源本身无异常，有时也会因峰值电流而导致从主机12供给的电压降低。
[0081]
以往的电源电路22当第1监视端子72的电压成为某阈值电压(例如4.8v)以下时，使mos晶体管82、mos晶体管92为断开状态，停止对plp电容器80充电。由此，将plp电容器80的能量放电，与该放电能量对应的电压供给至ldo稳压器56与dc/dc变换器58的输入端子73。在被供给基于放电能量的电压的期间，ldo稳压器56与dc/dc变换器58产生ssd14的驱动所需的电压(第2电压)。通过该plp功能，ssd14可以将写入中途的数据写入到闪速存储器16。然而，该情况下的plp功能为误动作。如果增大从主机12供给的电压与该某阈值电压的差，那么可以防止plp功能的误动作，但有难以将该差设计得较大的情况。例如关于某种ssd14，从主机12供给的电压与供给至ssd14的各设备的第2电压的差较小。在该情况下，该某阈值电压必须设计成接近从主机12供给的电压的电压。
[0082]
根据实施方式，当产生峰值电流时，利用plp电容器80的放电能量对从主机12供给的电压的降低进行补偿。具体来说，将降压dc/dc变换器90的输出电压(5.3v)作为补偿电压供给至ldo稳压器56与dc/dc变换器58的输入端子73。
[0083]
通过步骤s104的处理，电源电路22产生第2电压的期间，如图4的(a)所示，第1监视端子72的电压为5v，因此，二极管96的阴极端子也为5v。如图4(d)所示，第2监视端子74的电压为28v，降压dc/dc变换器90的输出电压即二极管96的阳极端子的电压为5.3v。二极管96的阳极
·
阴极间电压为低于二极管96的阈值电压(0.4v)的0.3v，二极管96为断开状态。因此，电流不从降压dc/dc变换器90的输出流至二极管96，从而plp电容器80的能量不被消耗。
[0084]
当产生ssd14的峰值电流时，从主机12施加到输入端子51的电压降低。也就是说，如图4(a)所示，第1监视端子72的电压降低。如果第1监视端子72的电压降低到第1阈值电压(例如4.9v)以下，那么二极管96的阴极端子的电压也降低到4.9v以下。降压dc/dc变换器90的输出电压即二极管96的阳极端子的电压为5.3v。因此，二极管96的阳极
·
阴极间电压成为0.4v以上，如图4(e)所示，二极管96成为接通状态。因此，利用plp电容器80的能量的电流从降压dc/dc变换器90的输出经由二极管96流至ldo稳压器56与dc/dc变换器58的输入端子73。因此，与plp电容器80的放电能量对应的补偿电压施加到输入端子73。由此，如图4(a)所示，第1电源监视端子72的电压恢复成5v。结果，可以防止因产生峰值电流所引起的plp功能的误动作。
[0085]
如果第1监视端子72的电压恢复成5v，那么二极管96的阳极
·
阴极间电压成为0.3v，成为二极管96的阈值电压以下。因此，二极管96成为断开状态。利用plp电容器80的能量的电流不流至二极管96，而plp电容器80的能量不被消耗。
[0086]
接下来，对plp功能进行说明。如上所述，以往的电源电路将第1监视端子72的电压与某阈值电压进行比较，使plp功能作动。但是，根据实施方式，在第1监视端子72的电压降低的情况下，与plp电容器80的放电能量对应的电压供给至ldo稳压器56与dc/dc变换器58
的输入端子73。结果，第1监视端子72的电压恢复成原来的电压，而不会低于该某阈值电压。因此，第1监视端子72的电压不能用于plp功能的作动开始的判定。
[0087]
进而，在主机12的电源切断时，第1监视端子72的电压降低，因此，降压dc/dc变换器90的输出电压作为补偿电压供给至输入端子73。因此，plp电容器80的放电能量因补偿电压而被全部消耗，从而失去用于plp功能的能量。
[0088]
在实施方式中，将施加到plp电容器80的阳极端子的plp电容器80的充电电压、即第2监视端子74监视的plp电容器80的充电电压作为plp功能的作动开始条件。在电源电路22将第2电压供给至闪速存储器16、控制器18及dram20的期间，控制逻辑60判定第2监视端子74的电压是否在第2阈值电压以下(图3的步骤s108)。第2阈值电压例如设定为25v。
[0089]
在第2监视端子74的电压不在第2阈值电压以下的情况下，重复执行步骤s108的判定处理。
[0090]
在因停电等而导致主机12的电源意外切断的情况下，不从主机12供给电源，如图4(a)所示，第1监视端子72的电压降低。当第1监视端子72的电压降低到第1阈值电压以下时，如图4(e)所示，二极管96成为接通状态。因此，plp电容器80开始放电，与放电能量对应的电压施加到输入端子73，如图4(a)所示，第1监视端子72的电压恢复成5v。
[0091]
如果从plp电容器80进一步放电，那么如图4(d)所示，第2监视端子74的电压降低。当第2监视端子74的电压降低到第2阈值电压(25v)以下时，控制逻辑60使mos晶体管82为断开状态。由此，不再对第1监视端子72供给与plp电容器80的放电能量对应的电压，因此，如图4(a)所示，第1监视端子72的电压降低到0v。另外，当第2监视端子74的电压降低到第2阈值电压以下时，控制逻辑60使mos晶体管92为断开状态。由此，停止对plp电容器80充电。
[0092]
由于第1监视端子72的电压为0v，所以二极管96仍然为接通状态，与plp电容器80的放电能量对应的电压继续供给至ldo稳压器56与dc/dc变换器58。
[0093]
如果从plp电容器80更进一步放电，而第2监视端子74的电压降低到0v，那么如图4(e)所示，二极管96成为断开状态。
[0094]
另一方面，控制逻辑60在第2监视端子74的电压降低到第2阈值电压(例如25v)以下时，将表示电源切断的通知经由i2c i/f64发送到控制器18。
[0095]
控制器18接收到该通知时，在dram20存储有写入中途的数据的情况下，将写入中途的数据写入到闪速存储器16。电源电路22在该写入的期间，利用plp电容器80的放电能量，对闪速存储器16、控制器18及dram20供给第2电压。
[0096]
由此，即使主机12的电源被意外切断，控制器18也可以将dram20中存储的写入中途的数据写入到闪速存储器16。
[0097]
像以上所说明的那样，根据实施方式，在ssd14中产生峰值电流的情况下，使利用plp电容器80的能量的电流流至ldo稳压器56与dc/dc变换器58，因此，可以防止plp功能的误动作。另一方面，由于监视plp电容器80的充电电压而判断plp功能的作动开始，所以可以适当地使plp功能作动。
[0098]
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。例如，plp电容器80以及mos晶体管82也可以不备置在电源电路22的内部，而在电源电路22外，和电源电路22独立地备置。这些实施方式或其
变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[0099]
[符号的说明]
[0100]
12
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
主机
[0101]
14
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
ssd
[0102]
16
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
闪速存储器
[0103]
18
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
控制器
[0104]
22
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电源电路
[0105]
60
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
控制逻辑
[0106]
56
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
ldo稳压器
[0107]
58、90
ꢀꢀꢀꢀꢀꢀ
降压dc/dc变换器
[0108]
80
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plp电容器
[0109]
82、92
ꢀꢀꢀꢀꢀꢀ
mos晶体管
[0110]
96
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
二极管。

技术特征：

1.一种存储器系统，其特征在于具备：第1端子；非易失性存储器；电容器，具有第2端子；以及电源电路，包括第3端子，且构成为：基于施加到所述第3端子的电压对所述第1端子施加第1电压，使用所述第1电压生成至少1个第2电压，将所述至少1个第2电压供给到所述非易失性存储器，使用所述第1电压生成第3电压，并将所述第3电压施加在所述第2端子，由此，对所述电容器进行能量的充电，在第3端子的电压是第1阈值电压以下且所述第2端子的电压成為高于第2阈值电压的情况，继续所述电容器的充电，并且将基于所述电容器的能量的第4电压供给到所述第1端子，在所述第2端子的电压成为所述第2阈值电压以下的情况，停止所述电容器的充电，将基于所述电容器的能量的第5电压供给到所述第1端子；所述第3电压高于所述第1电压，且所述第2阈值电压高于所述第1阈值电压。2.根据权利要求1所述的存储器系统，其特征在于：所述第2端子是所述电容器的阳极侧的端子。3.根据权利要求1所述的存储器系统，其特征在于：所述电源电路包含：第1转换器，将所述第2端子的电压降压；以及二极管，电连接于所述第1转换器的输出端子以及所述第1端子；且所述二极管包括：电连接于所述输出端子的阳极、及电连接于所述第1端子的阴极。4.根据权利要求3所述的存储器系统，其特征在于：所述电源电路是在所述第1端子的电压与所述第1转换器的输出端子的电压的差成为第3阈值以上的情况，使电流从所述阳极流到所述阴极。5.根据权利要求3所述的存储器系统，其特征在于：所述电源电路包括将所述第1电压升压到所述第3电压的第2转换器，且所述第2端子连接于所述第2转换器的输出端子。6.根据权利要求5所述的存储器系统，其特征在于：在所述第2端子的电压成为所述第2阈值电压以下的情况下，所述电源电路使所述第2转换器的升压动作停止。7.根据权利要求1所述的存储器系统，其特征在于还具备：易失性存储器；以及控制器，控制对所述非易失性存储器的数据的写入；且构成为：所述控制器将对所述非易失性存储器的写入对象的数据写入到所述易失性存储器，所述电源电路是在所述第2端子的电压成为所述第2阈值电压以下的情况，对所述控制器发送通知信号，且所述控制器回应所述通知信号，对所述非易失性存储器写入已写入到所述易失性存储
器的数据。8.根据权利要求1所述的存储器系统，其特征在于还包括：mos晶体管，电连接于所述第3端子以及所述第1端子；且所述电源电路构成为：通过使所述mos晶体管接通，对所述第1端子施加所述第1电压，在所述第3端子的电压是所述第1阈值电压以上的情况，使所述mos晶体管接通，且在所述第2端子的电压成为第2阈值电压以下的情况，通过使所述mos晶体管断开，停止对所述第1端子施加所述第1电压，使所述电容器的充电停止。9.一种电源电路，其特征在于是存储器系统的电源电路，所述存储器系统包括第1端子、非易失性存储器及具有第2端子的电容器，且所述电源电路构成为：对所述第1端子施加第1电压，使用所述第1电压生成至少1个第2电压，将所述至少1个第2电压供给到所述非易失性存储器，使用所述第1电压生成第3电压，并将所述第3电压施加到所述第2端子，由此，对所述电容器进行能量充电，在第3端子的电压在第1阈值电压以下且所述第2端子的电压高于第2阈值电压的情况，继续所述电容器的充电，并且将基于所述电容器的能量的第4电压供给至所述第1端子，在所述第2端子的电压成为所述第2阈值电压以下的情况，停止所述电容器的充电，将基于所述电容器的能量的第5电压供给至所述第1端子，所述第3电压高于所述第1电压，且所述第2阈值电压高于所述第1阈值电压。10.根据权利要求9所述的电源电路，其特征在于还包括：第1转换器，将所述第2端子的电压降压；以及二极管，电连接于所述第1转换器的输出端子以及所述第1端子；且所述二极管包括：电连接于所述输出端子的阳极、及电连接于所述第1端子的阴极。11.根据权利要求10所述的电源电路，其特征在于：包括将所述第1电压升压到所述第3电压的第2转换器，所述第2端子连接于所述第2转换器的输出端子，且在所述第2端子的电压成为所述第2阈值电压以下的情况下，使所述第2转换器的升压动作停止。

技术总结

实施方式提供一种能够防止PLP功能的误动作的存储器系统及电源电路。根据实施方式，存储器系统具备第1端子、非易失性存储器、具有第2端子的电容器、及电源电路。电源电路是使用施加到第1端子的第1电压产生至少1个第2电压，将至少1个第2电压供给至非易失性存储器，使用第1电压产生第3电压，并将第3电压施加到第2端子，由此，向电容器充入电能。电源电路构成为如下，即，相应于第1端子的电压成为第1阈值电压以下，不使电容器的充电停止而将基于电容器的能量的第4电压供给至第1端子，且相应于第2端子的电压成为第2阈值电压以下，使电容器的充电停止，将基于电容器的能量的第5电压供给至第1端子。第1端子。第1端子。