电子设备、非易失存储器、存储单元及控制方法

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1.本技术涉及半导体集成电路领域，尤其涉及一种电子设备、非易失存储器、存储单元及控制方法。

背景技术：

2.随机静态存储器(static random-access memory，sram)技术是目前主流的易失型存储器，具有广阔的应用前景。但其面临着易失性、漏电流功耗大等问题。因此，非易失性随机静态存储器成为了一个研究热点。目前常见的非易失性随机静态存储器的存储单元为7t1r结构或8t2r结构，t表示晶体管，r表示非易失性存储器如阻变型存储器(rram)，但7t1r结构或8t2r结构存在使用了较多数量的晶体管或非易失性存储器，产生存储器尺寸较大，影响存储密度的问题。

技术实现要素：

3.本发明提供了一种电子设备、非易失存储器、存储单元及控制方法，能够进一步减小非易失随机静态存储器的尺寸，提高存储密度。
4.第一方面，根据本发明实施例提供了一种非易失存储单元，所述存储单元包括非易失性存储器、第一反相器、第二反相器、第一开关元件和第二开关元件；所述第一反相器包括第一存储节点，所述第二反相器包括第二存储节点；
5.所述第一开关元件连接在所述第一存储节点和位线之间，控制端连接第一字线；
6.所述第二开关元件连接在所述非易失性存储器的第一电极与反位线之间，控制端连接第二字线；
7.所述第一反相器的输入端连接所述非易失性存储器的第一电极，所述第一反相器的电源端连接第一电源；
8.所述第二反相器的输入端连接所述第一存储节点，所述第二存储节点连接所述非易失性存储器的第二电极，所述第二反相器的电源端连接第二电源。
9.可选的，所述非易失性存储器为阻变型存储器。
10.可选的，所述第一开关元件为第一选通管，所述第一选通管的漏极连接所述位线，源极连接所述第一反相器的输出端，栅极连接所述第一字线。
11.可选的，所述第二开关元件为第二选通管，所述第二选通管的漏极连接所述反位线，源极连接所述阻变型存储器的第一电极，栅极连接所述第二字线。
12.可选的，所述第一反相器的输入端连接在所述阻变型存储器的第一电极和所述第二选通管的源极之间。
13.可选的，所述第一反相器包括第一上拉晶体管和第一下拉晶体管；
14.所述第一上拉晶体管的源极连接所述第一电源；
15.所述第一下拉晶体管的漏极接地，栅极连接所述第一上拉晶体管的栅极；
16.所述第一上拉晶体管的漏极和所述第一下拉晶体管的源极耦接至所述第一存储
节点。
17.可选的，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；
18.所述第二上拉晶体管的源极连接所述第二电源；
19.所述第二下拉晶体管的漏极接地，栅极连接所述第二上拉晶体管的栅极；
20.所述第二上拉晶体管的漏极和所述第二下拉晶体管的源极耦接至所述第二存储节点。
21.第二方面，根据本发明实施例提供了一种控制方法，用于控制第一方面中的任一所述的存储单元，所述方法包括：
22.在进行读操作或写操作时，若所述第一存储节点为高电位，则控制所述第一字线和所述位线为高电位，所述第二字线和所述反位线为低电位，所述第一电源和所述第二电源处于高电位；
23.在进行写操作时，若所述第一存储节点为低电位，则控制所述第一字线为高电位，所述位线、所述反位线和所述第二字线为低电位，所述第一电源和所述第二电源处于高电位；
24.在进行读操作时，若所述第一存储节点为低电位，则控制所述第一字线和所述位线为高电位，所述反位线和所述第二字线为低电位，所述第一电源和所述第二电源处于高电位。
25.第三方面，根据本发明实施例提供了一种非易失存储器，包括第一方面提供的任一所述的存储单元。
26.第四方面，根据本发明实施例提供了一种电子设备，包括第三方面提供的非易失存储器。
27.通过本发明的一个或者多个技术方案，本发明具有以下有益效果或者优点：
28.本发明提供了一种非易失存储单元，包括非易失性存储器、第一反相器、第二反相器、第一开关元件和第二开关元件，由于反相器中使用两个晶体管，因此结合第一开关元件和第二开关软件组成6t1r结构的非易失性存储单元，相比目前的7t1r存储单元或8t2r存储单元，能够减少晶体管和/或非易失性存储器的使用数量，有利于减小非易失性sram存储器的尺寸，提高存储密度；同时，通过第一开关元件和第二开关元件的控制端分别连接第一字线和第二字线，第一反相器和第二反相器分别连接第一电源和第二电源，第一反相器的输入端连接非易失性存储器的第一电极，第二反相器的输入端连接第一存储节点，所述第二存储节点连接所述非易失性存储器的第二电极，如此能够通过控制第一电源或第二电源，第一字线或第二字线的电位大小，在非易失性存储器的高阻态电阻和低阻态电阻的比值r-ratio较小时依旧可以成功恢复出数据，从而提高数据存取质量。
29.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
30.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明
的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
31.在附图中：
32.图1示出了一种7t1r存储单元的结构示意图；
33.图2示出了7t1r存储单元在store与restore模式的波形图；
34.图3示出了7t1r存储单元在不同r-ratio下的数据恢复成功率的示意图；
35.图4示出了一种8t2r存储单元的结构示意图；
36.图5示出了8t2r存储单元在store与restore模式的波形图；
37.图6示出了根据本发明实施例的非易失存储单元的结构示意图。
38.图7示出了根据本发明实施例的6t1r存储器在read与write模式的波形图；
39.图8示出了根据本发明实施例的6t1r存储器在store-set模式的波形图；
40.图9示出了根据本发明实施例的6t1r存储器在store-reset模式的波形图；
41.图10示出了根据本发明实施例的6t1r存储器在restore模式的波形图；
42.图11示出了根据本发明实施例的6t1r存储阵列示意图；
43.图12示出了根据本发明实施例的电子设备示意图；
44.部分附图标记说明：
45.1、第一反相器；11、第一上拉晶体管；12、第一下拉晶体管；2、第二反相器；21、第二上拉晶体管；22第二下拉晶体管；3、非易失性存储器；4、第一开关元件；5、第二开关元件；100、非易失性存储单元；
46.q、第一存储节点；qb、第二存储节点；bl、位线；blb、反位线；wl1、第一字线；wl2、第二字线；vdd1：第一电源；vdd2：第二电源。
具体实施方式
47.为了使本技术所属技术领域中的技术人员更清楚地理解本技术，下面结合附图，通过具体实施例对本技术技术方案作详细描述。在整个说明书中，除非另有特别说明，本文使用的术语应理解为如本领域中通常所使用的含义。因此，除非另有定义，本文使用的所有技术和科学术语具有与本发明所属领域技术人员的一般理解相同的含义。若存在矛盾，本说明书优先。除非另有特别说明，本发明中用到的各种设备等，均可通过市场购买得到或者可通过现有方法制备得到。
48.目前的非易失性随机静态存储器的存储单元常采用7t1r结构或8t2r结构。
49.一种可选的7t1r的非易失随机静态存储器的存储单元结构如图1所示，它是在sram的数据节点三维堆叠1r1t，通过晶体管t控制r的状态。图2提供了7t1r在存储(store)和恢复(restore)时的波形图：在set时，rsl(参考源线)接高电位，rswl(参考字线)接高电位，cvddq接v_set，cvddqb接v_set；在reset时，rsl接低电位，rswl接高电位，cvddq接v_reset，cvddqb接v_reset；在restore时，rsl接低电位，先cvddq接高电位，延迟cvddqb接高电位，随后rswl开启纳秒后关闭。
50.7t1r为单边存储，只需要一个阻变型存储器(rram)就可以存储一个bit位，但是存在数据恢复成功率低，影响成品质量的问题。请参阅图3，可以看出目前7t1r的存储阵列在r-ratio较小(如1.5时)，数据恢复(restore)的成功率仅为60％左右，无法满足需求。
51.一种可选的8t2r的非易失随机静态存储器的存储单元结构如图4所示，它是在
sram的数据节点分别三维堆叠1r1t，通过晶体管t控制r(rram)的状态。图5提供了8t2r在存储(store)和恢复(restore)时的波形图：在set时，cvdd接v_set，rswl接高电位，bl/blb均接v_set；在reset时，cvdd接v_reset，rswl接高电位，bl/blb均接低电位；在restore时，rswl先接高电位，cvdd随后接高电位，rswl在cvdd稳定一段时间后置为低电位，bl/blb均接低电位。
52.8t2r采用差分结构存储，使用两个阻变型存储器(rram)但只存储了一个bit位，在增加了阻变型存储器的数量的同时却没有带来多余的存储位。
53.总的来说，8t2r和7t1r均是在sram的基础上添加1t1r来组成基于sram的非易失存储结构，均需要额外增加晶体管的数量才能控制阻变型存储器。因此，如何进一步减小非易失随机静态存储器的尺寸的同时不影响数据存取质量，成为目前需要解决的一个问题。
54.第一方面，为了进一步减小非易失随机静态存储器的尺寸，请参阅图6，提供了一种非易失存储单元，包括非易失性存储器3、第一反相器1、第二反相器2、第一开关元件4和第二开关元件5；第一反相器1包括第一存储节点q，第二反相器2包括第二存储节点qb；第一开关元件4连接在第一存储节点q和位线bl之间，控制端连接第一字线wl1；第二开关元件5连接在非易失性存储器3的第一电极与反位线blb之间，控制端连接第二字线wl2；第一反相器1的输入端连接非易失性存储器3的第一电极，第一反相器1的电源端连接第一电源vdd1；第二反相器2的输入端连接第一存储节点q，第二存储节点qb连接非易失性存储器3的第二电极，第二反相器2的电源端连接第二电源vdd2。
55.本实施例提供的非易失性存储单元为6t1r结构，相比目前的7t1r存储单元或8t2r存储单元，能够减少晶体管和/或非易失性存储器3的使用数量，有利于减小非易失性sram存储器的尺寸，提高存储密度；同时，通过第一开关元件4和第二开关元件5的控制端分别连接第一字线wl1和第二字线wl2，第一反相器1和第二反相器2分别连接第一电源vdd1和第二电源vdd2，第一反相器1的输入端连接非易失性存储器3的第一电极，第二反相器2的输入端连接第一存储节点q，第二存储节点qb连接非易失性存储器3的第二电极，如此能够通过控制第一电源vdd1或第二电源vdd2，第一字线wl1或第二字线wl2的电位大小，在非易失性存储器3的高阻态电阻和低阻态电阻的比值r-ratio较小时依旧可以成功恢复出数据，从而提高数据存取质量。
56.可选的，非易失性存储器3可以使用铁电随机存取存储器(feram)，磁性随机存取存储器(mram)，相变存储器(pcm)和阻变型存储器(rram)。本实施例采用阻变型存储器rram组成6t1r存储单元。rram具有上电极te和下电极be，第一电极为上电极te和下电极be中的其中之一，第二电极则为上电极te和下电极be中的另一个电极。若无特别说明，则本实施例中的非易失性存储器3为rram，此时第一电极是下电极be，第二电极为上电极te。
57.第一开关元件4和第二开关元件5作为控制存储器读写或存取信号的通路开关的功能，可使用晶体管实现相应功能。本实施例选择选通管，选通管的好处在于与存储单元集成时，不会影响到原有的存储单元性能，其开关速度远低于存储单元的擦写时间。
58.以第一开关元件4为第一选通管，第二开关元件5为第二选通管，非易失性存储器3为阻变型存储器进行说明，请参阅图6，第一选通管的漏极连接位线bl，源极连接第一反相器1的输出端，栅极连接第一字线wl1；第二选通管的漏极连接反位线blb，源极连接阻变型存储器的第一电极，栅极连接第二字线wl2；第一反相器1的输入端连接在阻变型存储器的
第一电极和第二选通管的源极之间。
59.反相器可以将输入信号的相位反转180度，可使用两个场效应晶体管组成。如图6所示，第一反相器1包括第一上拉晶体管11和第一下拉晶体管12；其中：第一上拉晶体管11的源极连接第一电源vdd1；第一下拉晶体管12的漏极接地，栅极连接第一上拉晶体管11的栅极；第一上拉晶体管11的漏极和第一下拉晶体管12的源极耦接至第一存储节点q。第二反相器2包括第二上拉晶体管21和第二下拉晶体管22；其中，第二上拉晶体管21的源极连接第二电源vdd2；第二下拉晶体管22的漏极接地，栅极连接第二上拉晶体管21的栅极；第二上拉晶体管21的漏极和第二下拉晶体管22的源极耦接至第二存储节点qb。
60.可选的，反相器中的第一上拉晶体管11和第二上拉晶体管21可使用p-mosfet(p型场效应晶体管)作为负载管，第一下拉晶体管12和第二下拉晶体管22可使用n-mosfet(n型场效应晶体管)作为驱动管，n-mosfet与p-mosfet组成的互补推拉式结构。
61.上述非易失存储单元以两个反相器结构为基础，两个反相器的电源端独立连接第一电源vdd1和第二电源vdd2，第一选通管和第二选通管的栅极分别独立接第一字线wl1和第二字线wl2，第二反相器2的输出端(即第二存储节点qb)接阻变型存储器的上电极(或下电极)，阻变型存储器的下电极(或上电极)接第二选通管的源极和第一反相器1的输入端。如此可以在调整第二电源vdd2以及第二字线wl2的电位大小的基础上，当阻变型存储器的高阻态电阻和低阻态电阻之间的比值r-ratio较小时依旧可以恢复出rram的值，提高了数据恢复(restore)成功率。
62.本实施例提供的6t1r存储单元，具有如下的优点：
63.1)相比目前已有的7t1r非易失随机静态存储器(sram)不需要使用多余的晶体管，在减小存储单元的尺寸的同时，提高低r-ratio时的数据恢复成功率；
64.2)相比目前已有的8t2r非易失随机静态存储器不需要使用多余的晶体管和阻变型存储器，因此可以减小存储单元的尺寸，增大存储器的存储密度。
65.第二方面，在另一个可选的实施例中提供了第一方面实施例中的6t1r存储单元的控制方法，具体如下：
66.在进行读操作或写操作时，若第一存储节点q为高电位，则控制第一字线wl1和位线bl为高电位，第二字线wl2和反位线blb为低电位，第一电源vdd1和第二电源vdd2处于高电位；
67.在进行写操作时，若第一存储节点q为低电位，则控制第一字线wl1为高电位，位线bl、反位线blb和第二字线wl2为低电位，第一电源vdd1和第二电源vdd2处于高电位；
68.在进行读操作时，若第一存储节点q为低电位，则控制第一字线wl1和位线bl为高电位，反位线blb和第二字线wl2为低电位，第一电源vdd1和第二电源vdd2处于高电位。
69.为了直观说明上述方案，接下来结合附图进行说明：
70.请参阅图7，在进行写(write)操作时，起始时刻第一存储节点q＝0，第二存储节点qb＝1，假设此时写入第一存储节点q＝1，第二存储节点qb＝0，则第一字线wl1置1，第二字线wl2置0，第一电源vdd1与第二电源vdd2均置1但第一电源vdd1的电位略高于第二电源vdd2的第二电位，位线bl置1，反位线blb置0。在写入第一存储节点q＝0，第二存储节点qb＝1时，则位线bl置为0，其它保持不变。
71.请参阅图7，在进行读(read)操作时，起始时刻第一存储节点q＝1，第二存储节点
qb＝0，读取第一存储节点q的值时第一字线wl1置1，第二字线wl2置0，第一电源vdd1与第二电源vdd2均置1，位线bl置1，反位线blb置0，读取过程中位线bl端电压相对于参考电压vref没有变化。若起始时刻第一存储节点q＝0，第二存储节点qb＝1，则读取过程中位线bl端电压相对于参考电压vref有变化。
72.在进行存储(store)操作时，分为set和reset两个状态。在set状态时请参阅图8，若第一存储节点q＝0，第二存储节点qb＝1，则第二字线wl2置1，位线bl和反位线blb均置0，使阻变型存储器rram从高阻值变为低阻值；
73.在reset状态时请参阅图9，若q＝1，qb＝0，则第一字线wl1预先置1，位线bl置1，使第一存储节点q一直为1，再使第二字线wl2置1，反位线blb置为更高电位从而使rram从低阻值变为高阻值；
74.在power-off状态为所有的电压均置为0。
75.在进行恢复(restore)操作时，请参阅图10，位线bl和反位线blb均置0，第一字线wl1置0，第二字线wl2在restore操作前置为设定值v_rwl2，第二电源vdd2率先置为设定值v_rup2，此时第二存储节点qb的电位上升；其次第一电源vdd1置为设定值v_rup1，若阻变型存储器rram为低电阻状态(lrs)，则第二存储节点qb的电位达到v_rup1；若阻变型存储器rram为高电阻状态(hrs)，则第二存储节点qb的电位降至0，第一存储节点q的电位升至v_rup1，然后第一电源vdd1和第二电源vdd2均升至1，第二字线wl2置为0，第一存储节点q和第二存储节点qb点电位达到稳定状态，最后进行读/写操作。
76.上述方法通过调整第二电源vdd2以及第二字线wl2的电位大小，实现了在较小的r-ratio的情况下依旧可以恢复出阻变型存储器rram的值。
77.第三方面，基于相同的发明构思，提供了一种非易失存储器，包括第一方面提供的存储单元。非易失存储器的存储阵列请参见图11，存储阵列中的每一个存储单元均采用如图6所示的非易失性存储单元100。
78.第四方面，基于相同的发明构思，提供了一种电子设备，电子设备可以是移动电话，计算机，数字广播终端，消息收发设备，游戏控制台，平板设备，医疗设备，健身设备，个人数字助理等。
79.如图12所示，电子设备1200可以包括以下一个或多个组件：处理组件1202，存储器1204，电源组件1206，多媒体组件1208，音频组件1210，输入/展现(i/o)的接口1212，传感器组件1214，以及通信组件1216。其中的存储器1204可采用第三方面提供的非易失存储器。
80.处理组件1202通常控制电子设备1200的整体操作，诸如与显示，电话呼叫，数据通信，相机操作和记录操作相关联的操作。处理元件1202可以包括一个或多个处理器1220来执行指令，以完成上述的方法的全部或部分步骤。此外，处理组件1202可以包括一个或多个模块，便于处理组件1202和其他组件之间的交互。例如，处理部件1202可以包括多媒体模块，以方便多媒体组件1208和处理组件1202之间的交互。
81.存储器1204被配置为存储各种类型的数据以支持在设备1200的操作。这些数据的示例包括用于在电子设备1200上操作的任何应用程序或方法的指令，联系人数据，电话簿数据，消息，图片，视频等。存储器1204可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(sram)，电可擦除可编程只读存储器(eeprom)，可擦除可编程只读存储器(eprom)，可编程只读存储器(prom)，只读存储器(rom)，磁存储器，
快闪存储器，磁盘或光盘。
82.电源组件1206为电子设备1200的各种组件提供电力。电源组件1206可以包括电源管理系统，一个或多个电源，及其他与为电子设备1200生成、管理和分配电力相关联的组件。
83.多媒体组件1208包括在电子设备1200和用户之间的提供一个展现接口的屏幕。在一些实施例中，屏幕可以包括液晶显示器(lcd)和触摸面板(tp)。如果屏幕包括触摸面板，屏幕可以被实现为触摸屏，以接收来自用户的输入信号。触摸面板包括一个或多个触摸传感器以感测触摸、滑动和触摸面板上的手势。触摸传感器可以不仅感测触摸或滑动动作的边界，而且还检测与触摸或滑动操作相关的持续时间和压力。在一些实施例中，多媒体组件1208包括一个前置摄像头和/或后置摄像头。当设备1200处于操作模式，如拍摄模式或视频模式时，前置摄像头和/或后置摄像头可以接收外部的多媒体数据。每个前置摄像头和后置摄像头可以是一个固定的光学透镜系统或具有焦距和光学变焦能力。
84.音频组件1210被配置为展现和/或输入音频信号。例如，音频组件1210包括一个麦克风(mic)，当电子设备1200处于操作模式，如呼叫模式、记录模式和语音识别模式时，麦克风被配置为接收外部音频信号。所接收的音频信号可以被进一步存储在存储器1204或经由通信组件1216发送。在一些实施例中，音频组件1210还包括一个扬声器，用于展现音频信号。
85.i/o接口1212为处理组件1202和外围接口模块之间提供接口，上述外围接口模块可以是键盘，点击轮，按钮等。这些按钮可包括但不限于：主页按钮、音量按钮、启动按钮和锁定按钮。
86.传感器组件1214包括一个或多个传感器，用于为电子设备1200提供各个方面的状态评估。例如，传感器组件1214可以检测到设备1200的打开/关闭状态，组件的相对定位，例如组件为电子设备1200的显示器和小键盘，传感器组件1214还可以检测电子设备1200或电子设备1200一个组件的位置改变，用户与电子设备1200接触的存在或不存在，电子设备1200方位或加速/减速和电子设备1200的温度变化。传感器组件1214可以包括接近传感器，被配置用来在没有任何的物理接触时检测附近物体的存在。传感器组件1214还可以包括光传感器，如cmos或ccd图像传感器，用于在成像应用中使用。在一些实施例中，该传感器组件1214还可以包括加速度传感器，陀螺仪传感器，磁传感器，压力传感器或温度传感器。
87.通信组件1216被配置为便于电子设备1200和其他设备之间有线或无线方式的通信。电子设备1200可以接入基于通信标准的无线网络，如wifi，2g或3g，或它们的组合。在一个示例性实施例中，通信部件1216经由广播信道接收来自外部广播管理系统的广播信号或广播相关信息。在一个示例性实施例中，通信部件1216还包括近场通信(nfc)模块，以促进短程通信。例如，在nfc模块可基于射频识别(rfid)技术，红外数据协会(irda)技术，超宽带(uwb)技术，蓝牙(bt)技术和其他技术来实现。
88.通过本发明的一个或者多个实施例，本发明具有以下有益效果或者优点：
89.本发明提供了一种电子设备、非易失存储器、存储单元及控制方法，其中的非易失存储单元包括非易失性存储器、第一反相器、第二反相器、第一开关元件和第二开关元件，由于反相器中使用两个晶体管，因此结合第一开关元件和第二开关软件组成6t1r结构的非易失性存储单元，相比目前的7t1r存储单元或8t2r存储单元，能够减少晶体管和/或非易失
性存储器的使用数量，有利于减小非易失性sram存储器的尺寸，提高存储密度；同时，通过第一开关元件和第二开关元件的控制端分别连接第一字线和第二字线，第一反相器和第二反相器分别连接第一电源和第二电源，第一反相器的输入端连接非易失性存储器的第一电极，第二反相器的输入端连接第一存储节点，所述第二存储节点连接所述非易失性存储器的第二电极，如此能够通过控制第一电源或第二电源，第一字线或第二字线的电位大小，在非易失性存储器的高阻态电阻和低阻态电阻的比值r-ratio较小时依旧可以成功恢复出数据，从而提高数据存取质量。
90.本文中出现的术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系；单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
91.尽管已描述了本技术的优选实施例，但本领域内的普通技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本技术范围的所有变更和修改。
92.显然，本领域的技术人员可以对本技术进行各种改动和变型而不脱离本技术的精神和范围。这样，倘若本技术的这些修改和变型属于本技术权利要求及其等同技术的范围之内，则本技术也意图包含这些改动和变型在内。

技术特征：

1.一种非易失存储单元，其特征在于，所述存储单元包括非易失性存储器、第一反相器、第二反相器、第一开关元件和第二开关元件；所述第一反相器包括第一存储节点，所述第二反相器包括第二存储节点；所述第一开关元件连接在所述第一存储节点和位线之间，控制端连接第一字线；所述第二开关元件连接在所述非易失性存储器的第一电极与反位线之间，控制端连接第二字线；所述第一反相器的输入端连接所述非易失性存储器的第一电极，所述第一反相器的电源端连接第一电源；所述第二反相器的输入端连接所述第一存储节点，所述第二存储节点连接所述非易失性存储器的第二电极，所述第二反相器的电源端连接第二电源。2.如权利要求1所述的存储单元，其特征在于，所述非易失性存储器为阻变型存储器。3.如权利要求2所述的存储单元，其特征在于，所述第一开关元件为第一选通管，所述第一选通管的漏极连接所述位线，源极连接所述第一反相器的输出端，栅极连接所述第一字线。4.如权利要求2所述的存储单元，其特征在于，所述第二开关元件为第二选通管，所述第二选通管的漏极连接所述反位线，源极连接所述阻变型存储器的第一电极，栅极连接所述第二字线。5.如权利要求4所述的存储单元，其特征在于，所述第一反相器的输入端连接在所述阻变型存储器的第一电极和所述第二选通管的源极之间。6.如权利要求2所述的存储单元，其特征在于，所述第一反相器包括第一上拉晶体管和第一下拉晶体管；所述第一上拉晶体管的源极连接所述第一电源；所述第一下拉晶体管的漏极接地，栅极连接所述第一上拉晶体管的栅极；所述第一上拉晶体管的漏极和所述第一下拉晶体管的源极耦接至所述第一存储节点。7.如权利要求2所述的存储单元，其特征在于，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；所述第二上拉晶体管的源极连接所述第二电源；所述第二下拉晶体管的漏极接地，栅极连接所述第二上拉晶体管的栅极；所述第二上拉晶体管的漏极和所述第二下拉晶体管的源极耦接至所述第二存储节点。8.一种控制方法，其特征在于，所述方法用于控制权利要求1-7任一所述的存储单元，所述方法包括：在进行读操作或写操作时，若所述第一存储节点为高电位，则控制所述第一字线和所述位线为高电位，所述第二字线和所述反位线为低电位，所述第一电源和所述第二电源处于高电位；在进行写操作时，若所述第一存储节点为低电位，则控制所述第一字线为高电位，所述位线、所述反位线和所述第二字线为低电位，所述第一电源和所述第二电源处于高电位；在进行读操作时，若所述第一存储节点为低电位，则控制所述第一字线和所述位线为高电位，所述反位线和所述第二字线为低电位，所述第一电源和所述第二电源处于高电位。9.一种非易失存储器，其特征在于，包括权利要求1-7任一所述的存储单元。
10.一种电子设备，其特征在于，包括如权利要求9所述的非易失存储器。

技术总结

本发明公开了一种电子设备、非易失存储器、存储单元及控制方法，其中的存储单元包括非易失性存储器、第一反相器、第二反相器、第一开关元件和第二开关元件；第一反相器包括第一存储节点，第二反相器包括第二存储节点；第一开关元件连接在第一存储节点和位线之间，控制端连接第一字线；第二开关元件连接在非易失性存储器的第一电极与反位线之间，控制端连接第二字线；第一反相器的输入端连接非易失性存储器的第一电极，第一反相器的电源端连接第一电源；第二反相器的输入端连接第一存储节点，第二存储节点连接非易失性存储器的第二电极，第二反相器的电源端连接第二电源；该存储单元能够减小存储器尺寸，提高存储密度。提高存储密度。提高存储密度。