存储器单元编程的制作方法

阅读：评论：0

存储器单元编程
1.本技术要求2020年8月31日提交的美国临时申请案第63/072,259号的权益，所述美国临时申请案以全文引用的方式并入本文中。
技术领域
2.本公开大体上涉及集成电路，且特定来说，在一或多个实施例中，本公开涉及用于存储器单元编程的设备和方法。

背景技术：

3.存储器(例如，存储器装置)通常在计算机或其他电子装置中提供为内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(random-access memory；ram)、只读存储器(read only memory；rom)、动态随机存取存储器(dynamic random access memory；dram)、同步动态随机存取存储器(synchronous dynamic random access memory；sdram)和快闪存储器。
4.快闪存储器已发展成用于广泛范围的电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅或电荷陷阱)或其它物理现象(例如，相变或偏振)进行编程，存储器单元的临限电压(vt)的改变决定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的使用在持续扩增。
5.nand快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于nand快闪存储器的存储器单元阵列布置成使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常被称为nand串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的超过一个选择栅极的变型是已知的。
6.在对存储器进行编程时，存储器单元可编程为通常被称为单层级单元(slc)的存储器单元。slc可使用单个存储器单元来表示一位数(例如，一位)数据。举例来说，在slc中，2.5v或更高的vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5v或更低的vt可指示经擦除存储器单元(例如，表示逻辑1)。此类存储器可以通过包含多层级单元(mlc)、三层级单元(tlc)、四层级单元(qlc)等或其组合来实现较高水平的存储容量，其中存储器单元具有使得能够将更多位数的数据存储于每一存储器单元中的多个层级。举例来说，mlc可经配置以每个由四个vt范围表示的存储器单元存储两个位数的数据，tlc可经配置以每个由八个vt范围表示的存储器单元存储三个位数的数据，qlc可经配置以每个由十六个vt范围表示的存储器单元存储四个位数的数据，等等。
7.编程存储器单元通常利用以下迭代过程：向存储器单元应用编程脉冲，并响应于所述编程脉冲而验证所述存储器单元是否已达到它的所要数据状态，并且重复所述迭代过程直到所述存储器单元通过验证。在每一编程脉冲之前，字线可经预充电，并且在每一编程脉冲之后，字线可放电。在存储器单元通过验证后，可禁止进一步编程存储器单元。迭代过程可利用编程脉冲的改变的(例如，增大的)电压电平来重复，直到选定用于编程操作的每一存储器单元已达到其相应所要数据状态或某种失败被声明(例如，在编程操作期间达到所允许的编程脉冲的最大数目)为止。给定编程操作的迭代性质及每一迭代使用的相对较高电压电平，编程操作可对存储器的速度及功率消耗两者具有显著影响。

技术实现要素：

8.描述了一种存储器。在一些实例中，所述存储器可包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，其中所述多个存取线中的每一存取线连接到所述存储器单元阵列中的相应多个存储器单元；和用于所述存储器单元阵列的存取的控制器，其中所述控制器经配置以使所述存储器进行以下操作：将具有第一目标电压电平和第一脉冲宽度的相应编程脉冲施加到所述多个存取线的第一存取线子集中的每一存取线，其中所述第一存取线子集中的每一存取线连接到所述多个串联连接的存储器单元串中的串联连接的存储器单元串的相应存储器单元；和将具有所述第一目标电压电平和比所述第一脉冲宽度长的第二脉冲宽度的相应编程脉冲施加到所述多个存取线的第二存取线子集中的每一存取线，其中所述第二存取线子集中的每一存取线连接到所述串联连接的存储器单元串的相应存储器单元，且其中所述第一存取线子集中的每一存取线比所述第二存取线子集中的每一存取线更接近所述串联连接的存储器单元串的特定端。
9.描述了一种存储器。在一些实例中，所述存储器可包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，其中所述多个存取线中的每一存取线连接到所述存储器单元阵列中的相应多个存储器单元；和用于所述存储器单元阵列的存取的控制器，其中所述控制器经配置以使所述存储器进行以下操作：将多个编程脉冲中的特定编程脉冲施加到连接到被选择用于编程操作的多个存储器单元中的每一存储器单元的存取线，其中所述多个编程脉冲中的每一编程脉冲具有相应目标电压电平和相应所要脉冲宽度；在所述特定编程脉冲的所述施加之后，针对所述多个存储器单元的多个存储器单元分组中的每一存储器单元分组，确定所述存储器单元分组中没有通过所述编程操作的验证操作的存储器单元的数目；和响应于所述多个存储器单元分组中的任何存储器单元分组中的失效存储器单元的所述数目超出响应于所述多个存储器单元的特定存储器单元分组中的失效存储器单元的所述数目而确定的阈值，调整所述多个编程脉冲中的后续编程脉冲的所述相应所要脉冲宽度。
10.描述了一种存储器。在一些实例中，所述存储器可包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，其中所述多个存取线中的每一存取线连接到所述存储器单元阵列中的相应多个存储器单元；和用于所述存储器单元阵列的存取的控制器，其中所述控制器经配置以使所述存储器进行以下操作：将具有第一目标电压电平和第一脉冲宽度的相应第一编程脉冲施加到所述多个存取线的第一存取线子集中的每一存取线，其中所述第一存取线子集中的每一存取线连接到所述多个串联连接的存储器单元串中
的串联连接的存储器单元串的相应存储器单元，且其中用于所述第一存取线子集中的每一存取线的所述相应第一编程脉冲为所述第一存取线子集中的所述存取线上的相应编程操作的相应多个编程脉冲中的特定编程脉冲；针对所述第一存取线子集中的存取线：在将所述相应第一编程脉冲施加到所述存取线之后，确定所述存取线的所述相应多个存储器单元的特定存储器单元分组中没有通过验证操作的存储器单元的第一数目；在将所述相应第一编程脉冲施加到所述存取线之后，确定所述存取线的所述相应多个存储器单元的不同存储器单元分组中没有通过所述验证操作的存储器单元的第二数目；响应于存储器单元的所述第一数目而确定大于或等于存储器单元的所述第一数目的第一阈值；和响应于存储器单元的所述第二数目超出所述第一阈值，调整待施加到所述第一存取线子集中的每一存取线以用于其相应编程操作的其相应多个编程脉冲中的相应第二编程脉冲的脉冲宽度；将具有所述第一目标电压电平和比所述第一脉冲宽度长的第二脉冲宽度的相应第一编程脉冲施加到所述多个存取线的第二存取线子集中的每一存取线，其中所述第二存取线子集中的每一存取线连接到所述串联连接的存储器单元串的相应存储器单元，其中所述第一存取线子集中的每一存取线比所述第二存取线子集中的每一存取线更接近所述串联连接的存储器单元串的特定端，且其中用于所述第二存取线子集中的每一存取线的所述相应第一编程脉冲为所述第二存取线子集中的所述存取线上的相应编程操作的相应多个编程脉冲中的特定编程脉冲；和针对所述第二存取线子集中的存取线：在将所述相应第一编程脉冲施加到所述存取线之后，确定所述存取线的所述相应多个存储器单元的特定存储器单元分组中没有通过验证操作的存储器单元的第三数目；在将所述相应第一编程脉冲施加到所述存取线之后，确定所述存取线的所述相应多个存储器单元的不同存储器单元分组中没有通过所述验证操作的存储器单元的第四数目；响应于存储器单元的所述第三数目而确定大于或等于存储器单元的所述第三数目的第二阈值；和响应于存储器单元的所述第四数目超出所述第二阈值，调整待施加到所述第二存取线子集中的每一存取线以用于其相应编程操作的其相应多个编程脉冲中的相应第二编程脉冲的脉冲宽度。
附图说明
11.图1是根据实施例的存储器的简化框图，所述存储器作为电子系统的部分与处理器通信。
12.图2a至2b是如可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。
13.图2c是如可用于参考图1描述的类型的存储器中的存储器单元阵列的一部分的元件的透视图。
14.图3a描绘根据实施例的具有各种大小的横截面的半导体柱的一部分及围绕所述柱形成的若干存取线。
15.图3b描绘图3a的存取线可能具有的电阻电平的关系的曲线图。
16.图4a和4b描绘在初始编程脉冲及用于与实施例一起使用的后续较高编程脉冲期间被选择用于编程操作的存取线的电压电平的时序图。
17.图5描绘根据实施例的可针对存储器单元块的n+1个存取线发生的电阻值的曲线图。
18.图6a是根据实施例的存储器单元的若干分组的表示，所述存储器单元连接到驱动器以用于将所施加电压电平提供到连接到存储器单元的分组中的存储器单元中的每一者的存取线。
19.图6b概念上描绘根据实施例的针对图6a的存储器单元的每一分组的没有通过验证操作的存储器单元的数目。
20.图7描绘在若干编程操作期间操作根据实施例的存储器的方法的流程图。
21.图8描绘在一或多个编程操作期间操作根据实施例的存储器的方法的流程图。
具体实施方式
22.在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明示出特定实施例。在图式中，在若干视图中相同的参考标号始终描述大体上类似的组件。在不脱离本公开的范围的情况下，可以利用其它实施例，且可以作出结构、逻辑和电性改变。因此，以下详细描述不应被视为具有限制意义。
23.举例来说，本文中所使用的术语“半导体”可指一层材料、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层，以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前工艺步骤在基底半导体结构中形成区/结，且术语半导体可包含含有此类区/结的下伏层。
24.除非另外从上下文显而易见，否则如本文中所使用的术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地，除非另外根据上下文显而易见，否则如本文中所使用的术语“连接(connecting)”以及其各种相关形式(例如connect、connected、connection等)是指电性连接。
25.在本文中认识到，即使在值可能意图相等的情况下，工业加工和操作的可变性和精确度仍可能会导致与其既定值的差异。这些可变性和精确度通常取决于在集成电路装置的制造和操作中使用的技术。因而，如果值意图相等，那么将那些值视为相等而不考虑其所得值。
26.图1是根据实施例的呈存储器(例如，存储器装置)100的形式的第一设备的简化框图，所述第一设备作为呈电子系统的形式的第三设备的部分与呈处理器130的形式的第二设备通信。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数字相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等。处理器130，例如在存储器装置100外部的控制器，可为存储器控制器或其它外部主机装置。
27.存储器装置100包含可逻辑上布置成行和列的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(通常被称为位线)。单个存取线可能与存储器单元的多于一个逻辑行相关联且单个数据线可能与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够经编程为至少两个目标数据状态中的一个。
28.提供行解码电路系统108和列解码电路系统110以解码地址信号。接收地址信号并
对地址信号进行解码，以存取存储器单元阵列104。存储器装置100还包含输入/输出(i/o)控制电路112以管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与i/o控制电路112和行解码电路108及列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与i/o控制电路系统112和控制逻辑116通信以锁存传入命令。
29.控制器(例如，在存储器装置100内部的控制逻辑116)响应于所述命令控制对存储器单元阵列104的存取，且可产生外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，感测操作[其可包含读取操作和验证操作]、编程操作和/或擦除操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信，以响应于地址而控制行解码电路系统108和列解码电路系统110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104的存储器单元的分组，例如预留的存储器单元块。
[0030]
控制逻辑116还可与高速缓冲寄存器118通信。高速缓冲寄存器118在存储器单元阵列104忙于分别写入或读取其它数据的同时锁存如由控制逻辑116引导的传入或传出数据以暂时存储数据。在编程操作(例如，写入操作)期间，数据可从高速缓冲寄存器118传递到数据寄存器120以用于传送到存储器单元阵列104；随后可从i/o控制电路112将新数据锁存于高速缓冲寄存器118中。在读取操作期间，可将数据从高速缓冲寄存器118传递到i/o控制电路112以输出到外部处理器130；接着可将新数据从数据寄存器120传递到高速缓冲寄存器118。高速缓冲寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器可进一步包含感测装置(图1中未展示)，以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与i/o控制电路112和控制逻辑116通信以锁存状态信息以用于输出到处理器130。
[0031]
存储器装置100在控制逻辑116处经由控制链路132从处理器130接收控制信号。控制信号可包含芯片启用ce#、命令锁存启用cle、地址锁存启用ale、写入启用we#、读取启用re#和写入保护wp#。取决于存储器装置100的性质，可进一步经由控制链路132接收额外或替代的控制信号(未展示)。存储器装置100经由多路复用的输入/输出(i/o)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)且经由i/o总线134将数据输出到处理器130。
[0032]
举例来说，可在i/o控制电路112处经由i/o总线134的输入/输出(i/o)引脚[7:0]接收到命令并且接着可将所述命令写入到命令寄存器124中。可在i/o控制电路112处经由i/o总线134的输入/输出(i/o)引脚[7:0]接收地址并且接着可将所述地址写入到地址寄存器114中。可在i/o控制电路112处经由用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]接收数据并且接着可将所述数据写入到高速缓冲寄存器118中。随后可将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可省略高速缓冲寄存器118，且可将数据直接写入到数据寄存器120中。还可经由用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]输出数据。虽然可参考i/o引脚，但它们可包含通过外部装置(例如，处理器130)实现到存储
器装置100的电连接的任何导电节点，例如常用的导电衬垫或导电凸块。
[0033]
本领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可不必与集成电路装置的相异组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分，以执行图1的单个块组件的功能性。
[0034]
此外，虽然根据各种信号的接收和输出的流行惯例而描述具体i/o引脚，但应注意，可在各种实施例中使用其它i/o引脚(或其它i/o节点结构)的组合或其它数目个i/o引脚(或其它i/o节点结构)。
[0035]
图2a是如可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的例如nand存储器阵列等存储器单元阵列200a的一部分的示意图。存储器阵列200a包含存取线(例如字线2020到202n)及数据线(例如位线2040到204m)。字线202可以多对一关系连接到图2a中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200a可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电类型以例如形成p阱，或具有n型导电性以例如形成n阱。
[0036]
存储器阵列200a可以行(每行对应于字线202)及列(每列对应于位线204)布置。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如nand串2060到206m中的一个。每一nand串206可连接(例如，选择性地连接)到共同源极(src)216且可包含存储器单元2080到208n。存储器单元208可表示用于存储数据的非易失性存储器单元。存储器单元2080到208n可包含旨在用于存储数据的存储器单元，并且可另外包含不旨在用于存储数据的其它存储器单元，例如虚设存储器单元。虚设存储器单元通常不可由存储器的用户存取，且通常替代地并入到串联连接的存储器单元串中以获得众所周知的操作优点。
[0037]
每一nand串206中的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)(例如选择栅极2100到210m中的一个(例如，其可为源极选择晶体管，通常被称为选择栅极源极))与选择栅极212(例如，场效应晶体管)(例如，选择栅极2120到212m中的一个(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极))之间。选择栅极2100到210m可共同地连接到选择线214，例如源极选择线(sgs)，且选择栅极2120到212m可共同地连接到选择线215，例如漏极选择线(sgd)。虽然描绘为传统的场效应晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可表示串联连接的多个选择栅极，其中串联的每个选择栅极经配置以接收相同或独立的控制信号。
[0038]
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可能连接到对应nand串206的存储器单元2080。举例来说，选择栅极2100的漏极可能连接到对应nand串2060的存储器单元2080。因此，每一选择栅极210可经配置以选择性地将对应的nand串206连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
[0039]
每个选择栅极212的漏极可连接到对应的nand串206的位线204。举例来说，选择栅极2120的漏极可连接到用于对应nand串2060的位线2040。每个选择栅极212的源极可连接到对应的nand串206的存储器单元208n。举例来说，选择栅极2120的源极可连接到对应的nand串2060的存储器单元208n。因此，每一选择栅极212可经配置以将对应的nand串206选择性地连接到对应的位线204。每一选择栅极212的控制栅极可连接到选择线215。
[0040]
图2a中的存储器阵列可为准二维存储器阵列且可具有大体平面结构，例如，其中共同源极216、nand串206和位线204在基本上平行的平面中延伸。替代地，图2a中的存储器阵列可能是三维存储器阵列，例如其中nand串206可以大体上垂直于含有共同源极216的平面且大体上垂直于含有位线204的平面的方式延伸，所述位线204可大体上平行于含有共同源极216的平面。
[0041]
如图2a中所示，存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压改变)的数据存储结构234(例如，浮动栅极、电荷阱或其它被配置成存储电荷的结构)，以及控制栅极236。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236大体上由一或多种导电材料形成。在一些情况下，存储器单元208可另外具有经界定的源极/漏极(例如，源极)230和经界定的源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情况下形成)字线202。
[0042]
存储器单元208的列可为nand串206或选择性地连接到给定位线204的多个nand串206。存储器单元208的行可为共同地连接到给定字线202的存储器单元208。存储器单元208的行可但不必包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的物理页的一或多个组，且存储器单元208的物理页通常包含共同地连接到给定字线202的每一其它存储器单元208。举例来说，共同地连接到字线202n且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208(例如，偶数存储器单元)的一个物理页，而共同地连接到字线202n且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。尽管在图2a中未明确地描绘位线2043到2045，但从图中显而易见，存储器单元阵列200a的位线204可从位线2040到位线204m连续地编号。共同地连接到给定字线202的存储器单元208的其它分组还可界定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可视为存储器单元的物理页。存储器单元的物理页(其在一些实施例中仍可为整个行)的在单个读取操作期间被读取或在单个编程操作期间被编程的部分(例如，存储器单元的上部页或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线2020到202n的所有存储器单元(例如，共享共同字线202的所有nand串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页的存储器单元。
[0043]
尽管结合nand快闪存储器论述图2a的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，sonos或其它经配置以存储电荷的数据存储结构)和其它架构(例如，and阵列、nor阵列等)。
[0044]
图2b是存储器单元阵列200b的一部分的另一示意图，所述存储器单元阵列如例如可作为存储器单元阵列104的一部分用于参考图1描述的类型的存储器中。图2b中的相同编号的元件对应于关于图2a提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand存储器阵列200b可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当nand串206的存储器单元的沟道区。nand串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040到204m，且通过选择晶体管210(例如，可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到
共同源极216。多个nand串206可选择性地连接到同一位线204。nand串206的子集可通过对选择线2150到215k施加偏压来连接到其相应位线204，以选择性地激活各自在nand串206与位线204之间的特定选择晶体管212。可通过对选择线214施加偏压来激活选择晶体管210。每一字线202可连接到存储器阵列200b的存储器单元的多个行。通过特定字线202彼此共同地连接的存储器单元行可共同称为层。
[0045]
三维nand存储器阵列200b可形成于外围电路226上方。外围电路226可表示用于存取存储器阵列200b的各种电路。外围电路226可包含互补电路元件。举例来说，外围电路226可包含形成于同一半导体衬底上的n沟道和p沟道晶体管两者，此工艺通常被称为cmos或互补金属氧化物半导体。尽管由于集成电路制造和设计的进步，cmos常常不再利用严格的金属氧化物半导体构造，但为了方便起见保留cmos命名。
[0046]
图2c是如可用于参考图1描述的类型的存储器中的存储器单元阵列200c的一部分的元件的透视图。图2c中的相同编号元件对应于如关于图2a提供的描述。图2c提供三维nand存储器阵列结构的一个实例的替代细节。三维nand存储器阵列200c可并入有可包含半导体柱218的竖直结构，其中柱218的一部分可充当nand串的存储器单元的沟道区。柱218可各自以多对一关系连接到位线204及源极216。对于一些实施例，柱218可具有中空芯。可在柱218与选择线(例如，漏极选择线)215的每一相交点处形成选择晶体管(例如，漏极选择晶体管)212(图2c中未识别)。可在柱218与选择线(例如，源极选择线)214的每一相交点处形成选择晶体管(例如，源极选择晶体管)210(图2c中未识别)。可在柱与存取线(例如，字线)202的每一相交点处形成存储器单元208(图2c中未识别)。三维nand存储器阵列200c描绘字线202可形成为导电板(例如，平行导电板)，且每一字线202可邻近(例如，紧邻)至少一个其它字线202。
[0047]
尽管图2c的柱218本质上描绘为圆柱形，但典型制造技术可产生具有各种大小的横截面的柱218。举例来说，虽然柱218可通过使用圆形掩模形成通孔而制造，但其所得形状可能不是圆柱形的，且可替代地沿着其长度具有变化的直径。图3a描绘具有各种大小的横截面的半导体柱218的一部分及围绕所述柱218形成的若干存取线202。存取线202可为例如图2c中所描绘的导电板。因而，在具有较大横截面的部分处与柱218相交的存取线202可具有比在具有较小横截面的部分处与柱218相交的存取线202更大的电阻。在图3a的实例中，可预期存取线2026具有比其余存取线2020到2025和2027中的每一者大的电阻。图3b描绘存取线202可能具有的电阻电平的关系的曲线图。
[0048]
编程通常涉及将一或多个编程脉冲施加到所选字线，且因此施加到与所选字线连接(例如，其控制栅极连接到所选字线)的存储器单元行的控制栅极。典型编程脉冲可开始于13v或附近且趋向于增加每一后续编程脉冲施加的量值。尽管程序电位(例如编程脉冲的电压电平)施加到所选字线，但可将例如接地电位(例如0v)的使能电压施加到被选择用于编程的存储器单元(即，编程操作意图将其数据状态移位到某一更高层级的那些存储器单元)的沟道。这可导致从沟道到这些所选存储器单元的电荷存储结构的电荷转移。举例来说，浮动栅极通常通过电子从沟道到浮动栅极的直接注入或福勒-诺德海姆(fowler-nordheim)隧穿而充电，从而产生在经编程状态下通常大于零的阈值电压。
[0049]
禁止电压(例如，vcc)通常施加到位线，所述位线选择性地连接到含有存储器单元的nand串，所述存储器单元连接到所选字线且不被选择用于编程或不再被选择用于编程。
除选择性地连接到已经处于其目标数据状态的存储器单元的位线之外，这些未选位线还可进一步包含未通过编程操作寻址的位线。举例来说，数据的逻辑页可对应于连接到特定字线且选择性地连接到位线的某一特定子集(例如，每隔一个位线)的存储器单元，以使得位线的其余子集将不被选择用于编程操作且因此被禁止。
[0050]
在施加一或多个编程脉冲之间，通常执行验证操作以检查每一所选存储器单元以确定其是否已达到其目标数据状态。如果所选存储器单元已达到其目标数据状态，例如，通过验证操作，那么在保持其它所选存储器单元仍需要额外编程脉冲达到其目标数据状态的情况下，可禁止进一步编程。在验证操作之后，如果存在尚未完成编程的存储器单元(例如，未通过验证操作)，那么可施加额外编程脉冲。施加编程脉冲接着执行验证操作(例如，编程操作的程序验证阶段)的此过程通常继续，直到所有所选存储器单元已达到其目标数据状态为止。举例来说，如果已施加特定数目个编程脉冲(例如，最大数目)，或已达到编程脉冲的特定电压电平(例如，最大电压电平)，且一或多个所选存储器单元仍尚未完成编程，那么可将那些存储器单元标记为有缺陷的。各种实施例试图减少编程操作的这些程序验证阶段的数目。
[0051]
图4a和4b描绘在初始编程脉冲4000及后续较高编程脉冲400
x
期间被选择用于编程操作的存取线的电压电平的时序图。编程脉冲4000的迹线4400可表示被选择用于编程操作的最接近将各种电压电平施加到所选存取线的驱动器的存储器单元处的所选存取线的电压电平，而编程脉冲4000的迹线4420可表示被选择用于编程操作的最远离所述驱动器的存储器单元处的所选存取线的电压电平。类似地，编程脉冲400
x
的迹线440
x
可表示最接近驱动器的存储器单元处所选存取线的电压电平，而编程脉冲400
x
的迹线442
x
可表示最远离驱动器的存储器单元处的所选存取线的电压电平。
[0052]
在典型编程操作中，包含所选存取线的nand串的所有存取线初始地增加到某一共同电压电平，例如传递电压。因而，在图4a中的时间t0与t1之间描绘编程脉冲4000的电压电平的第一逐步增加，且在图4b中的时间t0与t1之间描绘编程脉冲400
x
的电压电平的第一逐步增加，这可被称作t
pchg
。对于两个编程脉冲，这些电压电平可相同。如图4a和4b中所描绘，归因于存取线的rc时间常数，远离驱动器的存取线的响应将比更接近驱动器的响应慢。因而，迹线4400和440
x
分别在迹线4420和442
x
之前达到所要电压电平，例如，vpass。在一些情况下，迹线4420和442
x
可未在时间t1之前达到vpass。
[0053]
对于每一编程脉冲，所选存取线可接着从vpass朝向编程电压电平增加，所述编程电压电平例如用于编程脉冲4000的vpgm0和用于编程脉冲400
x
的vpgm
x
，而非所选存取线可保持在vpass电压电平。时间t1与t2之间的时间段可被称为t
rise
。此时间段可通常被定义为在电压产生系统(例如电荷泵)的输出端处和在用于代表性编程电压电平的所选存取线的开始处达到所要电压电平所必需的时间。所要电压电平可为编程电压电平，或其可为某一中间电压电平，例如在编程电压电平的1％内。虽然此时间段可通常被视为独立于所选存取线的rc特性，但所选存取线的rc特性将影响其对所施加电压的自身响应。因而，迹线4400和440
x
分别在迹线4420和442
x
之前达到或接近其所要编程电压电平，例如vpgm0和vpgm
x
。另外，在较高电压电平下，这些效应可变得更显著，其中迹线442
x
比在其相应时间t2处的迹线4420更远离其所要编程电压电平vpgm
x
。此外，如果时间段t
rise
对于编程脉冲4000和400
x
两者相等，那么足以使迹线440
x
获得所要电压电平的时间段可能不足以使迹线440
x
获得其所要电
压电平。
[0054]
对于每一编程脉冲，接着可允许所选存取线维持或进一步接近时间t2与t3之间(其可被称为t
flat
)的其相应编程电压电平。一般来说，此时间段可涉及被视为足以影响连接到所选存取线的经启用以进行编程的存储器单元的阈值电压的改变(例如，增大)的时间段。然而，由于迹线4400和440
x
通常分别高于迹线4420和442
x
，因此在此时间段期间，相比于更远离驱动器的经启用存储器单元，可预期更接近驱动器的经启用存储器单元经历其阈值电压的更有效改变。此外，参考编程脉冲400
x
，此影响可能更明显。结果是更接近驱动器的存储器单元可比更远离驱动器的存储器单元更快速地编程，这可能需要用于所有所选存储器单元的额外编程脉冲获得其所要的数据状态。
[0055]
对于每一编程脉冲，接着可允许所选存取线放电到在时间t3与t4之间的某一放电电压电平，例如vdis，其可被称为t
fall
。因为验证操作(例如，感测操作)可在编程脉冲之后执行，或可在不执行验证操作的情况下施加后续编程脉冲，所以放电电压电平可接近传递电压电平vpass。
[0056]
以下论述将集中于编程脉冲的时间t1到时间t4的时间段。对于此论述，电压产生系统可为电荷泵。将参考以下参数：
[0057]
vmax＝电压产生系统的最大所产生电压
[0058]
rpmp＝电压产生系统的电阻电平
[0059]
cpmp＝电压产生系统的电容电平
[0060]
rwl＝所选存取线的电阻电平
[0061]
cwl＝所选存取线的电容电平
[0062]
vstart＝时间t1处的电压电平
[0063]
vtarget＝编程脉冲的所要电压电平
[0064]
vdis＝所要放电电压电平
[0065]
g＝接近目标，所要电压电平的百分比
[0066]
参考图4a和4b论述的时间段t
rise
可由方程1描述。此时间段可由电压产生系统的rc特性支配，且可能不取决于存取线的r或c上的任何显著性。
[0067]
t
rise
＝rpmp*cpmp*ln[(vmax-vstart)/(vmax-vtarget)](方程1)
[0068]
虽然在时间t2处，存取线的近端侧可被认为达到目标电压电平vtarget，但存取线的远端侧可预期斜升较慢且可通常在给定时间段t
rise
的时间t2处达到低于vtarget的中间电压，例如v
rise
，如通过方程2所描述。
[0069]vrise
＝vstart+(vmax-vstart)*[1-exp(-t
rise
/rwl*cwl)](方程2)
[0070]
虽然t
rise
的值可能不预期显著取决于存取线的rc特性，但其可取决于目标电压电平。举例来说，初始编程脉冲可具有vtarget_init_pulse的目标电压电平，而第n编程脉冲可具有高于vtarget_init_pulse的vtarget_nth_pulse的目标电压电平。第n编程脉冲的t
rise
的值，例如t
rise(nth)
，可表达为t
rise(nth)
＝q
rise(nth)
*t
rise(init)
，其中q
rise(nth)
可由方程3描述：
[0071]qrise(nth)
＝(ln[(vmax-vstart)/(vmax-vtarget_nth_pulse)])/(ln[(vmax-vstart)/(vmax
[0072]-vtarget_init_pulse)])(方程3)
[0073]
参考图4a和4b论述的时间段t
flat
可由方程4描述。时间段t
flat
可定义为存取线达到中间电压电平vint1所需的时间，在电压产生系统已达到目标电压电平vtarget之后，例如在t
rise
之后，所述中间电压电平vint1可表达为目标电压电平vtarget的目标百分比(例如，99％)。此时间段可由存取线的rc特性支配。
[0074]
t
flat
＝rwl*cwl*ln[(vtarget-v
rise
)/(vtarget-vint1)](方程4)
[0075]
t
flat
的值可取决于存取线的rc特性以及编程脉冲的目标电压电平。t
flat
的基值，例如t
flat(init)
，可基于存取线的特定电阻(例如rdes)和特定电容(例如cdes)和初始目标电压电平vtarget_init_pulse。因此，第n编程脉冲的t
flat
的值，例如t
flat(nth)
，可表达为t
flat(nth)
＝q
flat(nth)
*t
flat(init)
*b
rc
+y
vtarget
，其中q
flat(nth)
可为主要取决于相对目标电压电平的乘数，b
rc
可为主要取决于相对rc特性的乘数，且y
vtarget
可为主要取决于目标电压电平的校正因数。乘数b
rc
可具有对相对目标电压电平的较弱相依性，所述相对目标电压电平可通过差距分析集回到y
vtarget
参数中。rdes和cdes的值可表示存储器单元块的特定存取线(例如最接近串联连接的存储器单元串的一端的存取线)的测量值或预期值，所述一端例如最接近存储器单元块的共同源极的一端。用于每一存取线的cwl的值还可被认为等于cdes。
[0076]
乘数q
flat(nth)
可由方程5描述：
[0077]qflat(nth)
＝(ln[(vtarget_nth_pulse-v
rise_nth_pulse
)/(vtarget_nth_pulse-vint1_nth_pulse)])/(ln[(vtarget_init_pulse-v
rise_init_pulse
)/(vtarget_init_pulse-vint1_init_pulse)])(方程5)
[0078]
乘数b
rc
可被描述为用针对存取线的rc特性(例如rwl*cwl)的特定编程脉冲的vtarget计算的t
flat
的值与针对特定rc特性(例如rdes*cdes)的相同vtarget计算的t
flat
的值的比。举例来说，可针对在初始编程脉冲之后的编程脉冲计算乘数b
rc
。
[0079]
参考图4a和4b论述的时间段t
fall
可由方程6描述。时间段t
fall
可定义为将存取线放电到中间电压电平vint2所需的时间，所述中间电压电平vint2可表达为放电电压电平vdis的目标百分比(例如，101％)。此时间段可由存取线的rc特性支配。
[0080]
t
fall
＝rwl*cwl*ln[(vtarget-vdis)/(vint2-vdis)](方程6)
[0081]
t
fall
的值可取决于存取线的rc特性以及编程脉冲的目标电压电平。t
fall
的基值，例如t
fall(init)
，可基于存取线的特定电阻(例如rdes)和特定电容(例如cdes)和初始目标电压电平vtarget_init_pulse。因此，第n编程脉冲的t
fall
的值，例如t
fall(nth)
，可表达为t
fall(nth)
＝q
fall(nth)
*t
fall(init)
*c
rc
，其中q
fall(nth)
可为主要取决于相对目标电压电平的乘数，且c
rc
可为主要取决于相对rc特性的乘数。
[0082]
乘数q
fall(nth)
可由方程7描述：
[0083]qfall(nth)
＝(ln[(vtarget_nth_pulse-v
rise_nth_pulse
)/(vtarget_nth_pulse-vint1_nth_pulse)])/(ln[(vtarget_init_pulse-v
rise_init_pulse
)/(vtarget_init_pulse-vint1_init_pulse)])(方程7)
[0084]
乘数c
rc
可描述为存取线的rc特性(例如rwl*cwl)与特定rc特性(例如rdes*cdes)的比率。
[0085]
图5描绘可针对存储器单元块的n+1个存取线发生的电阻值的曲线图。可响应于可按已知方式实验上地、凭经验或通过模拟确定的电阻特性的确定而确定存储器单元块的此曲线图。参见例如颁予许丹(dan xu)等人的标题为“用于确定存取线的电容和电阻特性的
设备和方法(apparatus and methods for determination of capacitive and resistive characteristics of access lines)”的第16/877,710号美国专利申请案和颁予许丹等人的标题为“用于确定存取线的电阻特性的存储器阵列结构和方法(memory array structures and methods for determination of resistive characteristics of access lines)”的第62/954,057号美国临时专利申请案。一个存储器单元块的表征可被认为表示相同或不同存储器中的其它存储器单元块。举例来说，一个存储器单元块的存取线在所述存储器单元块内的特定位置处的电阻值可被认为是在相同或不同存储器中的一或多个其它存储器单元块的存取线在其相应存储器单元块内的相同位置处的电阻值。类似地，一个存储器单元块的存取线在所述存储器单元块内的特定位置处的电阻值可被认为是其它存取线(例如包含特定位置处的存取线的连续存取线子集)在所述存储器单元块内的不同位置处的电阻值。
[0086]
线550可表示随存取线位置而变的存取线的电阻值，其中存取线0处于串联连接的存储器单元串的一端，且存取线n处于另一端。已发现更接近串联连接的存储器单元串的共同源极端的存取线的电阻值通常低于更接近串联连接的存储器单元串的数据线端的存取线的电阻值。存取线的电阻值可属于电阻值的若干范围552中的一者，例如，范围5520到5522。每一范围552可具有代表性电阻值。每一代表性电阻值可为其对应电阻值范围552的下限(例如最低)值、其对应电阻值范围552的上限(例如最高)值、其对应电阻值范围552的平均值，或从其对应电阻值范围552的下限值到上限值的某一其它值。如本文所使用，平均值将指数据集的中心趋势的任何量度，例如所述数据集的平均值、中值和/或模式。对于一些实施例，可认为用于前述时序参数方程的存取线的电阻值等于其中所述存取线的所标绘电阻值驻留的范围552的代表性电阻值。然而，在确定个别电阻值的情况下，可替代地使用个别电阻值。特定电阻值rdes可被认为等于最低范围5520的代表性电阻值。
[0087]
点554可表示范围5520与范围5521之间的过渡，且点556可表示范围5521与范围5522之间的过渡。举例来说，存取线0到α的分组可各自具有在范围5520内的电阻值，存取线α+1到β的分组可各自具有在范围5521内的电阻值，且存取线β+1到n的分组可各自具有在范围5522内的电阻值。可使用电阻值的更少或额外范围552。范围552中的每一者的代表性电阻值可用于确定其对应的存取线分组中的每一存取线的所要时序参数。
[0088]
对于一些实施例，可认为存取线的代表性电容值对于存储器单元块的存取线中的每一者为相同的，且可实验上地、凭经验或通过模拟来确定所述代表性电容值。对于其它实施例，可以类似于代表性电阻值的方式确定用于每一存取线或存取线子集的代表性电容值。
[0089]
各种实施例可调整时序参数，使得接近nand串的一端的存取线(例如归因于通常具有较低电阻特性)可具有比更接近nand串的另一端的存取线(例如归因于通常具有较高电阻特性)更短的时序特性。处于电阻值范围552内的每一存取线可利用相同时序参数，例如，t
rise
、t
flat
和/或t
fall
的相同值。
[0090]
应注意，在t
flat
的值不足以使存取线的远端针对给定编程脉冲足够快地达到其目标电压电平的情况下，可预期存取线的近端处的存储器单元以比存取线的远端处的存储器单元快的速率编程。在此情形中，对于任何给定编程脉冲，可存在比在存取线的近端处没有通过验证操作的存储器单元多的在存取线的远端处没有通过验证操作的存储器单元，例
如，在编程脉冲之后未能达到对应于所要数据状态的阈值电压电平。
[0091]
通常在存储器单元的编程期间利用数据随机化技术。数据随机化在编程操作期间将原始数据改变为经编码数据，使得其以与已存储原始数据的模式不同的模式被存储，且在读取操作期间将经编码数据恢复成原始数据。一般来说，某一函数可用于对原始数据进行编码，且所述函数的反函数可用于对经编码数据进行解码以恢复原始数据。虽然此项技术中大体上称为数据随机化器，但应认识到，数据在数学意义上并未真正随机化。实际上，如本文所使用的随机化是指数据值以可逆方式的再分布。数据随机化经常用以减轻密切相邻的存储器单元之间的可干扰既定数据状态的耦合效应。在足够的样本大小的情况下，例如对于tlc存储器单元的128个存储器单元，数据随机化可大致表示每一样本内的相等数目的每一可能的数据状态。因而，关于验证失败的信息可因此用于确定是否应针对后续编程脉冲或针对后续编程操作的相同编程脉冲增加(例如，进一步增加)t
flat
的值。对t
flat
的值作出的调整还可通知对时序参数t
fall
和任选地t
rise
的所要调整的决策。
[0092]
图6a为存储器单元的若干分组660(例如，分组6600到660
x
)的表示，其连接到驱动器661(例如电压产生系统)以用于将所施加电压电平提供到连接到存储器单元的分组660中的存储器单元中的每一者的存取线。存储器单元的每一分组660可表示存储器单元的逻辑页的被选择用于从最接近驱动器661的存取线的末端(例如，近端)(例如，对应于存储器单元的分组6600)到最远离驱动器661的存取线的末端(例如，远端)(例如，对应于存储器单元的分组660
x
)感测(例如，验证)操作的存储器单元的子集。存储器单元的每一分组660可含有相同数目个存储器单元，或其可含有不同数目个存储器单元。存储器单元的分组660的数目可为两个或更多个。虽然存储器单元的分组660的数目少到二可提供关于存取线的远端处的存储器单元是否以与存取线的近端处的存储器单元的编程速率类似的速率编程的信息，但存储器单元的分组660的较高数目可提供关于获得所要结果所要的调整的量值的额外信息。
[0093]
图6b概念上描绘对于其中未足够长地施加目标电压电平以在存取线的远端处将存储器单元有效编程到与存取线的近端处的那些存储器单元相同(例如，类似)程度的情形针对存储器单元的每一分组660的没有通过验证操作的存储器单元的数目(例如失效位的数目)。失效位的数目可表达为整数值，例如存储器单元的分组中没有通过验证操作的存储器单元的数目，或其可表达为存储器单元的分组中未通过验证操作的存储器单元的总数的比率，例如分数或百分比。在存储器单元的分组660各自含有相同数目个存储器单元的情况下，失效位的数目可表达为整数值或表达为比率。在存储器单元的分组660含有不同数目个存储器单元的情况下，表达为比率可提供更有意义的信息。
[0094]
在图6b中，迹线662可表示失效位的数目的曲线，而线664可表示阈值。举例来说，阈值可为比用于存储器单元的分组6600的失效位的数目大的失效位的某一数目。在存储器单元的分组660具有高于阈值664的失效位数目的情况下，可指示调整。阈值664的值可被选择为大于存储器单元的分组6600的失效位数目，以减少由于正常统计变化而导致的未授权调整的风险。应注意，预期的失效位数目在编程操作期间可改变，且可预期随着施加增加电压电平的编程脉冲且更多存储器单元达到其所要数据状态而减少。因而，对于每一验证操作，还可预期阈值664的量值改变。举例来说，阈值664可具有比存储器单元的分组6600的失效位数目高10％的值。然而，存储器单元的分组6600的失效位的数目与更远离驱动器661的
存储器单元的分组660的失效位的数目之间的相对差可仍为用于确定是否调整此时序参数的有用指南。
[0095]
图7描绘例如在若干编程操作期间操作根据实施例的存储器的方法的流程图。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行以致使存储器(例如，存储器的相关组件)执行所述方法。
[0096]
在701处，可将具有第一目标电压电平及第一脉冲宽度的相应编程脉冲施加到多个存取线的第一存取线子集中的每一存取线。举例来说，串联连接的存储器单元串的存储器单元通常依次从串的一端(例如，选择性地连接到共同源极的一端)编程到串的另一端(例如，选择性地连接到数据线的一端)。因而，具有第一目标电压电平和第一脉冲宽度的相应编程脉冲可各自表示用于多个编程操作的第一存取线子集的相应存取线上的编程脉冲，例如，第x编程脉冲，每一编程操作用于编程一或多个串联连接的存储器单元串的相应存储器单元。多个编程操作中的每一编程操作可具有y(例如，最大值y)个编程脉冲，其中x为大于或等于一的整数值，且y为大于x的整数值。
[0097]
脉冲宽度可表示从编程脉冲到存取线的施加到编程脉冲的放电的起始的时间长度，例如t
rise
+t
flat
。第一存取线子集可表示两个或更多个存取线的连续分组。举例来说，在多个存取线含有n+1个存取线的情况下，例如在图5中，第一存取线子集可包含从存取线2020到存取线202
α
的每一存取线，其中α大于零且小于n。
[0098]
在703处，可将具有第一目标电压电平和比第一脉冲宽度长的第二脉冲宽度的相应编程脉冲施加到多个存取线的第二存取线子集中的每一存取线。具有第一目标电压电平和第二脉冲宽度的相应编程脉冲可各自表示用于多个编程操作的第二存取线子集中的相应存取线上的编程脉冲，例如，第x编程脉冲。
[0099]
第二存取线子集可表示两个或更多个存取线的连续分组。继续前述实例，第二存取线子集可包含从存取线202
α+1
到存取线202
β
的每一存取线，其中β小于n。
[0100]
可针对存取线的一或多个额外连续分组重复前述过程。举例来说，在705处，可将具有第一目标电压电平和比第二脉冲宽度长的第三脉冲宽度的相应编程脉冲施加到多个存取线的第三存取线子集中的每一存取线。具有第一目标电压电平和第三脉冲宽度的相应编程脉冲可各自表示用于多个编程操作的第三存取线子集中的相应存取线上的编程脉冲，例如，第x编程脉冲。
[0101]
第三存取线子集可表示两个或更多个存取线的连续分组。继续前述实例，第三存取线子集可包含从存取线202
β+1
到存取线202n的每一存取线。尽管参考图7描述存取线的三个子集，但可使用对应于电阻值的其它互斥范围的存取线的更少或更多个子集。在涉及存取线的额外子集的情况下，第一存取线子集、第二存取线子集和第三存取线子集的并集可含有少于存储器单元块的所有存取线。
[0102]
图7的方法可针对多个存取线中的每一存取线上的相应编程操作的额外编程脉冲而重复。施加到第二存取线子集的每一编程脉冲的脉冲宽度可比施加到第一存取线子集的每一对应编程脉冲(例如，具有相同目标电压电平)的脉冲宽度长，施加到第三存取线子集的每一编程脉冲的脉冲宽度可比施加到第二存取线子集的每一对应编程脉冲(例如，具有相同目标电压电平)的脉冲宽度长，等。
[0103]
如先前所描述，各种脉冲宽度可取决于存取线的子集的目标电压电平和电阻特性。作为一个实例，可从查表选择对应于脉冲宽度的时序参数。表1为可与实施例一起使用的查表的一个实例。表1仅描绘仅两个目标电压电平，例如v1，其可为编程操作的初始编程脉冲的目标电压电平，以及v2，其可为编程操作的后续(例如，较高)编程脉冲的目标电压电平。虽然表1仅描绘两个目标电压电平，但可使用相同引导添加额外(例如，连续较高)目标电压电平。另外，在第一存储器单元子集的rc特性等于特定rc特性(例如，rdes*cdes)的情况下，乘数b
rc(first)
可等于一。
[0104]
表1
[0105][0106]
如参考图7所描述的针对编程操作的每一目标电压电平和针对存储器单元的连续子集指派所要时序参数可简化响应于不同存取线的rc特性而实现时序参数的调整的控制方案。
[0107]
图8描绘例如在一或多个编程操作期间操作根据实施例的存储器的方法的流程图。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行以致使存储器(例如，存储器的相关组件)执行所述方法。
[0108]
在811处，可将各自具有相应目标电压电平和相应所要脉冲宽度的多个编程脉冲中的特定编程脉冲施加到连接到被选择用于编程操作的多个存储器单元中的每一存储器单元的存取线。
[0109]
在813处，例如，在施加具有其相应目标电压电平和相应脉冲宽度的特定编程脉冲之后，针对多个存储器单元的多个存储器单元分组中的每一存储器单元分组，可确定没有通过编程操作的验证操作的存储器单元的数目。没有通过验证操作的存储器单元的数目可表达为整数值或表达为比率。存储器单元的每一分组可具有相同数目个存储器单元。替代地，存储器单元的分组可含有不同数目个存储器单元。对于一些实施例，存储器单元的多个分组可包含多个存储器单元中的每一存储器单元。对于其它实施例，存储器单元的多个分组可包含少于多个存储器单元中的所有存储器单元。举例来说，可仅针对最接近将特定编程脉冲施加到存取线的驱动器的存储器单元的分组以及最远离将特定编程脉冲施加到存取线的驱动器的存储器单元的分组确定没有通过验证操作的存储器单元的数目。参考图6a，这可包含存储器单元的分组6600和存储器单元的分组660
x
。
[0110]
在815处，响应于多个存储器单元分组中的任何存储器单元分组的失效存储器单
元的数目超出响应于特定存储器单元分组中的失效存储器单元的数目(例如，失效位)而确定的阈值，可调整(例如增加)多个编程脉冲中的后续编程脉冲的相应所要脉冲宽度。此增加可包含增加用于后续编程脉冲的时序参数t
rise
和t
flat
中的一或多者。对于一些实施例，此增加可包含在不增加时序参数t
rise
的情况下增加用于后续编程脉冲的时序参数t
flat
。
[0111]
任选地，在817处，响应于任何存储器单元分组中的失效存储器单元的数目超出阈值，可另外或在替代方案中调整待施加到存取线以用于后续编程操作的特定编程脉冲的相应所要脉冲宽度。
[0112]
尽管时序参数t
flat
可能不对编程存储器单元的速率具有预期的影响，但应增加脉冲宽度的指示可进一步指示时序参数t
flat
也可保证增加以便提供足够的时间来使存取线放电。
[0113]
应注意，图8的方法可与图7的方法结合使用。举例来说，在图8的方法中指示时序调整的情况下，可针对那些存取线上的后续编程脉冲或针对那些存取线上的后续编程操作调整用于针对多个存取线中的任何一个存取线确定图7的方法中的脉冲宽度的查表或计算。
[0114]
结论
[0115]
尽管本文中已说明且描述特定实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置可以取代所展示的特定实施例。所属领域的一般技术人员将清楚实施例的许多调适。因此，本技术案意图涵盖实施例的任何调适或变型。

技术特征：

1.一种存储器，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，其中所述多个存取线中的每一存取线连接到所述存储器单元阵列中的相应多个存储器单元；和用于所述存储器单元阵列的存取的控制器，其中所述控制器经配置以使所述存储器进行以下操作：将具有第一目标电压电平和第一脉冲宽度的相应编程脉冲施加到所述多个存取线的第一存取线子集中的每一存取线，其中所述第一存取线子集中的每一存取线连接到所述多个串联连接的存储器单元串中的串联连接的存储器单元串的相应存储器单元；和将具有所述第一目标电压电平和比所述第一脉冲宽度长的第二脉冲宽度的相应编程脉冲施加到所述多个存取线的第二存取线子集中的每一存取线，其中所述第二存取线子集中的每一存取线连接到所述串联连接的存储器单元串的相应存储器单元，且其中所述第一存取线子集中的每一存取线比所述第二存取线子集中的每一存取线更接近所述串联连接的存储器单元串的特定端。2.根据权利要求1所述的存储器，其中所述第一脉冲宽度及所述第二脉冲宽度各自对应于相应第一时序参数t
rise
及相应第二时序参数t
flat
，且其中所述第二脉冲宽度的所述相应第二时序参数t
flat
大于所述第一脉冲宽度的所述相应第二时序参数t
flat
。3.根据权利要求2所述的存储器，其中所述第二脉冲宽度的所述相应第一时序参数t
rise
等于所述第一脉冲宽度的所述相应第一时序参数t
rise
。4.根据权利要求1所述的存储器，其中所述串联连接的存储器单元串的所述特定端为选择性地连接到所述多个串联连接的存储器单元串的共同源极的所述串联连接的存储器单元串的一端。5.根据权利要求1所述的存储器，其中所述控制器进一步经配置以使所述存储器将具有所述第一目标电压电平和比所述第二脉冲宽度长的第三脉冲宽度的相应编程脉冲施加到所述多个存取线的第三存取线子集中的每一存取线，其中所述第三存取线子集中的每一存取线连接到所述串联连接的存储器单元串的相应存储器单元，且其中所述第二存取线子集中的每一存取线比所述第三存取线子集中的每一存取线更接近所述串联连接的存储器单元串的所述特定端。6.根据权利要求5所述的存储器，其中所述第一存取线子集、所述第二存取线子集和所述第三存取线子集的并集含有所述多个存取线中的每一存取线。7.根据权利要求5所述的存储器，其中所述控制器进一步经配置以使所述存储器将具有所述第一目标电压电平和比所述第三脉冲宽度长的第四脉冲宽度的相应编程脉冲施加到所述多个存取线的第四存取线子集中的每一存取线，其中所述第四存取线子集中的每一存取线连接到所述串联连接的存储器单元串的相应存储器单元，且其中所述第三存取线子集中的每一存取线比所述第四存取线子集中的每一存取线更接近所述串联连接的存储器单元串的所述特定端。8.根据权利要求7所述的存储器，其中所述第一脉冲宽度、所述第二脉冲宽度、所述第三脉冲宽度和所述第四脉冲宽度各自对应于相应第一时序参数t
rise
和相应第二时序参数t
flat
，且其中所述第二脉冲宽度的所述相应第二时序参数t
flat
比所述第一脉冲宽度的所述
相应第二时序参数t
flat
大，所述第三脉冲宽度的所述相应第二时序参数t
flat
比所述第二脉冲宽度的所述相应第二时序参数t
flat
大，且所述第四脉冲宽度的所述相应第二时序参数t
flat
比所述第三脉冲宽度的所述相应第二时序参数t
flat
大。9.根据权利要求1所述的存储器，其中用于所述多个存取线中的每一存取线的所述相应编程脉冲为用于其相应存取线的相应编程操作的相应第一编程脉冲，且其中所述控制器进一步经配置以使所述存储器进行以下操作：将具有比所述第一目标电压电平高的第二目标电压电平和比所述第一脉冲宽度长的第三脉冲宽度的相应第二编程脉冲施加到所述多个存取线的所述第一存取线子集中的每一存取线；和将具有所述第二目标电压电平和比所述第三脉冲宽度长且比所述第二脉冲宽度长的第四脉冲宽度的相应第二编程脉冲施加到所述多个存取线的所述第二存取线子集中的每一存取线。10.一种存储器，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，其中所述多个存取线中的每一存取线连接到所述存储器单元阵列中的相应多个存储器单元；和用于所述存储器单元阵列的存取的控制器，其中所述控制器经配置以使所述存储器进行以下操作：将多个编程脉冲中的特定编程脉冲施加到连接到被选择用于编程操作的多个存储器单元中的每一存储器单元的存取线，其中所述多个编程脉冲中的每一编程脉冲具有相应目标电压电平和相应所要脉冲宽度；在所述特定编程脉冲的所述施加之后，针对所述多个存储器单元的多个存储器单元分组中的每一存储器单元分组，确定所述存储器单元分组中没有通过所述编程操作的验证操作的存储器单元的数目；和响应于所述多个存储器单元分组中的任何存储器单元分组中的失效存储器单元的所述数目超出响应于所述多个存储器单元的特定存储器单元分组中的失效存储器单元的所述数目而确定的阈值，调整所述多个编程脉冲中的后续编程脉冲的所述相应所要脉冲宽度。11.根据权利要求10所述的存储器，其中经配置以使所述存储器响应于任何存储器单元分组中的失效存储器单元的所述数目超出所述阈值而调整所述后续编程脉冲的所述相应所要脉冲宽度的所述控制器包括经配置以使所述存储器调整在所述特定编程脉冲之后的所述多个编程脉冲中的每一其余编程脉冲的所述相应所要脉冲宽度的所述控制器。12.根据权利要求10所述的存储器，其进一步包括驱动器，所述驱动器经配置以将所述特定编程脉冲和所述后续编程脉冲施加到所述存取线，其中所述特定存储器单元分组比所述多个存储器单元分组中的任何其余存储器单元分组更接近所述驱动器。13.根据权利要求10所述的存储器，其中，对于所述多个存储器单元分组中的每一存储器单元分组，所述存储器单元分组中的失效存储器单元的所述数目表达为所述存储器单元分组中没有通过所述编程操作的所述验证操作的存储器单元的所述数目除以所述存储器单元分组中的存储器单元的总数的比率。
14.根据权利要求13所述的存储器，其中所述比率表达为百分比。15.根据权利要求10所述的存储器，其中所述阈值大于所述特定存储器单元分组中的失效存储器单元的所述数目。16.根据权利要求10所述的存储器，其中所述控制器进一步经配置以使所述存储器进行以下操作：响应于所述多个存储器单元分组中的任何存储器单元分组中的失效存储器单元的所述数目超出所述阈值，调整待施加到所述存取线以用于后续编程操作的所述特定编程脉冲的所述相应所要脉冲宽度。17.一种存储器，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，其中所述多个存取线中的每一存取线连接到所述存储器单元阵列中的相应多个存储器单元；和用于所述存储器单元阵列的存取的控制器，其中所述控制器经配置以使所述存储器进行以下操作：将具有第一目标电压电平和第一脉冲宽度的相应第一编程脉冲施加到所述多个存取线的第一存取线子集中的每一存取线，其中所述第一存取线子集中的每一存取线连接到所述多个串联连接的存储器单元串中的串联连接的存储器单元串的相应存储器单元，且其中用于所述第一存取线子集中的每一存取线的所述相应第一编程脉冲为所述第一存取线子集中的所述存取线上的相应编程操作的相应多个编程脉冲中的特定编程脉冲；针对所述第一存取线子集中的存取线：在将所述相应第一编程脉冲施加到所述存取线之后，确定所述存取线的所述相应多个存储器单元的特定存储器单元分组中没有通过验证操作的存储器单元的第一数目；在将所述相应第一编程脉冲施加到所述存取线之后，确定所述存取线的所述相应多个存储器单元的不同存储器单元分组中没有通过所述验证操作的存储器单元的第二数目；响应于存储器单元的所述第一数目而确定大于或等于存储器单元的所述第一数目的第一阈值；和响应于存储器单元的所述第二数目超出所述第一阈值，调整待施加到所述第一存取线子集中的每一存取线以用于其相应编程操作的其相应多个编程脉冲中的相应第二编程脉冲的脉冲宽度；将具有所述第一目标电压电平和比所述第一脉冲宽度长的第二脉冲宽度的相应第一编程脉冲施加到所述多个存取线的第二存取线子集中的每一存取线，其中所述第二存取线子集中的每一存取线连接到所述串联连接的存储器单元串的相应存储器单元，其中所述第一存取线子集中的每一存取线比所述第二存取线子集中的每一存取线更接近所述串联连接的存储器单元串的特定端，且其中用于所述第二存取线子集中的每一存取线的所述相应第一编程脉冲为所述第二存取线子集中的所述存取线上的相应编程操作的相应多个编程脉冲中的特定编程脉冲；和针对所述第二存取线子集中的存取线：在将所述相应第一编程脉冲施加到所述存取线之后，确定所述存取线的所述相应多个存储器单元的特定存储器单元分组中没有通过验证操作的存储器单元的第三数目；
在将所述相应第一编程脉冲施加到所述存取线之后，确定所述存取线的所述相应多个存储器单元的不同存储器单元分组中没有通过所述验证操作的存储器单元的第四数目；响应于存储器单元的所述第三数目而确定大于或等于存储器单元的所述第三数目的第二阈值；和响应于存储器单元的所述第四数目超出所述第二阈值，调整待施加到所述第二存取线子集中的每一存取线以用于其相应编程操作的其相应多个编程脉冲中的相应第二编程脉冲的脉冲宽度。18.根据权利要求17所述的存储器，其中，针对所述第一存取线子集和所述第二存取线子集中的每一存取线，所述存取线上的所述相应编程操作的所述相应多个编程脉冲中的所述特定编程脉冲为除其相应多个编程脉冲中的初始编程脉冲之外的其相应多个编程脉冲中的编程脉冲。19.根据权利要求18所述的存储器，其中，针对所述第一存取线子集和所述第二存取线子集中的每一存取线，其相应多个编程脉冲中的所述第二编程脉冲为紧接在其相应多个编程脉冲中的所述第一编程脉冲之后的其相应多个编程脉冲中的编程脉冲。20.根据权利要求17所述的存储器，其中经配置以调整待施加到存取线的相应多个编程脉冲中的相应第二编程脉冲的脉冲宽度的所述控制器包括经配置以调整在所述相应多个编程脉冲中的所述第一编程脉冲之后的所述相应多个编程脉冲中的每一编程脉冲的相应脉冲宽度的所述控制器。

技术总结

本公开涉及存储器单元编程。具有存储器单元阵列和各自连接到所述存储器单元阵列中的相应多个存储器单元的多个存取线的存储器可包含控制器，所述控制器经配置以使所述存储器进行以下操作：将具有第一目标电压电平和第一脉冲宽度的相应编程脉冲施加到所述多个存取线的第一存取线子集中的每一存取线；和将具有所述第一目标电压电平和比所述第一脉冲宽度长的第二脉冲宽度的相应编程脉冲施加到所述多个存取线的第二存取线子集中的每一存取线，其中所述第一存取线子集中的每一存取线比所述第二存取线子集中的每一存取线更接近串联连接的存储器单元串的特定端。连接的存储器单元串的特定端。连接的存储器单元串的特定端。