像素阵列基板的制作方法

阅读：评论：0

1.本发明涉及一种像素阵列基板。

背景技术：

2.随着显示科技的发达，人们对显示装置的需求不再满足于高解析度、高对比、广视角等光学特性，人们还期待显示装置具有优雅的外观。举例而言，人们期待显示装置的边框窄，甚至无边框。
3.一般而言，显示装置包括设置在主动区的像素阵列、设置在主动区上侧的多个接垫、与接垫电性连接的外部驱动单元和栅极驱动电路。为减少显示装置的边框的左右两侧宽度，可将栅极驱动电路的第一部分设置在边框的左侧、右侧或左右两侧，且将栅极驱动电路的第二部分分散在主动区中。为使栅极驱动电路的第一部分与栅极驱动电路的第二部分能互相配合进而显示画面，外部驱动单元须通过设置在主动区上侧的多个接垫及多条扇出走线段方能与分散在主动区之中的栅极驱动电路的第二部分电性连接。然而，多条扇出走线段的设置却导致主动区的边框的上侧宽度变大。

技术实现要素：

4.本发明提供一种像素阵列基板，性能佳。
5.本发明的像素阵列基板，包括基底、多个像素、多个接垫、多条总线、多工器、多条数据线、多条栅极线、多个开关晶体管以及多条传输线。基底具有主动区、第一周边区、第二周边区及第三周边区，其中第一周边区、主动区及第二周边区在第一方向上依序排列，第三周边区及主动区在第二方向上依序排列，且第一方向与第二方向交错。多个像素设置在基底的主动区，其中每一像素包括像素晶体管及像素电极，像素晶体管具有第一端、第二端及控制端，且像素电极电性连接至像素晶体管的第二端。多个接垫设置在基底的第一周边区。多条总线设置在基底的第二周边区，且在第一方向上排列。多工器设置在基底的第三周边区。多条数据线设置在基底上，且在第二方向上排列，其中多条数据线电性连接至多个像素的多个像素晶体管的多个第一端。多条栅极线设置在基底上，且在第一方向上排列，其中多条栅极线电性连接至多工器。多个开关晶体管设置在基底的主动区，其中多个像素排成多个像素列，每一像素列的多个像素在第二方向上排列，每一开关晶体管具有第一端、第二端及控制端，每一开关晶体管的控制端电性连接至对应的一条栅极线，且每一开关晶体管的第二端电性连接至对应的一个像素列的多个像素的多个像素晶体管的多个控制端。多条传输线设置在基底上且在第二方向上排列，其中每一传输线电性连接至对应的一个开关晶体管的第一端，多条传输线包括多条第一传输线，且每一第一传输线的第一端及第二端分别电性连接至对应的一个接垫及对应的一条总线。
6.在本发明的一实施例中，上述的多条传输线还包括多条第二传输线，其中每一第二传输线的第一端与多个接垫在结构上分离，且每一第二传输线的第二端电性连接至对应的一条总线。
7.在本发明的一实施例中，上述的多个接垫包括电性连接至同一薄膜覆晶封装接垫，接垫包括多个第一接垫及多个第二接垫，多个第一接垫是接垫之中最远离第三周边区的多个接垫，多个第二接垫是接垫之中最靠近第三周边区的多个接垫，多条第一传输线的多个第一端分别电性连接至接垫的多个第一接垫。多条传输线还包括多个第三传输线，其中多条第三传输线的多个第一端分别电性连接至接垫的多个第二接垫，且多个第三传输线的多个第二端分别电性连接至多条总线。在像素阵列基板的俯视图中，多条第二传输线位于多条第一传输线与多条第三传输线之间。
8.在本发明的一实施例中，上述的多条总线及多条第二传输线分别属于第一导电层及第二导电层，绝缘层设置在第一导电层与第二导电层之间，多条第二传输线的多个第二端通过绝缘层的多个接触窗分别电性连接至多条总线，且多个接垫及多个接触窗分别设置在第一周边区及第二周边区。
9.在本发明的一实施例中，上述的每一第一传输线包括扇出走线段，多条总线及多条第一传输线分别属于第一导电层及第二导电层，绝缘层设置在第一导电层与第二导电层之间，多条第一传输线的多个第二端通过绝缘层的多个接触窗分别电性连接至多条总线，且多条第一传输线的多个扇出走线段及多个接触窗分别设置在第一周边区及第二周边区。
10.在本发明的一实施例中，在上述的像素阵列基板的俯视图中，多个像素位于多个接垫与多条总线之间。
附图说明
11.图1为本发明一实施例的像素阵列基板的俯视示意图。
12.图2为本发明一实施例的像素阵列基板的局部的示意图。
13.图3为本发明一实施例的多工器的电路示意图。
14.图4为本发明一实施例的像素阵列基板的剖面示意图。
15.图5为本发明一实施例的像素阵列基板的剖面示意图。
16.【符号说明】
17.100:像素阵列基板
18.110:基底
19.110a:主动区
20.110b-1:第一周边区
21.110b-2:第二周边区
22.110b-3:第三周边区
23.110b-4:第四周边区
24.120:接垫
25.121:第一接垫
26.122:第二接垫
27.130:驱动元件
28.140:绝缘层
29.142、144:接触窗
30.150:薄膜覆晶封装
31.a21:开关晶体管
32.a21a、a32a、ta:第一端
33.a21b、a32b、tb:第二端
34.a21c、a32c、tc:控制端
35.a32:稳压晶体管
36.bl、bl1、bl2、bl8:总线
37.dl:数据线
38.d1:第一方向
39.d2:第二方向
40.g-mux:多工器
41.gl、gl1、gl2、gl8、gl9、gl10、gl16、gl17、gl18、gl24、gl25、gl32:栅极线
42.gp、gp1、gp2、gp3、gp4:栅极线组
43.g120:接垫
44.hc、hc1、hc2、hc8、hc9、hc10、hc16、hc17、hc18、hc24、hc25、hc26、hc32:传输线
45.hca:第一传输线
46.hcaa、hcba、hcca:第一端
47.hcab、hcbb、hccb:第二端
48.hca-f、hcc-f:扇出走线段
49.hcb:第二传输线
50.hcc:第三传输线
51.m1:第一导电层
52.m2:第二导电层
53.pe:像素电极
54.r:局部
55.rspx:像素列
56.spx:像素
57.t:像素晶体管
58.w1、w2:宽度
59.i-i’、ii-ii’:剖线
具体实施方式
60.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
61.应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理和/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
62.本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定
的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或
±
30％、
±
20％、
±
10％、
±
5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
63.除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
64.图1为本发明一实施例的像素阵列基板的俯视示意图。
65.请参照图1，像素阵列基板100包括基底110。基底110用以承载像素阵列基板100的元件。举例而言，在本实施例中，基底110的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。
66.基底110具有主动区110a、第一周边区110b-1、第二周边区110b-2及第三周边区110b-3，其中第一周边区110b-1、主动区110a及第二周边区110b-2在第一方向d1上依序排列，第三周边区110b-3及主动区110a在第二方向d2上依序排列，且第一方向d1与第二方向d2交错。在本实施例中，第一方向d1与第二方向d2例如是互相垂直，但本发明不以此为限。
67.在本实施例中，基底110还具有第四周边区110b-4，其中第三周边区110b-3、主动区110a及第四周边区110b-4在第二方向d2上依序排列。举例而言，在本实施例中，第一周边区110b-1、第二周边区110b-2、第三周边区110b-3及第四周边区110b-4可分别是像素阵列基板100的上边框区、下边框区、左边框区及右边框区。
68.图2为本发明一实施例的像素阵列基板的局部的示意图。图2对应图1的局部r。图1省略图2的开关晶体管a21、稳压晶体管a32、像素spx及数据线dl。
69.请参照图1及图2，像素阵列基板100还包括多个像素spx，设置在基底110的主动区110a，其中每一像素spx包括像素晶体管t及像素电极pe，像素晶体管t具有第一端ta、第二端tb及控制端tc，且像素电极pe电性连接至像素晶体管t的第二端tb。
70.请参照图1，像素阵列基板100还包括多个接垫120，设置在基底110的第一周边区110b-1。接垫120用以与薄膜覆晶封装150电性连接。接垫120所在的第一周边区110b-1是像素阵列基板100的信号输入侧。驱动元件薄膜150还包括驱动元件130，与多条数据线dl电性连接。举例而言，在本实施例中，驱动元件130可包括芯片，所述芯片可选择性地藉由薄膜覆晶封装(chip on film；cof)与接垫120接合。然而，本发明不限于此，根据其它实施例，所述芯片也可藉由玻璃覆晶封装(chip on glass；cog)、卷带式自动接合(tape automated bonding；tab)或其它方式与接垫120接合。
71.像素阵列基板100还包括多条总线bl，设置在基底110的第二周边区110b-2，且在第一方向d1上排列。总线bl是设置在像素阵列基板100的信号输入侧(即第一周边区110b-1)的对向，而非设置在像素阵列基板100的信号输入侧。在像素阵列基板100的俯视图中，多个像素spx位于多个接垫120与多条总线bl之间。
72.图3为本发明一实施例的多工器的电路示意图。请参照图1及图3，像素阵列基板100还包括多工器g-mux，设置在基底110的第三周边区110b-3。在本实施例中，像素阵列基
板100还可选择性地包括另一多工器g-mux，设置在基底110的第四周边区110b-4。图3所示的多工器g-mux的电路仅是示范实施例，并非用以限制本发明。在其它实施例中，多工器g-mux的电路也可以是其它类型。
73.请参照图1及图2，像素阵列基板100还包括多条数据线dl，设置在基底110上，且在第二方向d2上排列，其中多条数据线dl电性连接至多个像素spx的多个像素晶体管t的多个第一端ta。像素阵列基板100还包括多条栅极线gl，设置在基底110上，且在第一方向d1上排列，其中多条栅极线gl至少电性连接到设置在第三周边区110b-3的多工器g-mux。在本实施例中，每一条栅极线gl的两端可分别电性连接至位于第三周边区110b-3及第四周边区110b-4的两个多工器g-mux，但本发明不以此为限。
74.请参照图1及图2，像素阵列基板100还包括多个开关晶体管a21，设置在基底110的主动区110a，其中多个像素spx排成多个像素列rspx，每一像素列rspx的多个像素spx在第二方向d2上排列，每一开关晶体管a21具有第一端a21a、第二端a21b及控制端a21c，每一开关晶体管a21的控制端a21c电性连接至对应的一条栅极线gl，且每一开关晶体管a21的第二端a21b电性连接至对应的一个像素列rspx的多个像素晶体管t的多个控制端tc。
75.像素阵列基板100还包括多条传输线hc，设置在基底110上，且在第二方向d2上排列，其中每一条传输线hc电性连接至对应的一个开关晶体管a21的第一端a21a。在本实施例中，像素阵列基板100还可选择性地包括对应多个开关晶体管a21设置的多个稳压晶体管a32，其中每一稳压晶体管a32的第一端a32a电性连接至对应的一个开关晶体管a21的控制端a21c，每一稳压晶体管a32的控制端a32c及第二端a32b彼此电性连接且电性连接至对应的一个像素列rspx的多个像素晶体管t的多个控制端tc。
76.请参照图1、图2及图3，在本实施例中，多条栅极线gl可分为多个栅极线组gp，多个栅极线组gp在第一方向d1上依序排列，每一栅极线组gp包括多条栅极线gl，每一栅极线组gp的多条栅极线gl同步地接收到来自多工器g-mux的栅极开启信号而使得对应的多个开关晶体管a21同时开启。另一方面，多个栅极线组gp是依时序在不同的时间区间收到来自多工器g-mux的栅极开启信号，而使得别对应多个栅极线组gp的多个开关晶体管a21在不同的时间区间依时序被开启。
77.举例而言，在本实施例中，多条栅极线gl可分为多个栅极线组gp1、gp2、gp3、gp4，多个栅极线组gp1、gp2、gp3、gp4在第一方向d1上依序排列，每一栅极线组gp1、gp2、gp3、gp4包括8条栅极线gl1～gl8、gl9～gl16、gl17～gl24、gl25～gl32，每一栅极线组gp1、gp2、gp3、gp4的8条栅极线gl1～gl8、gl9～gl16、gl17～gl24、gl25～gl32同步地接收到来自多工器g-mux的栅极开启信号而使得对应的多个开关晶体管a21同时开启。另一方面，多个栅极线组gp1、gp2、gp3、gp4是依时序在不同的时间区间收到来自多工器g-mux的栅极开启信号，而使得对应多个栅极线组gp1、gp2、gp3、gp4的多个开关晶体管a21在不同的时间区间依时序被开启。
78.在本实施例中，每一条传输线hc对应一条栅极线gl。举例而言，在本实施例中，多条传输线hc1～hc8、hc9～hc16、hc17～hc24、hc25～hc32分别对应多条栅极线gl1～gl8、gl9～gl16、gl17～gl24、gl25～gl32。
79.当某一栅极线组gp的多条栅极线gl在一个时间区间同步收到来自多工器g-mux的栅极开启信号，而使得分别对应某一栅极线组gp的多条栅极线gl的多个开关晶体管a21同
时被开启；在此时间区间内，外部驱动单元会通过薄膜覆晶封装150依时序提供像素栅极开启信号至对应所述一个栅极线组gp的多条栅极线gl的多条传输线hc，使得对应同一栅极线组gp的多条栅极线gl的多个像素列rspx的多个像素晶体管t依时序被开启，进而使对应同一栅极线组gp的多条栅极线gl的多个像素列rspx的多个像素电极pe被充至指定电位。
80.举例而言，栅极线组gp1的多条栅极线gl1～gl8在一个时间区间同步收到来自多工器g-mux的栅极开启信号，而使得分别对应栅极线组gp1的多条栅极线gl1～gl8的多个开关晶体管a21同时被开启；在此时间区间内，外部驱动单元会通过薄膜覆晶封装150依时序提供像素栅极开启信号至对应多条栅极线gl1～gl8的多条传输线hc1～hc8，使得对应同一栅极线组gp1的多条栅极线gl1～gl8的多个像素列rspx的多个像素晶体管t依时序被开启，进而使对应同一栅极线组gp1的多条栅极线gl1～gl8的多个像素列rspx的多个像素电极pe被充至指定电位。
81.像素阵列基板100的多条传输线hc包括多条第一传输线hca，且每一第一传输线hca的第一端hcaa及第二端hcab分别电性连接至对应的一个接垫120及对应的一条总线bl。像素阵列基板100的多条传输线hc还包括多条第二传输线hcb，其中每一第二传输线hcb的第一端hcba与多个接垫120在结构上分离，且每一第二传输线hcb的第二端hcbb电性连接至对应的一条总线bl。
82.值得一提的是，多条总线bl是设置在布局面积较有余裕的第二周边区110b-2，多条第二传输线hcb是利用既有的多条第一传输线hca及设置在第二周边区110b-2的多条总线bl接收到来自薄膜覆晶封装150的像素栅极开启信号，而第二传输线hcb本身可不具有设置在第一周边区110b-1的扇出走线段。藉此，在不过度影响第二周边区110b-2在第一方向d1上的宽度w2(即，下边框区的宽度)的情况下，像素阵列基板110的第一周边区110b-1在第一方向d1上的宽度w1(即，上边框区的宽度)得以缩减。
83.举例而言，在本实施例中，多条总线bl包括在第一方向d1上依序排列的多条总线bl1～bl8，多条第一传输线hca包括传输线hc1～hc8，多条第二传输线hcb包括传输线hc17～hc24，其中，传输线hc17是利用既有的传输线hc1及设置在第二周边区110b-2的总线bl1接收到来自薄膜覆晶封装150的像素栅极开启信号，传输线hc18是利用既有的传输线hc2及设置在第二周边区110b-2的总线bl2接收到来自薄膜覆晶封装150的像素栅极开启信号，
…
，传输线hc24是利用既有的传输线hc8及设置在第二周边区110b-2的总线bl8接收到来自薄膜覆晶封装150的像素栅极开启信号，但本发明不以此为限。
84.请参照图1，像素阵列基板100的多个接垫120包括电性连接至同一薄膜覆晶封装150的接垫g120，接垫g120包括多个第一接垫121及多个第二接垫122，多个第一接垫121是接垫g120之中最远离第三周边区110b-3的多个接垫120，而多个第二接垫122是接垫g120之中最靠近第三周边区110b-3的多个接垫120。在本实施例中，多条第一传输线hca的多个第一端hcaa分别电性连接至接垫g120的多个第一接垫121。
85.在本实施例中，多条传输线hc还包括多个第三传输线hcc，其中多条第三传输线hcc的多个第一端hcca分别电性连接至接垫g120的多个第二接垫122，且多条第三传输线hcc的多个第二端hccb分别电性连接至多条总线bl。在像素阵列基板100的俯视图中，多条第二传输线hcb位于多条第一传输线hca与多条第三传输线hcc之间。也就是说，具有扇出走线段hca-f、hcc-f且与设置在左右最外侧的接垫120电性连接的多传输线hc之间至少会
设有另一传输线hc，且另一传输线hc在第一周边区110b-1不具扇出走线段。
86.举例而言，在本实施例中，多条第一传输线hca包括传输线hc1～hc8，多条第二传输线hcb包括传输线hc17～hc24及hc25～hc32，多条第三传输线hcc包括传输线hc9～hc16；在像素阵列基板100的俯视图中，在第一周边区110b-1不具扇出走线段的传输线hc17～hc24及hc25～hc32位于具有扇出走线段hca-f、hcc-f的多条传输线hc1～hc8与多条传输线hc9～hc16之间，但本发明不以此为限。
87.图4为本发明一实施例的像素阵列基板的剖面示意图。图4对应图1的剖线i-i’。图5为本发明一实施例的像素阵列基板的剖面示意图。图5对应图1的剖线ii-ii’。
88.请参照图1及图4，在本实施例中，每一第一传输线hca包括扇出走线段hca-f，多条总线bl及多条第一传输线hca分别属于第一导电层m1及第二导电层m2，绝缘层140设置在第一导电层m1与第二导电层m2之间，多条第一传输线hca的多个第二端hcab通过绝缘层140的多个接触窗142分别电性连接至多条总线bl。特别是，多条第一传输线hca的多个扇出走线段hca-f及多个接触窗142分别设置在第一周边区110b-1及第二周边区110b-2。也就是说，第一传输线hca的扇出走线段hca-f及第一传输线hca与总线bl的连接处是分别位于上边框区及下边框区，而非皆位于上边框区。
89.请参照图1及图5，在本实施例中，多条总线bl及多条第二传输线hcb分别属于第一导电层m1及第二导电层m2，绝缘层140设置在第一导电层m1与第二导电层m2之间，多条第二传输线hcb的多个第二端hcbb通过绝缘层140的多个接触窗144分别电性连接至多条总线bl，且多个接垫120及多个接触窗144分别设置在第一周边区110b-1及第二周边区110b-2。也就是说，用以与薄膜覆晶封装150接合的接垫120和第二传输线hcb与总线bl的连接处是分别位于上边框区及下边框区，而非皆位于上边框区。

技术特征：

1.一种像素阵列基板，包括：基底，具有主动区、第一周边区、第二周边区及第三周边区，其中该第一周边区、该主动区及该第二周边区在第一方向上依序排列，该第三周边区及该主动区在第二方向上依序排列，且该第一方向与该第二方向交错；多个像素，设置在该基底的该主动区，其中每一像素包括像素晶体管及像素电极，该像素晶体管具有第一端、第二端及控制端，且该像素电极电性连接至该像素晶体管的该第二端；多个接垫，设置在该基底的该第一周边区；多条总线，设置在该基底的该第二周边区，且在该第一方向上排列；多工器，设置在该基底的该第三周边区；多条数据线，设置在该基底上，且在该第二方向上排列，其中这些数据线电性连接至这些像素的多个像素晶体管的多个第一端；多条栅极线，设置在该基底上，且在该第一方向上排列，其中这些栅极线电性连接至该多工器；多个开关晶体管，设置在该基底的该主动区，其中这些像素排成多个像素列，每一像素列的多个像素在该第二方向上排列，每一开关晶体管具有第一端、第二端及控制端，每一该开关晶体管的该控制端电性连接至对应的一条栅极线，且每一该开关晶体管的该第二端电性连接至对应的一个像素列的多个像素的多个像素晶体管的多个控制端；以及多条传输线，设置在该基底上，且在该第二方向上排列，其中每一传输线电性连接至对应的一个开关晶体管的该第一端，这些传输线包括多条第一传输线，且每一第一传输线的第一端及第二端分别电性连接至对应的一个接垫及对应的一条总线。2.如权利要求1所述的像素阵列基板，其中这些传输线还包括：多条第二传输线，其中每一第二传输线的第一端与这些接垫在结构上分离，且每一该第二传输线的第二端电性连接至对应的一条总线。3.如权利要求2所述的像素阵列基板，其中这些接垫包括电性连接至同一薄膜覆晶封装的接垫，该接垫包括多个第一接垫及多个第二接垫，这些第一接垫是该接垫之中最远离该第三周边区的多个接垫，这些第二接垫是该接垫之中最靠近该第三周边区的多个接垫，这些第一传输线的多个第一端分别电性连接至该接垫的这些第一接垫，这些传输线还包括：多个第三传输线，其中这些第三传输线的多个第一端分别电性连接至该接垫的这些第二接垫，且这些第三传输线的多个第二端分别电性连接至这些总线；在该像素阵列基板的俯视图中，这些第二传输线位于这些第一传输线与这些第三传输线之间。4.如权利要求2所述的像素阵列基板，其中这些总线及这些第二传输线分别属于第一导电层及第二导电层，绝缘层设置在该第一导电层与该第二导电层之间，这些第二传输线的多个第二端通过该绝缘层的多个接触窗分别电性连接至这些总线，且这些接垫及这些接触窗分别设置在该第一周边区及该第二周边区。5.如权利要求1所述的像素阵列基板，其中每一该第一传输线包括扇出走线段，这些总线及这些第一传输线分别属于第一导电层及第二导电层，绝缘层设置在该第一导电层与该
第二导电层之间，这些第一传输线的多个第二端通过该绝缘层的多个接触窗分别电性连接至这些总线，且这些第一传输线的多个扇出走线段及这些接触窗分别设置在该第一周边区及该第二周边区。6.如权利要求1所述的像素阵列基板，其中在该像素阵列基板的俯视图中，这些像素位于这些接垫与这些总线之间。

技术总结

一种像素阵列基板包括基底、多个像素、多个接垫、多条总线、多工器、多条栅极线及多条传输线。多个像素设置在基底的主动区。多个接垫设置在基底的第一周边区。多条总线设置在基底的第二周边区。多工器设置在基底的第三周边区。多条栅极线电性连接至多工器且在第一方向上排列。多条传输线在第二方向上排列。多条传输线包括多条第一传输线。每一第一传输线的第一端及第二端分别电性连接至对应的一个接垫及对应的一条总线。及对应的一条总线。及对应的一条总线。