数据驱动器以及控制方法与流程

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1.本案内容系关于一种数据驱动器，特别是关于一种数据驱动器及其控制方法。

背景技术：

2.在现今显示技术中，若显示器在开机/关机的重置操作期间，数据驱动器的重置操作失败，会造成显示画面灰度不均等问题。因此，如何改善数据驱动器的重置运作，为本领域中重要的议题。

技术实现要素：

3.本揭示文件提供一种数据驱动器。数据驱动器包含移位寄存器、第一逻辑电路以及数据锁存器。移位寄存器用以输出第一输出信号。第一逻辑电路用以依据移位寄存器输出的第一输出信号以及重置控制信号，输出第二输出信号，其中当第一输出信号以及重置控制信号其中一者具有使能电平，第一逻辑电路输出具有第一逻辑电平的第二输出信号。数据锁存器包含开关。开关用以依据第二输出信号传送数据信号至内部节点。在数据设定期间，当第一逻辑电路输依据具有使能电平的第一输出信号，输出具有第一逻辑电平的第二输出信号时，开关导通。在重置期间，第一逻辑电路输依据具有使能电平的重置控制信号，输出具有第一逻辑电平的第二输出信号，使开关导通，以将数据信号传送至内部节点。
4.本揭示文件提供一种控制方法。控制方法包含下列步骤。由移位寄存器，输出第一输出信号。由第一逻辑电路，依据移位寄存器输出的第一输出信号以及重置控制信号，输出第二输出信号，其中当第一输出信号以及重置控制信号其中一者具有使能电平，第一逻辑电路输出具有第一逻辑电平的第二输出信号。在重置期间，由第一逻辑电路输依据具有使能电平的重置控制信号，输出具有第一逻辑电平的第二输出信号。在重置期间，依据具有第一逻辑电平第二输出信号导通数据锁存器的内部节点与寄存器的输出端之间的电路路径，以将寄存器的输出传送至该数据锁存器的内部节点。
5.综上所述，本揭示文件利用逻辑电路依据重置控制信号以及第一输出信号产生第二输出信号，并且在重置期间，依据第二输出信号导通数据锁存器的内部节点与寄存器的输出端之间的电路路径，从而将寄存器经重置后的数据信号传送至数据锁存器的内部节点。
附图说明
6.为使本公开之上述和其他目的、特征、优点与实施例能更明显易懂，所附图式之说明如下：
7.第1图为本公开实施例的显示装置的示意图。
8.第2图为本公开实施例的数据锁存器的示意图。
9.第3图为本公开实施例的用于产生数据信号的寄存器的示意图。
10.第4图为本公开实施例的逻辑电路的示意图。
11.第5图为本公开实施例的控制信号的时序的示意图。
12.第6图为本公开实施例的数据锁存器的示意图。
具体实施方式
13.下文系举实施例配合所附图式作详细说明，以更好地理解本案的方面，但所提供之实施例并非用以限制本案所涵盖的范围，而结构操作之描述非用以限制其执行之顺序，任何由元件重新组合之结构，所产生具有均等功效的装置，皆为本案所涵盖的范围。此外，根据业界的标准及惯常做法，图式仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同之符号标示来进行说明以便于理解。
14.本案说明书和图式中使用的元件编号和信号编号中的索引1～n，只是为了方便指称个别的元件和信号，并非有意将前述元件和信号的数量局限在特定数目。在本案说明书和图式中，若使用某一元件编号或信号编号时没有指明该元件编号或信号编号的索引，则代表该元件编号或信号编号是指称所属元件组或信号组中不特定的任一元件或信号。
15.此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用之“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
16.于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、
…
等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。
17.请参阅第1图，第1图为本公开实施例的显示装置100的示意图。如第1图所示，显示装置100包含栅极驱动器110、数据驱动器120以及像素阵列130。
18.在一些实施例中，栅极驱动器110包含解码器gdec[1]～gdec[z]。解码器gdec[1]～gdec[z]每一者电性耦接像素阵列130同一像素列(pixel line)的像素pix，用以控制该像素列的像素pix的数据设定路径是否导通，以使相应的像素数据经由前述路径传送至该像素列中之对应的像素pix。在一些实施例中，像素pix可以由像素内嵌存储器(memory in pixel)实施，并且显示装置100在开/关机期间，栅极驱动器110可导通所有像素的至相应的数据线dy[1]至dt[y]的路径，来重置所有的像素pix。在此情形中，若数据线的电位重置失败，会造成像素内嵌存储器保留原本的电位而使显示画面灰度不均。
[0019]
因此，为了改善显示画面在开/关机期间执行重置操作时显示画面的均匀性，本揭示文件利用数据驱动器120重置数据线dy[1]～dy[y]的电位，而使像素阵列130中的每一个像素能够经由数据线dy[1]～dy[y]完成重置操作，因此在重置期间改善显示画面的灰度均匀性。如何控制数据驱动器120进行重置操作，会在后续实施例中详细说明。
[0020]
数据驱动器120包含移位寄存电路122、数据锁存电路124以及逻辑电路126[1]～126[x]。位移位寄存电路122包含移位寄存器hsr[1]～hsr[x]，其中所述“x”可以系任何正整数。在一些实施例中，所述“x”可以由26实施。然而，在其他实施例中，“x”可以由48、52、或其他正整数实施。因此，本案不以此为限。
[0021]
移位寄存器hsr[1]～hsr[x]分别电性耦接逻辑电路126[1]～126[x]，并且产生及
传送第一输出信号out[1]～out[x]至逻辑电路126[1]～126[x]，以使逻辑电路126[1]～126[x]依据第一输出信号out[1]～out[x]产生第二输出信号hsr_out[1]～hsr_out[x]以及第三输出信号
[0022]
逻辑电路126[1]～126[x]电性耦接数据锁存电路124，以将第二输出信号hsr_out[1]～hsr_out[x]传送至数据锁存电路124。数据锁存电路124包含数据锁存器128[1]～128[y]。
[0023]
数据锁存器128[1]～128[y]分别连接至数据线dy[1]～dy[y-1]，以依据栅极驱动器110扫描的像素列，分别经由数据线dy[1]～dy[y-1]提供像素数据至该像素列中相应的像素pix，其中所述“y”可以系任何正整数。在一些实施例中，所述“y”可以由208实施，然而，在其他实施例中，“y”可以由312、416、或其他正整数实施。因此，本案不以此为限。
[0024]
需要注意的是，一组数据锁存器的数量(例如，数据锁存器128[1]～128[a]，其中的数据锁存器128[a]未绘示于图式之中)与移位寄存器的数量的乘积等同于数据锁存器的总数量。换言之，前述的一组数据锁存器的数量“a”乘以移位寄存器的总数量“x”等于数据锁存器的总数量“y”。举例而言，同一组的数据锁存器128[1]～128[a]皆系用以接收第二输出信号hsr_out[1]以及第三输出信号以同时提供像素电压至数据线dy[1]～dy[a]。在一些实施例中，“a”可以由8实施。然而，在其他实施例中，“a”可以由4、16或24或其他正整数实施。因此，本案不以此为限。
[0025]
类似地，另一组的数据锁存器128[a+1]～128[2a]皆系用以接收第二输出信号hsr_out[2]以及第三输出信号以同时提供像素电压至数据线dy[a+1]～dy[2a]。
[0026]
请参阅第2图，第2图为本公开实施例的数据锁存器228[n]的示意图。第1图所示的数据锁存器128[1]～128[y]每一者皆可由第2图所示的数据锁存器228[n]实施，其中n可为任意正整数。相应地，数据锁存器228[n]连接的数据线[n]对应于第1图所示的数据线dy[1]～dy[y]其中一者。
[0027]
如第2图所示，数据锁存器228[n]包含开关230以及反馈电路240。本揭示文件中的开关230是以传输门实施。于另一些实施例中，本领域技术人员可将本揭示中的传输门由p型金属氧化物场效晶体管开关或n型金属氧化物场效晶体管开关替换并对控制信号相对应地调整，也可以达到与本揭示实施例相同的功能。
[0028]
具体而言，开关230包含晶体管232以及晶体管234。晶体管232以及晶体管234的第一端用以接收数据信号si_d[p]，并且晶体管232以及晶体管234的栅极端分别用以接收第三输出信号以及第二输出信号hsr_out[m]。第三输出信号系第二输出信号hsr_out[m]的反向信号。
[0029]
晶体管232系以p型晶体管实施，晶体管234系以n型晶体管实施，晶体管232以及晶体管234依据第三输出信号以及第二输出信号hsr_out[m]的逻辑电平同时导通或关断。
[0030]
如此，当第二输出信号hsr_out[m]具有高逻辑电平时，开关230会导通从而将数据信号si_d[p]经由晶体管232以及234传送至内部节点n1。
[0031]
在第2图的实施例中，反馈电路240系由时序控制-互补式金属氧化物半导体逻辑门(clocked-cmos logic gate)实施。反馈电路240包含晶体管242、244、246以及248。
[0032]
在架构上，晶体管242、244、246以及248电性串连在系统高电压端vdd以及接地端之间。具体而言，晶体管242以及244电性串联在系统高电压端vdd以及内部节点n1之间。晶体管242的第一端电性耦接系统高电压端vdd，晶体管242的第二端电性耦接晶体管244的第一端，晶体管242的栅极端用以接收第二输出信号hsr_out[m]。并且，晶体管242以及244可由p型晶体管实施。
[0033]
晶体管246以及248电性串联在接地端以及内部节点n1之间。晶体管248的第二端接地，晶体管248的第一端电性耦接晶体管246的第二端，晶体管248的栅极端用以接收第三输出信号并且，晶体管246以及248可由n型晶体管实施。
[0034]
由于晶体管242可由p型晶体管实施且晶体管248可由n型晶体管实施，在第二输出信号hsr_out[m]具有低逻辑电平时，晶体管242导通系统高电压端vdd至晶体管244的第一端的电路路径，且与第二输出信号hsr_out[m]呈反向的第三输出信号具有高逻辑电平，晶体管248会导通接地端至晶体管246的第二端的电路路经。
[0035]
晶体管244的第二端以及晶体管246的第一端皆电性耦接内部节点n1，晶体管244以及246的栅极端皆电性耦接节点n2。若第二输出信号hsr_out[m]具有低逻辑电平时，开关230会关断并且晶体管242以及248会导通。此时，节点n2的电平会导通晶体管244以及晶体管246其中一者，并关断晶体管244以及晶体管246中的另一者，从而依据节点n2的电平将系统高电压vdd的电位经由晶体管242以及244传送至内部节点n1或者是将接地端的电位经由晶体管246以及248传送至内部节点n1。
[0036]
如此，在第二输出信号hsr_out[m]具有低逻辑电平时，反馈电路240用以锁存内部节点n1的电位。
[0037]
请参阅第3图，第3图为本公开实施例的用于产生数据信号si_d[p]的寄存器res[p]的示意图。寄存器res[p]包含接脚“d”、“c”以及“r”，分别用以接收输入数据input、时钟信号clk以及与使能信号scs呈反向的重置信号以依据前述信号产生数据信号si_d[p]。在一些实施例中，反向器inv电性耦接寄存器res[p]的接脚“r”，以将使能信号scs转换为重置信号并输入重置信号至寄存器res[p]的接脚“r”。
[0038]
请参阅第4图，第4图为本公开实施例的逻辑电路426[m]的示意图。如第4图所示，逻辑电路426[m]包含逻辑电路428以及434。第1图所示的逻辑电路126[1]～126[x]每一者皆可由第4图所示的逻辑电路426[m]实施，其中“m”可以为任意正整数。
[0039]
在功能上，逻辑电路428以及434皆用以接收并依据第一输出信号out[m]以及重置控制信号allclear，分别输出第二输出信号hsr_out[m]以及第三输出信号其中，第一输出信号out[m]对应于第1图中第一输出信号out[1]～out[x]中之一者。
[0040]
具体而言，逻辑电路428包含或非门430以及反向器432。或非门430用以接收第一输出信号out[m]以及重置控制信号allclear。若第一输出信号out[m]以及重置控制信号allclear中之至少一者具有使能电平(例如，高逻辑电平)时，或非门430的输出会在低逻辑电平，与或非门430的输出端电性耦接的反向器inv会产生具有高逻辑电平的第二输出信号
hsr_out[m]。另一方面，若第一输出信号out[m]以及重置控制信号allclear中之至少一者皆具有低逻辑电平时，或非门430的输出会在高逻辑电平，反向器inv会产生具有低逻辑电平的第二输出信号hsr_out[m]。
[0041]
逻辑电路434包含或非门436。或非门436用以接收第一输出信号out[m]以及重置控制信号allclear，且若第一输出信号out[m]以及重置控制信号allclear中之至少一者具有高逻辑电平时，或非门436会产生具有低逻辑电平的第三输出信号另一方面，若第一输出信号out[m]具有低逻辑电平时，或非门436会产生具有高逻辑电平的第三输出信号
[0042]
请一并参阅第1至第5图。第5图为本公开实施例的控制信号的时序的示意图。如第5图所示，在显示装置100自开机至关机的一次操作周期大致上经区分为四个期间，其分别为初始化期间t1、维持期间t2、数据设定期间t3、预留期间t4以及重置期间t5。需特别说明的是，第5图中的该些期间的时间长度仅用以示例，并非用以限制本公开文件。
[0043]
于初始化期间t1，使能信号scs具有第二逻辑电平(例如，低逻辑电平)，以使使能信号具有第一逻辑电平(例如，高逻辑电平)，从而对寄存器res[p]进行重置操作。
[0044]
于维持期间t2，使能信号scs具有高逻辑电平，以使使能信号具有低逻辑电平，从而停止对寄存器res[p]进行重置操作。
[0045]
于数据设定期间t3，寄存器res[p]依据输入数据input以及时钟信号clk，产生并输出数据信号si_d[p]至数据锁存器128[n]。此时，若第三输出信号hrs_out[m]具有高逻辑电平，数据锁存器128[n]的开关230会导通，并将数据信号si_d[p]传送至数据锁存器128[n]的内部节点n1。另一方面，若第三输出信号hrs_out[m]具有低逻辑电平，数据锁存器128[n]的开关230会关闭，并且数据锁存器128[n]的反馈电路240会相应作动，从而锁存内部节点n1的电位。
[0046]
举例而言，在数据信号si_d[p]具有数据电压d(1)的期间，当移位寄存器hsr[1]所产生的第一输出信号out[m]具有高逻辑电平，逻辑电路426[m]依据第一输出信号out[m]所产生的第二输出信号hsr_out[m]会具有高逻辑电平。相应地，与第二输出信号hsr_out[m]呈反向的第三输出信号具有低逻辑电平。
[0047]
此时，具有高逻辑电平的第二输出信号hsr_out[m]以及具有低逻辑电平的第三输出信号会分别导通数据锁存器128[n]的开关230中的晶体管232以及234，从而将数据信号si_d[p]的数据电压d(1)传送至数据锁存器128[n]的内部节点n1，并且经由与内部节点n1电性串联的反向放大器252、254、256以及258将数据电压d(1)转换为传送至数据线dy[n]的数据电压dv(1)。
[0048]
在数据锁存器128[n]的内部节点n1的电位经设定于数据电压d(1)之后，移位寄存器hsr[m]所产生的第一输出信号out[m]会被下拉至低逻辑电平，逻辑电路426[m]相应产生具有低逻辑电平的第二输出信号hsr_out[m]以及具有高逻辑电平的第三输出信号以使数据锁存器128[n]依据第二输出信号hsr_out[m]以及第三输出信号锁存数据电压d(1)。反馈电路240的作动方式已于前述实施例说明，故在此
不再赘述。
[0049]
再举一个例子，在数据设定期间t3中，若数据信号si_d[p]具有数据电压d(q)，且当移位寄存器hsr[1]所产生的第一输出信号out[m]具有高逻辑电平时，逻辑电路426[m]依据第一输出信号out[m]产生的第二输出信号hsr_out[m]具有高逻辑电平。相应地，与第二输出信号hsr_out[m]呈反向的第三输出信号具有低逻辑电平。
[0050]
此时，具有高逻辑电平的第二输出信号hsr_out[m]以及具有低逻辑电平的第三输出信号会分别导通数据锁存器128[n]的开关230中的晶体管232以及234，从而将数据信号si_d[p]的数据电压d(q)传送至数据锁存器128[n]的内部节点n1，并且经由与内部节点n1电性串联的反向放大器252、254、256以及258将数据电压d(q)转换为传送至数据线dy[n]的数据电压dv(q)。
[0051]
在数据锁存器128[n]的内部节点n1的电位经设定于数据电压d(q)之后，移位寄存器hsr[m]所产生的第一输出信号out[m]会被下拉至低逻辑电平，逻辑电路426[m]相应产生具有低逻辑电平的第二输出信号hsr_out[m]以及具有高逻辑电平的第三输出信号以使数据锁存器128[n]依据第二输出信号hsr_out[m]以及第三输出信号锁存数据电压d(q)。反馈电路240的作动方式已于前述实施例说明，故在此不再赘述。
[0052]
于预留期间t4，由于第一输出信号out[m]以及重置控制信号allclear皆具有低逻辑电平，逻辑电路426[m]产生具有低逻辑电平的第二输出信号hsr_out[m]，会维持锁存操作，使数据线dy[n]仍具有数据电压dv(q)。另一方面，预留期间t4，由于使能信号scs具有低逻辑电平，寄存器res[p]会依据与使能信号scs呈反向的重置信号进行重置，以输出具有低逻辑电平的数据信号si_d[p]。
[0053]
于重置期间t5，由于使能信号scs仍然维持于低逻辑电平，数据信号si_d[p]具有低逻辑电平。并且，由于重置控制信号allclear具有高逻辑电平，逻辑电路426[m]会产生具有高逻辑电平的第二输出信号hsr_out[m]，以导通数据锁存器228[n]之中的开关230，从而将具有低逻辑电平的数据信号si_d[p]传送至内部节点n1，因此重置内部节点n1以及数据线dy[n]的电位。
[0054]
换言之，于重置期间t5，开关230依据具有高逻辑电平的第二输出信号hsr_out[m]导通，以导通数据锁存器228[n]的内部节点n1与寄存器res[p]的输出端之间的电路路径，并将寄存器res[p]重置后且具有低逻辑电平的数据信号si_d[p]传送至数据锁存器228[n]的内部节点n1，进而重置数据线dy[n]的电位至低逻辑电平。
[0055]
此时，由于第三输出信号具有低逻辑电平，反馈电路240中的晶体管248会关断，从而关断接地端至晶体管246的第二端的电路路径。如此，于重置期间t5初始时，无论晶体管246是否导通，接地端的电位不会经由晶体管248经传送至内部节点n1。
[0056]
并且，由于第二输出信号hsr_out[m]具有高逻辑电平，反馈电路240中的晶体管242会关断，从而关断系统高电压端vdd至晶体管244的第一端的电路路径。如此，于重置期间t5初始时，无论晶体管244是否导通，系统高电压端vdd的电位不会经由晶体管242经传送至内部节点n1，而导致重置操作失败。
[0057]
在一些实施例中，栅极驱动器110于重置期间t5会导通所有像素pix至相应的数据线dy[1]～dy[n]的电路路经，数据线dy[1]～dy[n]同时将低逻辑电平的电位作为数据电压传送至所有的像素pix，因此在重置期间t5重置显示装置100的所有像素pix，从而改善显示装置100的画面的均匀性。
[0058]
请参阅第6图，第6图为本公开实施例的数据锁存器628[n]的示意图。如第6图所示，数据锁存器628[n]包含开关630以及反馈电路640。第1图所示的数据锁存器128[1]～128[y]每一者皆可由第6图所示的数据锁存器628[n]实施，其中n可为任意正整数。
[0059]
开关630包含晶体管232以及晶体管234。第6图所示的开关630的连接关系以及作动方式相似于第2图中的开关230，故在此不再赘述。
[0060]
在第6图的实施例中，反馈电路640是由传输门(transmission gate)实施。具体而言，反馈电路640包含晶体管642以及晶体管644。晶体管642系由p型晶体管实施，并且晶体管644是由n型晶体管实施。在架构上，晶体管642以及644并联于内部节点n1以及节点n2之间。
[0061]
在功能上，晶体管642的栅极端用以接收第二输出信号hsr_out[m]，晶体管644的栅极端用以接收与呈反向的第三输出信号以使晶体管642以及644依据第二输出信号hsr_out[m]的逻辑电平同时导通或关断。
[0062]
具体而言，若第二输出信号hsr_out[m]具有高逻辑电平，开关630会导通，并且反馈电路640会关断。另一方面，若第二输出信号hsr_out[m]具有低逻辑电平，开关630会关断，并且反馈电路640会导通，以锁存内部节点n1的电位，并将内部节点n1的电位经由反向放大器622以及624传送至数据线dy[n]。
[0063]
数据锁存器628[n]的其余作动方式及功能大致相似于数据锁存器228[n]，故在此不再赘述。
[0064]
综上所述，本揭示文件利用逻辑电路426[m]依据重置控制信号all以及第一输出信号out[m]产生第二输出信号hsr_out[m]，并且在重置期间t5，依据第二输出信号hsr_out[m]导通数据锁存器228[n]的内部节点n1与寄存器res[p]的输出端之间的电路路径，从而将寄存器res[p]经重置后的数据信号si_d[p]传送至数据锁存器228[n]的内部节点n1，进而对数据锁存器228[n]进行重置。如此，得以重置数据线dy[n]的电位。
[0065]
虽然本案已以实施方式公开如上，然其并非限定本案，任何熟习此技艺者，在不脱离本案之精神和范围内，当可作各种之更动与润饰，因此本案之保护范围当视后附之申请专利范围所界定者为准。
[0066]
符号说明
[0067]
为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：
[0068]
100：显示装置
[0069]
110：栅极驱动器
[0070]
120：数据驱动器
[0071]
122：移位寄存电路
[0072]
124：数据锁存电路
[0073]
126[1]～126[x],426[m]：逻辑电路
[0074]
128[1]～128[y],228[n],628[n]：数据锁存器
[0075]
130：像素阵列
[0076]
230,630：开关
[0077]
232,234,242,244,246,248,632,634,642,644晶体管
[0078]
240,640：反馈电路
[0079]
252,254,256,258,652,654：反向放大器
[0080]
430,436：或非门
[0081]
432：反向器
[0082]
n1：内部节点
[0083]
n2：节点
[0084]
out[1]～out[x],out[m]：第一输出信号
[0085]
hsr_out[1]～hsr_out[x],hsr_out[m]：第二输出信号
[0086]
第三输出信号
[0087]
allclear：重置控置信号
[0088]
hsr[1]～hsr[x]：移位寄存器
[0089]
dy[1]～dy[y]：数据线
[0090]
d(1)～d(q),dv(1)～dv(q)：数据电压
[0091]
gdec[1]～gdec[z]：解码器
[0092]
res[p]：寄存器
[0093]
si_d[p]：数据信号
[0094]
input：输入信号
[0095]
clk：时钟信号
[0096]
scs：使能信号
[0097]
重置信号
[0098]
inv：反向器
[0099]
t1：初始化期间
[0100]
t2：维持期间
[0101]
t3：数据设定期间
[0102]
t4：预留期间
[0103]
t5：重置期间

技术特征：

1.一种数据驱动器，包含：移位寄存器，用以输出第一输出信号；第一逻辑电路，用以依据所述移位寄存器输出的所述第一输出信号以及重置控制信号，输出第二输出信号，其中当所述第一输出信号以及所述重置控制信号其中一者具有使能电平，所述第一逻辑电路输出具有第一逻辑电平的所述第二输出信号；以及数据锁存器，包含：开关，用以依据所述第二输出信号传送数据信号至内部节点，其中：在数据设定期间，当所述第一逻辑电路输依据具有所述使能电平的所述第一输出信号，输出具有所述第一逻辑电平的所述第二输出信号时，所述开关导通；以及在重置期间，所述第一逻辑电路输依据具有所述使能电平的所述重置控制信号，输出具有所述第一逻辑电平的所述第二输出信号，使所述开关导通，以将所述数据信号传送至所述内部节点。2.如请求项1所述之数据驱动器，包含：寄存器，用以依据输入数据、时钟信号以及重置信号产生所述数据信号，其中在重置期间，所述触发器依据具有所述使能电平的重置信号输出具有第二逻辑电平的所述数据信号，并且所述数据锁存器的所述开关依据所述第二输出信号导通，以将具有所述第二逻辑电平的所述数据信号传送至所述内部节点。3.如请求项1所述的数据驱动器，其中所述数据锁存器还包含：反馈电路，用以依据所述第二输出信号锁存所述内部节点的电位，其中：在所述重置期间，所述第一逻辑电路输依据具有所述使能电平的所述重置控制信号，输出具有所述第一逻辑电平的所述第二输出信号，以关断所述反馈电路。4.如请求项3所述的数据驱动器，其中在所述数据设定期间：当所述第一逻辑电路输依据具有使能电平的所述第一输出信号，输出具有所述第一逻辑电平的所述第二输出信号时，所述反馈电路关断；以及当所述第一逻辑电路输依据具有禁能电平的所述第一输出信号以及所述重置控制信号，输出具有第二逻辑电平的所述第二输出信号时，所述反馈电路开启。5.如请求项3所述的数据驱动器，其中所述反馈电路电性耦接在所述数据锁存器的所述内部节点以及输出端之间。6.如请求项3所述的数据驱动器，其中所述反馈电路系由传输门或时序控制-互补式金属氧化物半导体逻辑电路实施。7.如请求项1所述的数据驱动器，其中所述开关系由传输门实施。8.如请求项1所述的数据驱动器，还包含：第二逻辑电路，用以依据所述移位寄存器输出的所述第一输出信号以及重置控制信号，输出第三输出信号，并且其中当所述第一输出信号以及所述重置控制信号其中一者具有使能电平，所述第二逻辑电路输出具有第二逻辑电平的所述第三输出信号。9.如请求项8所述的数据驱动器，其中所述开关用以依据所述第三输出信号传送所述数据信号至所述内部节点，其中：在所述数据设定期间，当所述第二逻辑电路输依据具有所述使能电平的所述第一输出信号，输出具有所述第二逻辑电平的所述第三输出信号时，所述开关导通；以及
在所述重置期间，所述第二逻辑电路输依据具有所述使能电平的所述重置控制信号，输出具有所述第二逻辑电平的所述第三输出信号以导通所述开关。10.一种控制方法，包含：由移位寄存器，输出第一输出信号；由第一逻辑电路，依据所述移位寄存器输出的所述第一输出信号以及重置控制信号，输出第二输出信号，其中当所述第一输出信号以及所述重置控制信号其中一者具有使能电平，所述第一逻辑电路输出具有第一逻辑电平的所述第二输出信号；在重置期间，由所述第一逻辑电路输依据具有所述使能电平的所述重置控制信号，输出具有所述第一逻辑电平的所述第二输出信号；以及在所述重置期间，依据具有所述第一逻辑电平所述第二输出信号导通数据锁存器的内部节点与寄存器的输出端之间的电路路径，以将所述寄存器的输出传送至所述数据锁存器的所述内部节点。

技术总结

本揭示文件提供一种数据驱动器。数据驱动器包含移位寄存器、逻辑电路以及数据锁存器。移位寄存器用以输出第一输出信号。逻辑电路用以依据移位寄存器输出的第一输出信号以及重置控制信号，输出第二输出信号。数据锁存器的开关用以依据第二输出信号传送数据信号至内部节点。在数据设定期间，当逻辑电路输依据具有使能电平的第一输出信号，输出具有第一逻辑电平的第二输出信号时，开关导通。在重置期间，逻辑电路输依据具有使能电平的重置控制信号，输出具有第一逻辑电平的第二输出信号，使开关导通，以将数据信号传送至内部节点。以将数据信号传送至内部节点。以将数据信号传送至内部节点。