双铝铝栅或非门的制作方法

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1.本实用新型涉及微电子技术领域。更具体地，涉及一种双铝铝栅或非门。

背景技术：

2.cmos电路因为功耗低、易于大规模集成等优点成为目前主流的集成电路，其中的或非门器件作为基本逻辑单元被广泛应用于复合逻辑电路中。或非门的具体功能如下：当输入信号中有高电平信号，则输出为低电平信号；只有当输入全为低电平信号时，输出才为高电平信号。
3.现有技术中，铝栅cmos器件通常采用单层金属布线方式，即以单层金属作为电路连接线。这种单层金属布线方式存在一定的局限性，以单铝铝栅或非门为例，在布局时由于铝线无法交叉布局，所以铝线只能采用蛇形走线的方式以及采用有源区“跳线”的方式。这种布线方式虽然在逻辑上可以实现正确的产品功能，但是却增大了源漏区面积，增加了信号线长度，最终使得节点寄生电容和电阻增加，降低产品的运行速度，难以适应更大规模和更复杂的产品。
4.另外，为了保证或非门器件的mos管中的pn结时刻处于反偏状态， pmos管的衬底一般连接电源(vdd)，nmos管的衬底一般连接地(gnd)。而按照一般布线规则，通常在mos管的衬底外围刻蚀衬底接触孔，然后通过铝线将衬底与vdd或gnd连接起来。在单铝铝栅工艺中，当有其它信号线需要从衬底外围上经过时，此处的衬底上则不能设置与vdd或gnd连接的衬底-铝线接触孔，这可能或造成衬底接触不充分，从而引起mos管漏电。

技术实现要素：

5.为了解决以上问题，本实用新型采用下述技术方案：
6.本实用新型第一方面提供了一种双铝铝栅或非门，包括基于衬底形成的第一p型晶体管、第二p型晶体管、第一n型晶体管和第二n型晶体管，还包括：第一金属层、第二金属层以及设置在第一金属层和第二金属层之间的绝缘层，其中：
7.第一金属层，包括第一子部和第二子部，第一子部将第一p型晶体管的栅极与第一n型晶体管的栅极电连接，第二子部将第二p型晶体管的栅极与第二n型晶体管的栅极电连接，
8.第二金属层，包括第三子部和第四子部，第三子部用作连接第二p型晶体管的漏极、第一n型晶体管的漏极以及第二n型晶体管的漏极的连接线，第四子部用作第一输入端引线、第二输入端引线和输出端引线。
9.在一些可选的实施例中，绝缘层中设有第一通孔和第二通孔，其中
10.第二p型晶体管的漏极在衬底上的正投影覆盖第一通孔在衬底上的正投影，第二n型晶体管的漏极在衬底上的正投影覆盖第二通孔在衬底上的正投影，
11.第三子部通过第一通孔与第二p型晶体管的漏极电连接，并通过第二通孔与第二n型晶体管的漏极电连接，
12.第二子部在衬底上的正投影与第三子部在衬底上的正投影交叠。
13.在一些可选的实施例中，第四子部中用作输出端引线的部分通过第一通孔与第二p型晶体管的漏极电连接。
14.在一些可选的实施例中，第四子部中用作输出端引线的部分设置在第二p 型晶体管和第二n型晶体管之间。
15.在一些可选的实施例中，绝缘层还包括第三通孔和第四通孔，其中
16.第二子部在衬底上的正投影覆盖第三通孔在衬底上的正投影，第一子部在衬底上的正投影覆盖第四通孔在衬底上的正投影，
17.第四子部中用作第一输入端引线的部分通过第三通孔与第二子部电连接，并且第四子部中用作第一输入端引线的部分在衬底上的正投影与第一子部在衬底上的正投影交叠，
18.第四子部中用作第二输入端引线的部分通过第四通孔与第一子部电连接。
19.在一些可选的实施例中，第四子部中用作第一输入端引线和第二输出端引线的部分设置在第一p型晶体管和第一n型晶体管之间。
20.在一些可选的实施例中，第一金属层还包括电源极和地极，其中
21.电源极与第一p型晶体管的源极电连接，地极与第一n型晶体管的源极和第二n型晶体管的源极电连接。
22.在一些可选的实施例中，还包括：
23.形成在衬底靠近第一p型晶体管的源极一侧的多个第一衬底接触孔；
24.形成在衬底靠近第二p型晶体管的漏极一侧的多个第二衬底接触孔；
25.形成在衬底靠近第一n型晶体管的源极一侧的多个第三衬底接触孔；
26.形成在衬底靠近第二n型晶体管的源极一侧的多个第四衬底接触孔；
27.形成在第一衬底接触孔和第二衬底接触孔之间的多个第五衬底接触孔，第五衬底接触孔的排列方向分别与第一衬底接触孔和第二衬底接触孔的排列方向垂直；以及
28.形成在第三衬底接触孔和第四衬底接触孔之间的多个第六衬底接触孔，第六衬底接触孔的排列方向分别与第三衬底接触孔和第四衬底接触孔的排列方向垂直，
29.第一金属层还包括第一衬底引线和第二衬底引线，其中
30.第一衬底引线通过第一衬底接触孔、第二衬底接触孔和第五衬底接触孔将衬底与电源电连接，
31.第二衬底引线通过第三衬底接触孔、第四衬底接触孔和第六衬底接触孔将衬底与地电连接。
32.在一些可选的实施例中，绝缘层包括氧化硅层、氮化硅层和氮氧化硅层中的至少一层。
33.本实用新型的有益效果如下：
34.本实用新型针对目前现有的问题，提供一种双铝铝栅或非门。该双铝铝栅或非门采用双层金属布线，两层金属布线之间的绝缘层中设有两层金属布线电连接所需的接触孔，从而使得各层金属连接线之间可以根据需要各自布局，也可以发生交叠，不仅有效缩短了信号线长度，而且可以避免有源区“跳线”，减小源漏区面积，降低节点寄生电容和电阻，提高器件的集成度，具有广泛的应用前景。
35.在此基础上，通过将输出端引线设置于版图中部区域，不仅使双铝铝栅或非门的版图更为合理，而且可以增加衬底接触孔的数量，使得衬底接触更充分，避免漏电。
附图说明
36.下面结合附图对本实用新型的具体实施方式作进一步详细的说明。
37.图1示出现有技术中或非门的示意性版图；
38.图2示出根据本技术实施例的双铝铝栅或非门的电路原理图；
39.图3-图5示出根据本技术一实施例的双铝铝栅或非门的示意性版图。
具体实施方式
40.为了更清楚地说明本实用新型，下面结合实施例和附图对本实用新型做进一步的说明。附图中相似的部件以相同或相似的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本实用新型的保护范围。
41.需要说明的是，本实用新型中“第一”、“第二”和“第三”等序数词并不旨在限定具体的顺序，而仅在于区分各个部分。
42.本实用新型中的“在
……
上”、“在
……
上形成”和“设置在
……
上”等类似表述可以表示一层直接形成或设置在另一层上，也可以表示一层间接形成或设置在另一层上，即两层之间还存在其它的层。
43.现有技术中，铝栅或非门器件采用单铝结构，即采用单层铝布线。如图1 所示，图中上半部分示出的两个晶体管为串联连接的pmos，下半部分示出的两个晶体管为并联连接的nmos。两个pmos中，第一pmos的源极和衬底通过铝线连接至vdd，其中衬底通过衬底接触孔经由铝线连接至电源极 vdd，第二pmos的源极与第一pmos的漏极通过共用的电极电连接。两个 nmos中，第一nmos和第二nmos的源极和衬底通过铝线连接至地极gnd，其中衬底通过衬底接触孔经由铝线连接至地极gnd。第一nmos的漏极和第二nmos的漏极通过共用的电极电连接。第一nmos的漏极和第二nmos 的漏极、以及第二pmos的漏极通过有源区“跳线”电连接，并引出输出端引线；第一pmos的栅极和第一nmos的栅极电连接并通过输出端引线1引出；第二pmos的栅极和第二nmos的栅极电连接并通过输出端引线2引出。
44.因为传统铝栅或非门采用单层铝布线，即连接线包括连接各晶体管的连接线、输入端引线、输出端引线、以及衬底接触孔与电源极vdd或地极gnd 的连接线均采用同层金属布线。参照图1可知，为了避免同层金属之间发生短接，输入端引线1和2、以及输出端引线均需要延长到或非门外围，引线长度的增加增大了连接线的电阻值和所占用有源区的面积以及器件尺寸；而第二pmos的漏极与第一/第二nmos的漏极间的连接线需要采用有源区“跳线”的方式，增大了有源区的面积，进一步增大器件尺寸，而有源区“跳线”将产生寄生电阻和寄生电容；同时，因为衬底接触孔的连接线与引出到或非门外围的输入端/输出端引线为同层金属，则在输入端引线1和2、以及输出端引线穿过的区域不能设置衬底接触孔，从而导致衬底接触不充分，容易引起漏电。
45.基于以上问题，本实用新型的实施例提供了一种双铝铝栅或非门，包括基于衬底形成的两个p型晶体管(pmos)和两个n型晶体管(nmos)，分别记为第一p型晶体管、第二p型晶体管、第一n型晶体管和第二n型晶体管，此外区别于现有技术，双铝铝栅或非门还包括：
第一金属层、第二金属层以及设置在第一金属层和第二金属层之间的绝缘层，其中：
46.第一金属层，位于衬底上，其具体包括第一子部和第二子部，第一子部将第一p型晶体管的栅极与第一n型晶体管的栅极电连接，第二子部将第二 p型晶体管的栅极与第二n型晶体管的栅极电连接，
47.第二金属层，位于绝缘层上，其具体包括第三子部和第四子部，第三子部用作连接第二p型晶体管的漏极、第一n型晶体管的漏极以及第二n型晶体管的漏极的连接线，第四子部用作第一输入端引线、第二输入端引线和输出端引线。
48.在本实施例中，通过第一金属层将第一p型晶体管的栅极与第一n型晶体管的栅极电连接，第二p型晶体管的栅极与第二n型晶体管的栅极电连接；通过第二金属层用作连接第二p型晶体管的漏极、第一n型晶体管的漏极以及第二n型晶体管的漏极的连接线，和用作第一输入端引线、第二输入端引线和输出端引线，加之设置在二者之间的绝缘层，从而使得各层金属连接线可以根据pmos和nmos的布局分别布置，两层金属线在衬底上的正投影可以发生交叠，从而缩短了信号线长度，同时可以避免使用有源区“跳线”，减小源漏区面积，减少节点寄生电容和电阻，提高器件的集成度，具有广泛的应用前景。
49.首先，参照图2所示的电路原理图描述或非门的连接关系。或非门包括两个pmos晶体管和两个nmos晶体管。两个p型晶体管mp1和mp2为串联连接关系，两个n型晶体管mn1和mn2为并联连接关系。其中，第二p 型晶体管mp2的栅极g和第二n型晶体管mn2的栅极g电连接在一起并引出第一输入端a，第一p型晶体管mp1的栅极g和第一n型晶体管mn1的栅极g电连接在一起并引出第二输入端b。第一p型晶体管mp1的源极s与电源极vdd电连接，第一p型晶体管mp1的漏极d与第二p型晶体管mp2 的源极s电连接，第二p型晶体管mp2的漏极d与第一n型晶体管mn1的漏极d和第二n型晶体管mn2的漏极d电连接在一起引出输出端out，第一 n型晶体管mn1的源极s和第二n型晶体管mn2的源极s与地极gnd电连接。
50.需要说明的是，或非门为上述四个晶体管的串并联，因此无法从剖视图中同时示出各个晶体管之间的连接关系，下文中将基于版图示出或非门的具体结构和层间关系，为了清楚标示出各部分结构，在附图中将一个实施例的双铝铝栅或非门的版图分为图3至图5三幅图来分别标示不同的结构区域进行说明。下面参照图3至图5详细描述本技术实施例的双铝铝栅或非门的具体结构。
51.参照图3所示，双铝铝栅或非门包括基于衬底形成的第一p型晶体管mp1、第二p型晶体管mp2、第一n型晶体管mn1和第二n型晶体管mn2。具体而言，每个晶体管都包括形成于衬底中的源区和漏区，以及形成于衬底表面且位于源/漏区之间的栅极，且栅极与衬底之间通过栅极介质层隔开；当然在衬底中还形成有阱区，p型晶体管或n型晶体管的源/漏区位于阱区中。各晶体管具体电路连接关系可参考图2，第一p型晶体管mp1和第二p型晶体管 mp2串联，第一n型晶体管mn1和第二n型晶体管mn2并联。在本技术中，衬底的材料可以为硅。第一p型晶体管mp1、第二p型晶体管mp2、第一n 型晶体管mn1以及第二n型晶体管mn2的栅极的材料为铝。
52.其中，在图3上半部分的虚线框中，左边的晶体管为第一p型晶体管mp1，右边的晶体管为第二p型晶体管mp2，第一p型晶体管mp1的漏极和第二p 型晶体管mp2的源极通过共用而电连接在一起。在图3下半部分的虚线框中，左边的晶体管为第一n型晶体管mn1，右边的晶体管为第二n型晶体管mn2，第一n型晶体管mn1的漏极和第二n型晶体管mn2的漏极通过
共用而电连接在一起。
53.本领域技术人员可以理解，可以在绝缘介质层中设置通孔，并且通孔在衬底上的正投影与第一p型晶体管mp1的漏区在衬底上的正投影和第二p型晶体管mp2的源区在衬底上的正投影交叠，通过在通孔中淀积铝而形成铝塞，一方面保持了第一p型晶体管mp1和第二p型晶体管mp2的源漏区一致性，另一方面将第一p型晶体管mp1的漏极和第二p型晶体管mp2的源极的电极共用引出。第一n型晶体管mn1的漏极和第二n型晶体管mn2的漏极之间的电极共用方式同理，在此不作赘述。各晶体管的栅极、源极以及漏极采用相同材料、同一步工艺同层时形成。即，采用铝材料在同一层经一次图案化形成各晶体管的栅极、源极以及漏极。
54.双铝铝栅或非门中，第一金属层和第二金属层的材料为铝。第一金属层和第二金属层均可以通过溅射后图案化的方法形成，在此不做过多赘述。
55.第一金属层和第二金属层之间通过绝缘层电隔离。本技术并不旨在限制绝缘层的层数与材料。绝缘层可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一层。
56.具体地，第一金属层包括第一子部和第二子部；第二金属层包括第三子部和第四子部。参照图3所示，第一子部将第一p型晶体管mp1的栅极与第一n型晶体管的栅极电连接；第二子部将第二p型晶体管的栅极与第二n型晶体管的栅极电连接；第三子部用作连接第二p型晶体管mp2的漏极、第一 n型晶体管mn1的漏极以及第二n型晶体管mn2的漏极的连接线，第四子部用作第一输入端引线line_a、第二输入端引线line_b和输出端引线 line_out。
57.在本实施例中，通过由绝缘层隔离开的第一金属层和第二金属层，从而利用双层金属布线的优势简化布线结构，具体通过将第一金属层连接栅极的连接线，第二金属层用作连接第二p型晶体管mp2的漏极、第一n型晶体管 mn1的漏极和第二n型晶体管mn2的漏极的连接线，以及用作第一输入端引线line_a、第二输入端引线line_b和输出端引线line_out，从而将第一输入端引线line_a、第二输入端引线line_b和输出端引线line_out设置在两个p型晶体管和两个n型晶体管之间，并且通过第二金属层与第一金属层形成跳线取代有源区跳线，减小了器件尺寸，且缩短了连接线的长度，使其更利于器件集成，减小了寄生电阻，减小了节点电容，提高了产品运行速度。
58.具体地，参照图4所示，绝缘层中设有第一通孔tk1和第二通孔tk2，其中第二p型晶体管mp2的漏极在衬底上的正投影覆盖第一通孔tk1在衬底上的正投影，第二n型晶体管mn2的漏极在衬底上的正投影覆盖第二通孔 tk2在衬底上的正投影，第三子部通过第一通孔tk1与第二p型晶体管mp2 的漏极电连接，并通过第二通孔tk2与第二n型晶体管的漏极电连接，第二子部在衬底上的正投影与第三子部在衬底上的正投影交叠。通过该设置，第一金属层的第一子部与第二金属层的第三子部之间形成了金属跳线，相比于以有源区形成跳线的方式，降低了或非门中有源区尺寸，且金属跳线的电阻率小于有源区的电阻率，寄生电阻更小。
59.可选地，继续参照图4所示，第四子部中用作输出端引线line_out的部分通过第一通孔tk1与第二p型晶体管mp2的漏极电连接。此外，绝缘层中还设有第三通孔tk3和第四通孔tk4，其中第二子部在衬底上的正投影覆盖第三通孔tk3在衬底上的正投影，第一子部在衬底上的正投影覆盖第四通孔 tk4在衬底上的正投影，第四子部中用作第一输入端引线line_a的部分通过第三通孔与第二子部电连接，并且第四子部中用作第一输入端引线
line_a的部分在衬底上的正投影与第一子部在衬底上的正投影交叠，第四子部中用作第二输入端引线line_b的部分通过第四通孔tk4与第一子部电连接。
60.以上设置，通过第二金属层用作第一输入端引线line_a、第二输入端引线line_b和输出端引线line_out，从而可以使得第一输入端引线line_a在衬底上的正投影与第一金属层中连接第一p型晶体管mp1的栅极和第一n型晶体管mn1的栅极的第一子部在衬底上的正投影交叠，并且输出端引线 line_out直接通过第一通孔tk1与第二p型晶体管mp2的漏极电连接，能够实现将第一输入端引线line_a、第二输入端引线line_b和输出端引线 line_out设置在两组晶体管之间，减小了或非门的尺寸，便于集成。
61.可选地，参照图5所示，第一金属层还包括电源极vdd和地极gnd，其中，电源极vdd与第一p型晶体管mp1的源极电连接，地极gnd与第一 n型晶体管mn1的源极和第二n型晶体管mn2的源极电连接。
62.继续参照图5所示，双铝铝栅或非门还包括：形成在衬底内且靠近第一p 型晶体管的源极一侧的多个第一衬底接触孔ck1；形成在衬底内且靠近第二 p型晶体管的漏极一侧的多个第二衬底接触孔ck2；形成在衬底内且靠近第一n型晶体管的源极一侧的多个第三衬底接触孔ck3；形成在衬底内且靠近第二n型晶体管的源极一侧的多个第四衬底接触孔ck4；形成在第一衬底接触孔ck1和第二衬底接触孔ck2之间的多个第五衬底接触孔ck5，第五衬底接触孔ck5的排列方向与第一衬底接触孔ck1和第二衬底接触孔ck2的排列方向垂直；以及形成在第三衬底接触孔ck3和第四衬底接触孔ck4之间的多个第六衬底接触孔ck6，第六衬底接触孔ck6的排列方向与第三衬底接触孔ck3和第四衬底接触孔ck4的排列方向垂直。
63.第一金属层还包括第一衬底引线和第二衬底引线，其中第一衬底引线通过第一衬底接触孔ck1、第二衬底接触孔ck2和第五衬底接触孔ck5将衬底与电源极vdd电连接，第二衬底引线通过第三衬底接触孔ck3、第四衬底接触孔ck4和第六衬底接触孔ck6将衬底与地极gnd电连接。
64.以上设置，因为设置第一金属层和第二金属层，尤其是第一输入端引线 line_a、第二输入端引线line_b和输出端引线line_out能够设置在版图的中间区域，比如图3-图5所示的版图中，两个pmos晶体管设置于版图上方，两个nmos晶体管设置于版图下方，而上述输入端/输出端引线则设置于版图的中间区域，即，两个pmos晶体管和两个nmos晶体管之间的区域，而非像现有技术中的输入端/输出端设置于版图上下两端(参考图1)，使得可以在第一衬底接触孔ck1和第二衬底接触孔ck2之间设置第五衬底接触孔ck5，在第三衬底接触孔ck3与第四衬底接触孔ck4之间设置第六衬底接触孔ck6，相对于现有技术可以增加衬底接触孔的数量，使得衬底接触更充分，避免漏电。
65.本实用新型针对目前现有的问题，提供一种双铝铝栅或非门。该双铝铝栅或非门包括第一金属层、第二金属层以及设置在第一金属层和第二金属层之间的绝缘层，其中第一金属层将第一p型晶体管的栅极与第一n型晶体管的栅极电连接，第二p型晶体管的栅极与第二n型晶体管的栅极电连接；第二金属层，用作连接第二p型晶体管的漏极、第一n型晶体管的漏极以及第二n型晶体管的漏极的连接线，以及用作第一输入端引线、第二输入端引线和输出端引线，从而使得各层金属连接线在衬底上的正投影可以发生交叠，缩短信号线长度，同时可以避免使用有源区“跳线”，减小源漏区面积，降低节点寄生电容和电阻，提高器件的集成度，具有广泛的应用前景。
66.显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定，对于本领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本实用新型的技术方案所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之列。

技术特征：

1.一种双铝铝栅或非门，包括基于衬底形成的第一p型晶体管、第二p型晶体管、第一n型晶体管和第二n型晶体管，其特征在于，还包括：第一金属层、第二金属层以及设置在所述第一金属层和所述第二金属层之间的绝缘层，其中：第一金属层，包括第一子部和第二子部，所述第一子部将所述第一p型晶体管的栅极与所述第一n型晶体管的栅极电连接，所述第二子部将所述第二p型晶体管的栅极与所述第二n型晶体管的栅极电连接，第二金属层，包括第三子部和第四子部，所述第三子部用作连接所述第二p型晶体管的漏极、所述第一n型晶体管的漏极以及所述第二n型晶体管的漏极的连接线，所述第四子部用作第一输入端引线、第二输入端引线和输出端引线。2.根据权利要求1所述的双铝铝栅或非门，其特征在于，所述绝缘层中设有第一通孔和第二通孔，其中所述第二p型晶体管的漏极在所述衬底上的正投影覆盖所述第一通孔在所述衬底上的正投影，所述第二n型晶体管的漏极在所述衬底上的正投影覆盖所述第二通孔在所述衬底上的正投影，所述第三子部通过所述第一通孔与所述第二p型晶体管的漏极电连接，并通过所述第二通孔与所述第二n型晶体管的漏极电连接，所述第二子部在衬底上的正投影与所述第三子部在所述衬底上的正投影交叠。3.根据权利要求2所述的双铝铝栅或非门，其特征在于，所述第四子部中用作所述输出端引线的部分通过所述第一通孔与所述第二p型晶体管的漏极电连接。4.根据权利要求3所述的双铝铝栅或非门，其特征在于，所述第四子部中用作所述输出端引线的部分设置在所述第二p型晶体管和所述第二n型晶体管之间。5.根据权利要求1所述的双铝铝栅或非门，其特征在于，所述绝缘层还包括第三通孔和第四通孔，其中所述第二子部在所述衬底上的正投影覆盖所述第三通孔在所述衬底上的正投影，所述第一子部在所述衬底上的正投影覆盖所述第四通孔在所述衬底上的正投影，所述第四子部中用作第一输入端引线的部分通过所述第三通孔与所述第二子部电连接，并且所述第四子部中用作第一输入端引线的部分在所述衬底上的正投影与所述第一子部在所述衬底上的正投影交叠，所述第四子部中用作第二输入端引线的部分通过所述第四通孔与所述第一子部电连接。6.根据权利要求5所述的双铝铝栅或非门，其特征在于，所述第四子部中用作所述第一输入端引线和所述第二输出端引线的部分设置在所述第一p型晶体管和所述第一n型晶体管之间。7.根据权利要求1所述的双铝铝栅或非门，其特征在于，所述第一金属层还包括电源极和地极，其中所述电源极与所述第一p型晶体管的源极电连接，所述地极与所述第一n型晶体管的源极和第二n型晶体管的源极电连接。8.根据权利要求7所述的双铝铝栅或非门，其特征在于，还包括：形成在所述衬底靠近所述第一p型晶体管的源极一侧的多个第一衬底接触孔；
形成在所述衬底靠近所述第二p型晶体管的漏极一侧的多个第二衬底接触孔；形成在所述衬底靠近所述第一n型晶体管的源极一侧的多个第三衬底接触孔；形成在所述衬底靠近所述第二n型晶体管的源极一侧的多个第四衬底接触孔；形成在所述第一衬底接触孔和所述第二衬底接触孔之间的多个第五衬底接触孔，所述第五衬底接触孔的排列方向分别与所述第一衬底接触孔和所述第二衬底接触孔的排列方向垂直；以及形成在所述第三衬底接触孔和所述第四衬底接触孔之间的多个第六衬底接触孔，所述第六衬底接触孔的排列方向分别与所述第三衬底接触孔和所述第四衬底接触孔的排列方向垂直，所述第一金属层还包括第一衬底引线和第二衬底引线，其中所述第一衬底引线通过所述第一衬底接触孔、所述第二衬底接触孔和所述第五衬底接触孔将所述衬底与所述电源电连接，所述第二衬底引线通过所述第三衬底接触孔、所述第四衬底接触孔和所述第六衬底接触孔将所述衬底与所述地电连接。9.根据权利要求1所述的双铝铝栅或非门，其特征在于，所述绝缘层包括氧化硅层、氮化硅层和氮氧化硅层中的至少一层。

技术总结

本实用新型实施例公开一种双铝铝栅或非门。在一具体实施方式中，该双铝铝栅或非门包括：第一金属层、第二金属层以及绝缘层，第一金属层中的第一子部将第一P型晶体管的栅极与第一N型晶体管的栅极电连接，第二子部将第二P型晶体管的栅极与第二N型晶体管的栅极电连接，第二金属层中的第三子部用作连接第二P型晶体管的漏极、第一N型晶体管的漏极以及第二N型晶体管的漏极的连接线，第四子部用作第一输入端引线、第二输入端引线和输出端引线。该实施方式通过两层金属，其一形成连接栅极的连接线，其二形成为连接漏极的连接线以及输入端引线和输出端引线，提高了器件的集成度，具有广泛的应用前景。的应用前景。的应用前景。