多电平信号接收器、存储器系统和电子设备的制作方法

多电平信号接收器、存储器系统和电子设备
1.本技术基于并要求于2020年8月31在韩国知识产权局(kipo)提交的第10-2020-0110031号韩国专利申请的优先权，所述韩国专利申请的内容通过引用全部包含于此。
技术领域
2.示例实施例总体上涉及半导体集成电路，更具体地涉及多电平信号接收器、存储器系统和电子设备。

背景技术：

3.半导体存储器装置通常可根据它们在与电源断开时是否保留存储的数据而被划分为两类。两类存储器装置包括在与电源断开时丢失存储的数据的易失性存储器装置和在与电源断开时保留存储的数据的非易失性存储器装置。易失性存储器装置可高速执行读取操作和写入操作，而存储在其中的内容可在断电时丢失。非易失性存储器装置即使在断电时也可保留存储在其中的内容，因此，不管存储器装置是否通电，非易失性存储器装置都可用于存储必须被保留的数据。
4.近来，随着半导体存储器装置的性能被提高，在存储器控制器与半导体存储器装置之间需要高通信速度(或接口速度)。因此，已经研究了在一个单位间隔(ui)期间发送多个位的多电平信令。

技术实现要素：

5.根据公开的一方面，提供一种多电平信号接收器，所述多电平信号接收器包括：数据采样器电路，包括被配置为将多电平信号与m-1个参考电压进行比较的m-1个感测放大器，数据采样器电路被配置为生成包括n个位的数据信号，多电平信号具有彼此不同的m个电压电平中的一个，m是大于二的整数，并且n是大于一的整数；和参考电压生成器电路，被配置为生成所述m-1个参考电压，其中，所述m-1个感测放大器中的至少两个感测放大器具有不同的感测特性。
6.根据公开的另一方面，提供一种存储器系统，所述存储器系统包括：存储器控制器，被配置为：基于输入数据生成多电平信号，多电平信号具有彼此不同的m个电压电平中的一个，m是大于二的整数；和存储器装置，被配置为：从存储器控制器接收多电平信号，并且将多电平信号与m-1个参考电压进行比较，以生成包括n个位的数据信号，n是大于一的整数，其中，存储器装置包括：数据采样器电路，包括m-1个感测放大器，所述m-1个感测放大器被配置为将多电平信号与所述m-1个参考电压进行比较以生成数据信号；和参考电压生成器电路，被配置为生成所述m-1个参考电压，并且其中，所述m-1个感测放大器中的至少两个感测放大器具有不同的感测特性。
7.根据公开的另一方面，提供一种多电平信号接收器，所述多电平信号接收器包括：数据采样器电路，包括被配置为将多电平信号与第一参考电压进行比较的第一感测放大器、被配置为将多电平信号与第二参考电压进行比较的第二感测放大器以及被配置为将多
电平信号与第三参考电压进行比较的第三感测放大器，数据采样器电路被配置为生成包括两个位的数据信号，并且多电平信号具有第一电压电平、第二电压电平、第三电压电平和第四电压电平中的一个，第一电压电平至第四电压电平彼此不同；和参考电压生成器电路，被配置为生成第一参考电压至第三参考电压，其中，第一感测放大器被配置为基于时钟信号将多电平信号与第一参考电压进行比较以输出第一比较信号，第二感测放大器被配置为基于时钟信号将多电平信号与第二参考电压进行比较以输出第二比较信号，第三感测放大器被配置为基于时钟信号将多电平信号与第三参考电压进行比较以输出第二比较信号，第一感测放大器至第三感测放大器中的至少两个感测放大器具有不同的感测特性，并且第二参考电压的电平大于第一参考电压的电平，第三参考电压的电平大于第二参考电压的电平。
8.根据公开的另一方面，提供一种设备，所述设备包括：m-1个感测放大器，被配置为：将多电平信号与m-1个参考电压进行比较，并且输出一个或多个感测信号；和输出解码器，被配置为基于所述一个或多个感测信号生成输出数据信号，输出数据信号包括n个位，其中，多电平信号具有彼此不同的m个电压电平中的一个，m是大于二的整数，并且n是大于一的整数，并且其中，所述m-1个感测放大器包括：第一感测放大器，具有第一电压阈值；和第二感测放大器，具有不同于第一电压阈值的第二电压阈值。
附图说明
9.从下面的结合附图的详细描述，将更清楚地理解说明性的、非限制性的示例实施例。
10.图1是示出根据一个或多个示例实施例的存储器系统的框图。
11.图2和图3是示出图1的存储器系统的示例的框图。
12.图4是示出根据一个或多个示例实施例的包括在存储器系统中的存储器控制器的示例的框图。
13.图5a是示出根据一个或多个示例实施例的包括在图1的存储器系统中的半导体存储器装置的示例的框图。
14.图5b是示出根据一个或多个示例实施例的包括在图1的存储器系统中的半导体存储器装置的另一示例的框图。
15.图6和图7是用于描述根据一个或多个示例实施例的通过生成多电平信号的方法生成的数据信号的示图。
16.图8是示出根据一个或多个示例实施例的发送器的示例的框图。
17.图9是用于描述根据一个或多个示例实施例的通过生成多电平信号的方法生成的数据信号的示图。
18.图10是示出根据示例实施例的发送器的另一示例的框图。
19.图11是示出根据示例实施例的多电平信号接收器的框图。
20.图12a是示出根据示例实施例的图11的多电平信号接收器中的数据采样器的示例的框图。
21.图12b是示出根据一个或多个示例实施例的图11的多电平信号接收器中的数据采样器的另一示例的框图。
22.图13示出多电平信号和参考电压。
23.图14是示出根据一个或多个示例实施例的第一感测放大器的示例的电路图。
24.图15是示出根据一个或多个示例实施例的第三感测放大器的示例的电路图。
25.图16是示出根据一个或多个示例实施例的第三感测放大器的另一示例的电路图。
26.图17是示出根据一个或多个示例实施例的第三感测放大器的另一示例的电路图。
27.图18是示出根据一个或多个示例实施例的第三感测放大器的另一示例的电路图。
28.图19是示出根据一个或多个示例实施例的第三感测放大器的另一示例的电路图。
29.图20是示出根据一个或多个示例实施例的图1的存储器系统的示例的框图。
30.图21a、图21b和图21c是示出包括在图20的发送器中的驱动器电路的示例的示图。
31.图22是示出根据一个或多个示例实施例的在半导体存储器装置中接收多电平信号的方法的流程图。
32.图23是示出根据一个或多个示例实施例的半导体存储器装置的框图。
33.图24是示出根据一个或多个示例实施例的通信系统的框图。
具体实施方式
34.将参照示出实施例的附图更全面地描述各种示例实施例。然而，公开可以以许多不同的形式实现，并且不应被解释为限于在此阐述的示例实施例。贯穿本技术，相同的参考标号表示相同的元件。
35.图1是示出根据一个或多个示例实施例的存储器系统的框图。
36.参照图1，存储器系统10包括存储器控制器100和半导体存储器装置200。存储器系统10还可进一步包括将存储器控制器100与半导体存储器装置200电连接的多条信号线30。
37.半导体存储器装置200由存储器控制器100控制。例如，基于来自主机的请求，存储器控制器100可将数据存储(例如，写入或编程)到半导体存储器装置200中，或者可从半导体存储器装置200检索(例如，读取或感测)数据。例如，存储器控制器100可将数据或信息写入或编程到半导体存储器装置200中，或者可从半导体存储器装置200读取或感测数据或信息。
38.多条信号线30可包括控制线、命令线、地址线、数据输入/输出(i/o)线和电力线。存储器控制器100可经由命令线、地址线和控制线将命令cmd、地址addr和控制信号ctrl发送到存储器装置200，可经由数据i/o线与半导体存储器装置200交换数据信号mldat，并且可经由电力线将电源电压pwr发送到半导体存储器装置200。
39.例如，数据信号mldat可以是根据一个或多个示例实施例生成和发送的多电平信号。根据示例实施例，多条信号线30还可包括用于发送数据选通信号(dqs)的dqs线。
40.在一些示例实施例中，信号线30的至少一部分或全部可被称为通道。如在此使用的术语“通道”可表示包括用于发送数据信号mldat的数据i/o线的信号线。然而，示例实施例不限于此，并且通道还可包括用于发送命令cmd的命令线和/或用于发送地址addr的地址线。
41.图2和图3是示出图1的存储器系统的示例的框图。
42.参照图2和图3，存储器系统11包括存储器控制器101、半导体存储器装置201以及多个通道31a、31b和31c。
43.存储器控制器101可包括多个发送器25a、25b和25c、多个接收器27a、27b和27c以
及多个数据i/o垫29a、29b和29c。半导体存储器装置201可包括多个发送器45a、45b和45c、多个接收器47a、47b和47c以及多个数据i/o垫49a、49b和49c。尽管图2至图3示出三组通道、接收器、发送器和数据i/o垫，但是公开不限于此，并且可根据其它示例实施例提供各种数量的通道、接收器、发送器和数据i/o垫。
44.多个发送器25a、25b、25c、45a、45b和45c中的每个可生成多电平信号。例如，多个发送器25a、25b、25c、45a、45b和45c中的每个可执行生成多电平信号的方法。多个接收器27a、27b、27c、47a、47b和47c中的每个可接收多电平信号。多个发送器25a、25b、25c、45a、45b和45c以及多个接收器27a、27b、27c、47a、47b和47c可通过多个通道31a、31b和31c发送和接收多电平信号。
45.多个数据i/o垫29a、29b、29c、49a、49b和49c中的每个可连接到多个发送器25a、25b、25c、45a、45b和45c中的相应一个以及多个接收器27a、27b、27c、47a、47b和47c中的相应一个。
46.多个通道31a、31b和31c可将存储器控制器101与半导体存储器装置201连接。
47.多个通道31a、31b和31c中的每个可通过多个数据i/o垫29a、29b和29c中的相应一个连接到多个发送器25a、25b和25c中的相应一个以及多个接收器27a、27b和27c中的相应一个。另外，多个通道31a、31b和31c中的每个可通过多个数据i/o垫49a、49b和49c中的相应一个连接到多个发送器45a、45b和45c中的相应一个以及多个接收器47a、47b和47c中的相应一个。可通过多个通道31a、31b和31c中的每个发送多电平信号。
48.图2示出将数据从存储器控制器101传送到半导体存储器装置201的操作。例如，发送器25a可基于输入数据dat11生成作为多电平信号的输出数据信号ds11。输出数据信号ds11可通过通道31a从存储器控制器101发送到存储器装置201，接收器47a可接收输出数据信号ds11以获得与输入数据dat11对应的数据odat11。
49.类似地，发送器25b可基于输入数据dat21生成作为多电平信号的输出数据信号ds21。输出数据信号ds21可通过通道31b被发送到存储器装置201，接收器47b可接收输出数据信号ds21以获得与输入数据dat21对应的数据odat21。发送器25c可基于输入数据datn1生成作为多电平信号的输出数据信号dsn1。输出数据信号dsn1可通过通道31c被发送到半导体存储器装置201，接收器47c可接收输出数据信号dsn1以获得与输入数据datn1对应的数据odatn1。例如，输入数据dat11、输入数据dat21和输入数据datn1可以是将被写入半导体存储器装置201的写入数据。
50.图3示出将数据从半导体存储器装置201传送到存储器控制器101的操作。例如，发送器45a可基于输入数据dat12生成作为多电平信号的输出数据信号ds12。输出数据信号ds12可通过通道31a从存储器装置201发送到存储器控制器101，接收器27a可接收输出数据信号ds12以获得与输入数据dat12对应的数据odat12。
51.类似地，发送器45b可基于输入数据dat22生成作为多电平信号的输出数据信号ds22。输出数据信号ds22可通过通道31b被发送到存储器控制器101，接收器27b可接收输出数据信号ds22以获得与输入数据dat22对应的数据odat22。发送器45c可基于输入数据datn2生成作为多电平信号的输出数据信号dsn2。输出数据信号dsn2可通过通道31c被发送到存储器控制器101，接收器27c可接收输出数据信号dsn2以获得与输入数据datn2对应的数据odatn2。例如，输入数据dat12、输入数据dat22和输入数据datn2可以是从半导体存储
器装置201检索的读取数据。
52.图4是示出根据一个或多个示例实施例的包括在存储器系统中的存储器控制器的示例的框图。
53.参照图4，存储器控制器100可包括至少一个处理器110、缓冲存储器120、主机接口(i/f)130、纠错码(ecc)引擎140以及存储器接口(i/f)150。
54.处理器110可响应于经由主机接口130从外部主机接收的命令和/或请求来控制存储器控制器100的操作。例如，处理器110可通过采用用于操作存储器装置(例如，图1中的半导体存储器装置200)的固件来控制相应的组件。
55.缓冲存储器120可存储由处理器110执行和处理的指令和数据。例如，缓冲存储器120可用易失性存储器装置(诸如，动态随机存取存储器(dram)、静态随机存取存储器(sram)、高速缓冲存储器等)来实现。
56.主机接口130可提供主机与存储器控制器100之间的物理连接。主机接口130可提供与主机的总线格式对应的用于主机与存储器控制器100之间的通信的接口。
57.用于纠错的ecc引擎140可使用bose-chaudhuri-hocquenghem(bch)码、低密度奇偶校验(ldpc)码、turbo码、reed-solomon码、卷积码、递归系统码(rsc)、网格编码调制(tcm)、块编码调制(bcm)等来执行编码调制，或者可使用以上描述的码或其它纠错码来执行ecc编码和ecc解码。
58.存储器接口150可与半导体存储器装置200交换数据。存储器接口150可将命令和地址发送到半导体存储器装置200，并且可将数据发送到半导体存储器装置200，或者接收从半导体存储器装置200读取的数据。根据示例实施例，根据一个或多个示例实施例生成多电平信号的发送器和接收多电平信号的接收器可被包括在存储器接口150中。根据示例实施例，发送器可以是图2中示出的发送器25a，接收器可以是图2中示出的接收器27a。
59.图5a是示出根据一个或多个示例实施例的包括在图1的存储器系统中的半导体存储器装置的示例的框图。
60.参照图5a，半导体存储器装置200a包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址(ra)复用器(mux)240、列地址(ca)锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、i/o门控电路290、纠错码(ecc)引擎390、片上终结(odt，on-die termination)电路297、数据i/o缓冲器295以及数据i/o垫299。
61.根据一个或多个示例实施例，半导体存储器装置200a可以是易失性存储器装置，并且可包括动态随机存取存储器(dram)装置。
62.存储器单元阵列300包括第一存储体阵列310至第八存储体阵列380。行解码器260包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h，列解码器270包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，感测放大器单元285包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。
63.第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体感
测放大器285a至第八存储体感测放大器285h可形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个包括形成在多条字线wl和多条位线btl的交叉点处的多个存储器单元mc。
64.地址寄存器220从存储器控制器100接收包括存储体地址bank_addr、行地址row_addr和列地址col_addr的地址addr。地址寄存器220将接收到的存储体地址bank_addr提供给存储体控制逻辑230，将接收到的行地址row_addr提供给行地址复用器240，并且将接收到的列地址col_addr提供给列地址锁存器250。
65.存储体控制逻辑230响应于存储体地址bank_addr而生成存储体控制信号。与存储体地址bank_addr对应的第一存储体行解码器260a至第八存储体行解码器260h中的一个响应于存储体控制信号而被激活，与存储体地址bank_addr对应的第一存储体列解码器270a至第八存储体列解码器270h中的一个响应于存储体控制信号而被激活。
66.行地址复用器240从地址寄存器220接收行地址row_addr，并且从刷新计数器245接收刷新行地址ref_addr。行地址复用器240选择性地将行地址row_addr或刷新行地址ref_addr输出为行地址ra。从行地址复用器240输出的行地址ra被施加到第一存储体行解码器260a至第八存储体行解码器260h。
67.刷新计数器245可在控制逻辑电路210的控制下顺序地输出刷新行地址ref_addr。
68.由存储体控制逻辑230激活的第一存储体行解码器260a至第八存储体行解码器260h中的一个对从行地址复用器240输出的行地址ra进行解码，并且激活与行地址ra对应的字线。例如，激活的存储体行解码器将字线驱动电压施加到与行地址对应的字线。
69.列地址锁存器250从地址寄存器220接收列地址col_addr，并且临时存储接收到的列地址col_addr。在一些实施例中，在突发(burst)模式下，列地址锁存器250生成从接收到的列地址col_addr增大的列地址。列地址锁存器250将临时存储或生成的列地址施加到第一存储体列解码器270a至第八存储体列解码器270h。
70.第一存储体列解码器270a至第八存储体列解码器270h中的激活的一个通过i/o门控电路290激活与存储体地址bank_addr和列地址col_addr对应的感测放大器。
71.i/o门控电路290包括用于门控输入/输出数据的电路系统，并且还包括输入数据掩码逻辑、用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器以及用于将数据写入到第一存储体阵列310至第八存储体阵列380的写入驱动器。
72.从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的码字cw由连接到被读取数据的一个存储体阵列的感测放大器感测，并且被存储在读取数据锁存器中。在由ecc引擎390对码字cw执行ecc解码之后，可经由数据i/o缓冲器295将存储在读取数据锁存器中的码字cw提供给存储器控制器100。
73.将被写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的数据dq可从存储器控制器100提供给数据i/o缓冲器295，可从数据i/o缓冲器295提供给ecc引擎390，ecc引擎390可对数据dq执行ecc编码以生成奇偶校验位。ecc引擎390可将数据dq和奇偶校验位提供给i/o门控电路290，i/o门控电路290可通过写入驱动器将数据dq和奇偶校验位写入一个存储体阵列中的子页中。
74.数据i/o缓冲器295可在半导体存储器装置200a的写入操作中将目标数据信号dq提供给ecc引擎390，并且可在半导体存储器装置200a的读取操作中将来自ecc引擎390的数
据信号dq提供给存储器控制器100。数据i/o缓冲器295可包括根据示例实施例的多电平信号接收器，可将多电平数据mldat解码成目标数据信号，并且可在写入操作中将目标数据信号提供给ecc引擎390。
75.ecc引擎390可根据控制逻辑电路210的控制对目标数据信号dq执行ecc编码和ecc解码。
76.控制逻辑电路210可控制半导体存储器装置200a的操作。例如，控制逻辑电路210可生成用于半导体存储器装置200a的控制信号，以便执行写入操作或读取操作。控制逻辑电路210包括对从存储器控制器100接收的命令cmd进行解码的命令解码器211和设置半导体存储器装置200a的操作模式的模式寄存器212。
77.例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令cmd对应的控制信号。
78.odt电路297可连接到数据i/o垫299和数据i/o缓冲器295。当odt电路297被启用时，odt电路297可执行odt操作。当odt操作被执行时，可通过防止由于阻抗匹配引起的信号反射来增强发送/接收的信号的信号完整性。
79.尽管基于dram描述包括在根据示例实施例的存储器系统中的存储器装置，但是根据示例实施例的存储器装置可以是任何易失性存储器装置和/或任何非易失性存储器装置，例如，闪存、相位随机存取存储器(pram)、电阻式随机存取存储器(rram)、纳米浮栅存储器(nfgm)、聚合物随机存取存储器(porram)、磁随机存取存储器(mram)、铁电随机存取存储器(fram)、晶体管随机存取存储器(tram)等。
80.图5b是示出根据一个或多个示例实施例的包括在图1的存储器系统中的半导体存储器装置的另一示例的框图。
81.参照图5b，半导体存储器装置200b可用非易失性存储器装置实现，并且可包括存储器单元阵列630、地址解码器660、页缓冲器电路610、数据输入/输出(i/o)电路620、控制电路650、电压生成器670以及数据i/o垫690。
82.存储器单元阵列630通过串选择线ssl、多条字线wl和地选择线gsl连接到地址解码器660。另外，存储器单元阵列630通过多条位线bl连接到页缓冲器电路610。存储器单元阵列630包括连接到多条字线wl和多条位线bl的多个非易失性存储器单元。
83.控制电路650可从存储器控制器100接收命令信号cmd和地址信号addr，并且基于命令信号cmd和地址信号addr来控制非易失性存储器装置200b的擦除循环、编程循环和读取操作。擦除循环可包括擦除操作和擦除验证操作，编程循环可包括编程操作和编程验证操作。
84.例如，控制电路650可基于命令信号cmd生成用于控制电压生成器670的控制信号ctl，并且基于地址信号addr生成行地址r_addr和列地址c_addr。控制电路650可将行地址r_addr提供给地址解码器660，并且将列地址c_addr提供给数据输入/输出电路620。
85.例如，地址解码器660通过串选择线ssl、多条字线wl和地选择线gsl连接到存储器单元阵列630。地址解码器660可在编程操作和读取操作中基于来自控制电路650的行地址r_addr将字线wl中的一条确定为第一字线(选择的字线)并且将字线wl中的其它字线确定为未选择的字线。
86.例如，电压生成器670基于控制信号ctl使用电力pwr生成用于非易失性存储器装
置200b的操作的字线电压vwl。字线电压vwl通过地址解码器660被施加到多条字线wl。
87.例如，在编程操作期间，电压生成器670可将编程电压施加到选择的字线，并且可将编程通过电压施加到未选择的字线。另外，在编程验证操作期间，电压生成器670可将编程验证电压施加到选择的字线，并且可将验证通过电压施加到未选择的字线。另外，在读取操作期间，电压生成器670可将读取电压施加到选择的字线，并且可将读取通过电压施加到未选择的字线。
88.例如，页缓冲器电路610通过多条位线bl连接到存储器单元阵列630。页缓冲器电路610可包括多个页缓冲器。在示例性实施例中，一个页缓冲器可连接到一条位线。在其它示例性实施例中，一个页缓冲器可连接到两条或更多条位线。
89.页缓冲器电路610可临时存储在选择的页中将被编程的数据或从选择的页读出的数据。响应于从控制电路650接收的控制信号pctl来控制页缓冲器电路610。
90.例如，数据输入/输出电路620通过数据线dl连接到页缓冲器电路610，并且连接到数据i/o垫690。在编程操作期间，数据输入/输出电路620可接收多电平数据mldat。数据输入/输出电路620可包括根据示例实施例的多电平信号接收器，可将多电平数据mldat解码成目标数据信号，并且可基于来自控制电路650的列地址c_addr将目标数据信号提供给页缓冲器电路610。
91.在下文中，将基于多电平信令方案的各种示例和根据多电平信令方案的发送器的各种示例详细描述示例实施例。例如，根据一个或多个示例实施例的多电平信令方案可以是脉冲幅度调制(pam)方案。
92.图6和图7是用于描述根据一个或多个示例实施例的通过生成多电平信号的方法生成的数据信号的示图。
93.图6示出基于4电平方案生成的数据信号的理想眼图(eye diagram)。例如，图6示出基于四电平脉冲幅度调制(pam-4)信令方案生成的四电平脉冲幅度调制(pam-4)信号的理想眼图。图7是示出图6的眼图的简化图。
94.参照图6，眼图可用于指示高速传输中的信号的质量。例如，眼图可表示信号的四个符号(例如，“00”、“01”、“10”和“11”)，四个符号中的每个可由不同电压电平(例如，电压幅度)vl11、vl21、vl31和vl41中的相应一个表示。眼图可用于提供信号完整性的健康的视觉指示，并且可指示数据信号的噪声容限(margin)。
95.为了生成眼图，示波器或其它计算装置可根据采样时段sp(例如，单位区间或位时段)对数字信号进行采样。采样时段sp可由与测量的信号的传输相关的时钟来定义。示波器或其它计算装置可在采样时段sp期间测量信号的电压电平，以形成多条迹线trc。可通过叠加多条迹线trc来确定与测量的信号相关的各种特性。
96.眼图可用于确认通信信号的多个特性(诸如，抖动、串扰、电磁干扰(emi)、信号损耗、信噪比(snr)、其它特性或其组合)。
97.例如，眼图中的眼的宽度w可用于指示测量的信号的时序同步或测量的信号的抖动效应。例如，眼图可指示眼开度(eye opening)op，眼开度op表示各种电压电平vl11、vl21、vl31和vl41之间的峰-峰电压差。眼开度op可与用于区分测量的信号的不同电压电平vl11、vl21、vl31和vl41的电压容限相关。眼开度op可对应于参照图1描述的电压区间。例如，眼图可用于确认从第一幅度到第二幅度的转变的上升时间rt和/或下降时间ft。上升时
间rt或下降时间ft可指示从一个电压电平转变到另一个电压电平所需的时间，并且可分别与上升沿和下降沿有关或相关。抖动jt可表示上升时间和下降时间的未对准引起的时序误差。当上升沿或下降沿在与由数据时钟定义的理想时间不同的时间发生时，抖动jt可能发生。
98.根据示例实施例，图7示出作为pam-4信号的数据信号的不同的第一电压电平vl11、第二电压电平vl21、第三电压电平vl31和第四电压电平vl41、数据信号的不同的第一电压区间voh11、第二电压区间voh21和第三电压区间voh31以及数据信号的电压摆动宽度vsw1。
99.作为最低电压电平的第一电压电平vl11可低于第二电压电平vl21，第二电压电平vl21可低于第三电压电平vl31，第三电压电平vl31可低于作为最高电压电平的第四电压电平vl41。另外，第一电压区间voh11可表示第一电压电平vl11与第二电压电平vl21之间的差，第二电压区间voh21可表示第二电压电平vl21与第三电压电平vl31之间的差，第三电压区间voh31可表示第三电压电平vl31与第四电压电平vl41之间的差，电压摆动宽度vsw1可表示第一电压电平vl11与第四电压电平vl41之间的差。
100.图8是示出根据一个或多个示例实施例的发送器的示例的框图。
101.参照图8，发送器400包括复用器410、第一驱动器420和第二驱动器440。发送器400还可包括连接在数据i/o垫450与地电压vss之间的终结电阻器rzq。
102.复用器410可基于四相时钟信号ck_4p将输入数据dat1划分为第一位d0和第二位d1。第一位d0可以是输入数据dat1的最低有效位(lsb)，第二位d1可以是输入数据dat1的最高有效位(msb)。复用器410可将第二位d1提供给第一驱动器420，并且可将第一位d0提供给第二驱动器440。根据示例实施例，复用器410可以是4：1mux。尽管图8示出四相时钟信号ck_4p和4：1复用器，但是公开不限于此，并且可根据其它示例实施例提供其它类型的时钟信号和复用器。
103.第一驱动器420包括并联连接在电源电压vddq与节点n1之间的多个p沟道金属金属氧化物半导体(pmos)晶体管421至42t以及并联连接在节点n1与地电压vss之间的多个n沟道金属金属氧化物半导体(nmos)晶体管431至43t。这里，t是大于一的整数。第二位d1可被施加到pmos晶体管421至42t的每个栅极以及nmos晶体管431至43t的每个栅极。
104.第二驱动器440连接在节点n1与数据i/o垫450之间。第二驱动器440包括pmos晶体管441和nmos晶体管443。pmos晶体管441连接在电源电压vddq与节点n1之间，nmos晶体管443连接在节点n1与地电压vss之间。pmos晶体管441的栅极和nmos晶体管443的栅极彼此连接，并且可接收第一位d0。
105.根据示例实施例，第一驱动器420包括多个反相器并将第二位d1驱动到数据i/o垫450，第二驱动器440将第一位d0驱动到数据i/o垫450，以生成作为多电平信号的输出数据信号ds1。数据i/o垫450可输出输出数据信号ds1，输出数据信号ds1可具有第一电压电平至第四电压电平中的一个。输出数据信号ds1可对应于图6和图7中的数据信号，并且可具有第一电压电平至第四电压电平vl11、vl21、vl31和vl41中的一个。
106.图9是用于描述根据另一示例实施例的通过生成多电平信号的方法生成的数据信号的示图。将省略与图7重复的描述。
107.根据示例实施例，图9示出基于8电平方案生成的数据信号的不同的第一电压电平
vl12、第二电压电平vl22、第三电压电平vl32、第四电压电平vl42、第五电压电平vl52、第六电压电平vl62、第七电压电平vl72和第八电压电平vl82、数据信号的不同的第一电压区间voh12、第二电压区间voh22、第三电压区间voh32、第四电压区间voh42、第五电压区间voh52、第六电压区间voh62和第七电压区间voh72以及数据信号的电压摆动宽度vsw2。例如，数据信号是基于八电平脉冲幅度调制(pam-8)信令方案生成的八电平脉冲幅度调制(pam-8)信号。如上所述，可执行用于调整电压区间和/或电压摆动宽度的选择性电平改变。
108.图10是示出根据一个或多个示例实施例的发送器的另一示例的框图。
109.参照图10，发送器460包括复用器465、第一驱动器470、第二驱动器475和第三驱动器480。发送器400还可包括连接在数据i/o垫490与地电压vss之间的终结电阻器rzq。复用器465可以是8：1mux。
110.复用器465可基于八相时钟信号ck_8p将输入数据dat2划分为第一位d0、第二位d1和第三位d2。第一位d0可以是输入数据dat2的最低有效位(lsb)，第二位d1可以是输入数据dat2的中心有效位(csb)，第三位d2可以是输入数据dat1的最高有效位(msb)。复用器465可将第三位d2提供给第一驱动器470，可将第二位d1提供给第二驱动器475，并且可将第一位d0提供给第三驱动器480。
111.第一驱动器470将第三位d2驱动到数据i/o垫490，第二驱动器475将第二位d1驱动到数据i/o垫490，第三驱动器480将第一位d0驱动到数据i/o垫490。数据i/o垫490可输出输出数据信号ds2，输出数据信号ds2可对应于图9中的数据信号，并且可具有图9中示出的第一电压电平vl12至第八电压电平vl82中的一个。
112.图11是示出根据一个或多个示例实施例的多电平信号接收器的框图。
113.参照图11，多电平信号接收器500可包括数据采样器505和参考电压生成器580。
114.数据采样器505接收具有彼此不同的m个电压电平中的一个的多电平(数据)信号mldat，将多电平信号mldat与m-1个参考电压vref1至vref(m-1)进行比较，并且生成包括n个位的目标数据信号dq。例如，n个位可包括第一位和第二位。这里，m是大于二的整数，n是大于一的整数。数据采样器505可包括m-1个感测放大器，m-1个感测放大器中的至少两个感测放大器可包括具有不同感测特性的不同类型的感测放大器。
115.参考电压生成器580可生成m-1个参考电压vref1至vref(m-1)，并且可将m-1个参考电压vref1至vref(m-1)提供给数据采样器505。
116.图12a是示出根据示例实施例的图11的多电平信号接收器500中的数据采样器505的示例的框图，其中，假设m是四并且n是二。然而，公开不限于此，因此，根据另一示例实施例，m可以是大于二的任何整数，并且n可以是大于一的整数。
117.参照图12a，数据采样器505a可包括感测放大器(sa)510、520和530、时钟生成器540和输出解码器550。
118.时钟生成器540生成时钟信号ck，并且将时钟信号ck提供给第一感测放大器至第三感测放大器510、520和530。根据示例实施例，时钟生成器540可生成双倍数据速率(ddr)时钟信号、四相时钟信号或八相时钟信号。
119.第一感测放大器510可基于时钟信号ck对多电平信号mldat与第一参考电压vref1进行比较，并且将第一比较信号cs1输出到输出解码器550。第二感测放大器520可基于时钟信号ck对多电平信号mldat与第二参考电压vref2进行比较，并且将第二比较信号cs2输出
到输出解码器550。第三感测放大器530可基于时钟信号ck对多电平信号mldat与第三参考电压vref3进行比较，并且将第三比较信号cs3输出到输出解码器550。
120.如参照图7所述，当m对应于四时，多电平信号mldat可具有第一电压电平至第四电压电平vl11、vl21、vl31和vl41中的一个，第一参考电压vref1可被设置为具有在第一电压电平vl11与第二电压电平vl21之间的电平，第二参考电压vref2可被设置为具有在第二电压电平vl21与第三电压电平vl31之间的电平，第三参考电压vref3可被设置为具有在第三电压电平vl31与第四电压电平vl41之间的电平。因此，第二参考电压vref2可具有大于第一参考电压vref1的电压电平的电压电平，第三参考电压vref3可具有大于第二参考电压vref2的电压电平的电压电平。
121.输出解码器550可对第一比较信号cs1、第二比较信号cs2和第三比较信号cs3进行解码，可基于第一比较信号cs1、第二比较信号cs2和第三比较信号cs3的电平确定与多电平信号mldat对应的数据位，并且可输出指示确定的数据位的目标数据信号dq。
122.例如，当第一比较信号cs1、第二比较信号cs2和第三比较信号cs3指示多电平信号mldat的电压电平大于第三参考电压vref3时，输出解码器550可输出与“11”对应的目标数据信号dq。例如，当第一比较信号cs1、第二比较信号cs2和第三比较信号cs3指示多电平信号mldat的电压电平小于第三参考电压vref3并且大于第二参考电压vref2时，输出解码器550可输出与“10”对应的目标数据信号dq。
123.例如，当第一比较信号cs1、第二比较信号cs2和第三比较信号cs3指示多电平信号mldat的电压电平小于第二参考电压vref2并且大于第一参考电压vref1时，输出解码器550可输出与“01”对应的目标数据信号dq。例如，当第一比较信号cs1、第二比较信号cs2和第三比较信号cs3指示多电平信号mldat的电压电平小于第一参考电压vref1时，输出解码器550可输出与“00”对应的目标数据信号dq。
124.图12b是示出根据另一示例实施例的图11的多电平信号接收器500中的数据采样器505的另一示例的框图，其中，假设m是四并且n是二。
125.参照图12b，数据采样器505b可包括感测放大器570、575和580、时钟生成器540a、锁存器电路590和输出解码器595。
126.时钟生成器540a可生成四相时钟信号ck_4p，并且将时钟信号ck_4p提供给第一感测放大器至第三感测放大器570、575和580以及锁存器电路590。
127.第一感测放大器570可包括第一子感测放大器ssa11至第四子感测放大器ssa14，第二感测放大器575可包括第一子感测放大器ssa21至第四子感测放大器ssa24，第三感测放大器580可包括第一子感测放大器ssa31至第四子感测放大器ssa34。
128.锁存器电路590可包括与第一子感测放大器ssa11至第四子感测放大器ssa14对应的锁存器lat11至lat14、与第一子感测放大器ssa21至第四子感测放大器ssa24对应的锁存器lat21至lat24、以及与第一子感测放大器ssa31至第四子感测放大器ssa34对应的锁存器lat31至lat34。
129.第一子感测放大器ssa11至第四子感测放大器ssa14中的每个可在四相时钟信号ck_4p的每个相位处将多电平信号mldat与第一参考电压vref1进行比较，并且可基于比较的结果将第一比较信号cs11至cs14中的相应一个和第一反相比较信号cs11b至cs14b中的相应一个提供给锁存器lat11至lat14中的相应一个。锁存器lat11至lat14中的每个可锁存
第一比较信号cs11至cs14中的相应一个和第一反相比较信号cs11b至cs14b中的相应一个，以输出锁存信号ls11至ls14中的相应一个。锁存器lat11至lat14的内部信号可对应于差分类型，并且可反馈到第一子感测放大器ssa11至第四子感测放大器ssa14。例如，锁存器lat11的内部信号可被提供给子感测放大器ssa12，锁存器lat12的内部信号可被提供给子感测放大器ssa13，锁存器lat13的内部信号可被提供给子感测放大器ssa14，锁存器lat14的内部信号可被提供给子感测放大器ssa11。
130.第一子感测放大器ssa21至第四子感测放大器ssa24中的每个可在四相时钟信号ck_4p的每个相位处将多电平信号mldat与第二参考电压vref2进行比较，并且可基于比较的结果将第二比较信号cs21至cs24中的相应一个和第二反相比较信号cs21b至cs24b中的相应一个提供给锁存器lat21至lat24中的相应一个。锁存器lat21至lat24中的每个可锁存第二比较信号cs21至cs24中的相应一个和第二反相比较信号cs21b至cs24b中的相应一个，以输出锁存信号ls21至ls24中的相应一个。锁存器lat21至lat24的内部信号可对应于差分类型，并且可反馈到第一子感测放大器ssa21至第四子感测放大器ssa24。例如，锁存器lat21的内部信号可被提供给子感测放大器ssa22，锁存器lat22的内部信号可被提供给子感测放大器ssa23，锁存器lat23的内部信号可被提供给子感测放大器ssa24，锁存器lat24的内部信号可被提供给子感测放大器ssa21。
131.第一子感测放大器ssa31至第四子感测放大器ssa34中的每个可在四相时钟信号ck_4p的每个相位处将多电平信号mldat与第三参考电压vref3进行比较，并且可基于比较的结果将第三比较信号cs31至cs34中的相应一个和第三反相比较信号cs31b至cs34b中的相应一个提供给锁存器lat31至lat34中的相应一个。锁存器lat31至lat34中的每个可锁存第三比较信号cs31至cs34中的相应一个和第三反相比较信号cs31b至cs34b中的相应一个，以输出锁存信号ls31至ls34中的相应一个。锁存器lat31至lat34的内部信号可对应于差分类型，并且可反馈到第一子感测放大器ssa31至第四子感测放大器ssa34。例如，锁存器lat31的内部信号可被提供给子感测放大器ssa32，锁存器lat32的内部信号可被提供给子感测放大器ssa33，锁存器lat33的内部信号可被提供给子感测放大器ssa34，锁存器lat34的内部信号可被提供给子感测放大器ssa31。
132.输出解码器595可对锁存信号ls11至ls14、锁存信号ls21至ls24和锁存信号ls31至ls34进行解码，以输出指示确定的数据位的目标数据信号dq。
133.图13示出根据示例实施例的多电平(pam-4)信号和参考电压。
134.参照图13，多电平信号mldat可具有第一电压电平至第四电压电平vl11、vl21、vl31和vl41中的一个。此外，第一参考电压vref1可被设置为具有在第一电压电平vl11与第二电压电平vl21之间的电平，第二参考电压vref2可被设置为具有在第二电压电平vl21与第三电压电平vl31之间的电平，第三参考电压vref3可被设置为具有在第三电压电平vl31与第四电压电平vl41之间的电平。
135.图14是示出根据一个或多个示例实施例的第一感测放大器的示例的电路图。
136.参照图14，第一感测放大器510可包括第一默认pmos晶体管至第三默认pmos晶体管511、512和513、默认传输门516以及第一默认nmos晶体管514和第二默认nmos晶体管515。
137.第一默认pmos晶体管511连接在电源电压vddq与第一内部节点n11之间，并且具有接收时钟信号ck的栅极。第二默认pmos晶体管512连接在第一内部节点n11与第二内部节点
n12之间，并且具有接收多电平信号mldat的栅极。第三默认pmos晶体管513连接在第一内部节点n11与第三内部节点n13之间，并且具有接收第一参考电压vref1的栅极。
138.默认传输门516连接在第二内部节点n12与第三内部节点n13之间，并且连接到地电压vss和电源电压vddq。第一默认nmos晶体管514连接在第二内部节点n12与地电压vss之间，并且具有接收时钟信号ck的栅极。第二默认nmos晶体管515连接在第三内部节点n13与地电压vddq之间，并且具有接收时钟信号ck的栅极。
139.默认传输门516可包括连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管。默认传输门516可被替换为连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管中的一个。
140.当第一默认pmos晶体管511响应于时钟信号ck而导通时，第一默认nmos晶体管514和第二nmos晶体管515截止。因此，将与多电平信号mldat和第一参考电压vref1之间的电压差对应的电流分别被提供给第二内部节点n12和第三内部节点n13。此外，默认传输门516基于与多电平信号mldat和第一参考电压vref1之间的电压差对应的电流而导通，第一感测放大器510可基于第二内部节点n12与第三内部节点n13之间的电位差而在第三内部节点n13处提供第一比较信号cs1。当第一默认nmos晶体管514和第二nmos晶体管515响应于时钟信号ck而导通时，第二内部节点n12和第三内部节点n13放电至地电压vss。关于第一感测放大器510的操作的以上描述可被类似地适用于图15至图19中的第三感测放大器530a、530b、530c、530d、530e。
141.因此，第一感测放大器510可对多电平信号mldat与第一参考电压vref1进行比较，可在第三内部节点n13处输出第一比较信号cs1，并且可在第二内部节点n12处输出第一反相比较信号cs1b。
142.图12a中的第二感测放大器520可具有与图14的第一感测放大器510的构造相同的构造。也就是说，第一类型的感测放大器可具有图14中的构造。例如，第二感测放大器520与第一感测放大器510的区别主要在于第二感测放大器520的第三默认pmos晶体管的栅极接收第二参考电压vref2。
143.图15是示出根据一个或多个示例实施例的第三感测放大器的示例的电路图。
144.参照图15，第三感测放大器530a可包括第一pmos晶体管至第三pmos晶体管531、532和534、传输门539以及第一nmos晶体管537和第二nmos晶体管538。
145.第一pmos晶体管531连接在电源电压vddq与第一节点n21之间，并且具有接收时钟信号ck的栅极。第二pmos晶体管532连接在第一节点n21与第二节点n22之间，并且具有接收多电平信号mldat的栅极。第三pmos晶体管534连接在第一节点n21与第三节点n23之间，并且具有接收第三参考电压vref3的栅极。
146.传输门539连接在第二节点n22与第三节点n23之间，并且连接到地电压vss和电源电压vddq。第一nmos晶体管537连接在第二节点n22与地电压vss之间，并且具有接收时钟信号ck的栅极。第二nmos晶体管538连接在第三节点n23与地电压vddq之间，并且具有接收时钟信号ck的栅极。传输门539可包括连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管。传输门539可被替换为连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管中的一个。
147.因此，第三感测放大器530a可对多电平信号mldat与第三参考电压vref3进行比
较，可在第三节点n23处输出第三比较信号cs3，并且可在第二节点n22处输出第三反相比较信号cs3b。
148.根据示例实施例，第二pmos晶体管532和第三pmos晶体管534的每个阈值电压小于第二默认pmos晶体管512和第三默认pmos晶体管513的每个阈值电压。因此，基于阈值电压的差，第一感测放大器510和第三感测放大器530a分别相对于第一参考电压vref1和第三参考电压vref3具有第一感测特性和第二感测特性。
149.第三参考电压vref3被施加到第三pmos晶体管534的栅极，并且其电平小于第三参考电压vref3的电平的第一参考电压vref1被施加到第三默认pmos晶体管513的栅极。如果第三pmos晶体管534和第三默认pmos晶体管513的阈值电压相同，则第三感测放大器530a的第二感测特性可比第一感测放大器510的第一感测特性差。
150.由于第三pmos晶体管534的阈值电压小于第三默认pmos晶体管513的阈值电压，因此第三pmos晶体管534响应于大于导通第三默认pmos晶体管513的电压电平的电压电平而导通，第三感测放大器530a的第二感测特性可被增强。关于感测特性的以上描述可被类似地适用于图16至图19中的第三感测放大器530b、530c、530d、530e。
151.图16是示出根据另一示例实施例的第三感测放大器的示例的电路图。
152.参照图16，第三感测放大器530b可包括第一pmos晶体管至第五pmos晶体管531、532b、533b和534b、535b、传输门539以及第一nmos晶体管537和第二nmos晶体管538。
153.第一pmos晶体管531连接在电源电压vddq与第一节点n21之间，并且具有接收时钟信号ck的栅极。第二pmos晶体管532b和第三pmos晶体管533b并联连接在第一节点n21与第二节点n22之间，并且具有接收多电平信号mldat的栅极。第四pmos晶体管534b和第五pmos晶体管535b并联连接在第一节点n21与第三节点n23之间，并且具有接收第三参考电压vref3的栅极。
154.传输门539连接在第二节点n22与第三节点n23之间，并且连接到地电压vss和电源电压vddq。第一nmos晶体管537连接在第二节点n22与地电压vss之间，并且具有接收时钟信号ck的栅极。第二nmos晶体管538连接在第三节点n23与地电压vddq之间，并且具有接收时钟信号ck的栅极。传输门539可包括连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管。传输门539可被替换为连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管中的一个。
155.因此，第三感测放大器530b可对多电平信号mldat与第三参考电压vref3进行比较，可在第三节点n23处输出第三比较信号cs3，并且可在第二节点n22处输出第三反相比较信号cs3b。
156.在实施例中，第二pmos晶体管至第五pmos晶体管532b、533b和534b、535b的每个阈值电压小于第二默认pmos晶体管512和第三默认pmos晶体管513的每个阈值电压。因此，基于阈值电压的差，第一感测放大器510和第三感测放大器530b分别相对于第一参考电压vref1和第三参考电压vref3具有第一感测特性和第二感测特性。
157.在图16中，接收多电平信号mldat的第二pmos晶体管532b和第三pmos晶体管533b并联设置在第一节点n21与第二节点n22之间，接收第三参考电压vref3的第四pmos晶体管534b和第五pmos晶体管535b并联设置在第一节点n21与第三节点n23之间。因此，增大接收第三参考电压vref3的pmos晶体管的沟道长度上的沟道宽度。
158.图17是示出根据示例实施例的第三感测放大器的示例的电路图。
159.参照图17，第三感测放大器530c可包括第一pmos晶体管至第三pmos晶体管531、532c和534c、传输门539以及第一nmos晶体管537和第二nmos晶体管538。
160.第一pmos晶体管531连接在电源电压vddq与第一节点n21之间，并且具有接收时钟信号ck的栅极。第二pmos晶体管532c连接在第一节点n21与第二节点n22之间，并且具有连接到第一节点n21的源极、连接到第二节点n22的漏极、接收多电平信号mldat的栅极和连接到第一节点n21的主体(或，体，body)。第三pmos晶体管534c连接在第一节点n21与第三节点n23之间，并且具有连接到第一节点n21的源极、连接到第三节点n23的漏极、接收第三参考电压vref3的栅极和连接到第一节点n21的主体。
161.传输门539连接在第二节点n22与第三节点n23之间，并且连接到地电压vss和电源电压vddq。第一nmos晶体管537连接在第二节点n22与地电压vss之间，并且具有接收时钟信号ck的栅极。第二nmos晶体管538连接在第三节点n23与地电压vddq之间，并且具有接收时钟信号ck的栅极。传输门539可包括连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管。传输门539可被替换为连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管中的一个。
162.因此，第三感测放大器530c可对多电平信号mldat与第三参考电压vref3进行比较，可在第三节点n23处输出第三比较信号cs3，并且可在第二节点n22处输出第三反相比较信号cs3b。
163.根据示例实施例，第二pmos晶体管532c和第三pmos晶体管534c的每个阈值电压小于第二默认pmos晶体管512和第三默认pmos晶体管513的每个阈值电压。因此，基于阈值电压的差，第一感测放大器510和第三感测放大器530c分别相对于第一参考电压vref1和第三参考电压vref3具有第一感测特性和第二感测特性。
164.在图17中，第二pmos晶体管532c和第三pmos晶体管534c的每个主体分别连接到其源极，第二pmos晶体管532c和第三pmos晶体管534c的每个阈值电压可被降低。因此，第三pmos晶体管534c响应于大于导通第三默认pmos晶体管513的电压电平的电压电平而导通，第三感测放大器530c的第二感测特性可被增强。
165.图18是示出根据示例实施例的第三感测放大器的示例的电路图。
166.参照图18，第三感测放大器530d可包括第一pmos晶体管至第三pmos晶体管531、532d和534d、传输门539以及第一nmos晶体管537和第二nmos晶体管538。
167.第一pmos晶体管531连接在电源电压vddq与第一节点n21之间，并且具有接收时钟信号ck的栅极。第二pmos晶体管532d连接在第一节点n21与第二节点n22之间，并且具有连接到第一节点n21的源极、连接到第二节点n22的漏极、接收多电平信号mldat的栅极和连接到偏置电压vb的主体。第三pmos晶体管534d连接在第一节点n21与第三节点n23之间，并且具有连接到第一节点n21的源极、连接到第三节点n23的漏极、接收第三参考电压vref3的栅极和连接到偏置电压vb的主体。
168.传输门539连接在第二节点n22与第三节点n23之间，并且连接到地电压vss和电源电压vddq。第一nmos晶体管537连接在第二节点n22与地电压vss之间，并且具有接收时钟信号ck的栅极。第二nmos晶体管538连接在第三节点n23与地电压vddq之间，并且具有接收时钟信号ck的栅极。传输门539可包括连接到电源电压vddq的pmos晶体管和连接到地电压vss
的nmos晶体管。传输门539可被替换为连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管中的一个。
169.因此，第三感测放大器530d可对多电平信号mldat与第三参考电压vref3进行比较，可在第三节点n23处输出第三比较信号cs3，并且可在第二节点n22处输出第三反相比较信号cs3b。
170.根据示例实施例，由于第二pmos晶体管532d和第三pmos晶体管534d的每个主体连接到偏置电压vb，因此第二pmos晶体管532d和第三pmos晶体管534d的每个阈值电压小于第二默认pmos晶体管512和第三默认pmos晶体管513的每个阈值电压。因此，基于阈值电压的差，第一感测放大器510和第三感测放大器530c分别相对于第一参考电压vref1和第三参考电压vref3具有第一感测特性和第二感测特性。
171.在图18中，第二pmos晶体管532d和第三pmos晶体管534d的每个主体分别连接到偏置电压vb，并且第二pmos晶体管532d和第三pmos晶体管534d的每个阈值电压可被降低。因此，第三pmos晶体管534d响应于大于导通第三默认pmos晶体管513的电压电平的电压电平而导通，第三感测放大器530d的第二感测特性可被增强。
172.图19是示出根据示例实施例的第三感测放大器的示例的电路图。
173.参照图19，第三感测放大器530c可包括第一pmos晶体管561和第二pmos晶体管562、传输门563以及第一nmos晶体管至第三nmos晶体管564、565和566。
174.第一pmos晶体管561连接在连接到电源电压vddq的第一节点n31与第二节点n32之间，并且具有接收时钟信号ck的栅极。第二pmos晶体管562连接在第一节点n31与第三节点n33之间，并且具有接收时钟信号ck的栅极。传输门563连接在第二节点n32与第三节点n33之间，并且连接到地电压vss和电源电压vddq。传输门563可包括连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管。传输门563可被替换为连接到电源电压vddq的pmos晶体管和连接到地电压vss的nmos晶体管中的一个。
175.第一nmos晶体管564连接在第二节点n22与第四节点n34之间，并且具有接收多电平信号mldat的栅极。第二nmos晶体管565连接在第三节点n33与第四节点n34之间，并且具有接收第三参考电压vref3的栅极。第三nmos晶体管566连接在第四节点n34与地电压vss之间，并且具有接收时钟信号ck的栅极。
176.因此，第三感测放大器530e可对多电平信号mldat与第三参考电压vref3进行比较，可在第三节点n33处输出第三比较信号cs3，并且可在第二节点n32处输出第三反相比较信号cs3b。
177.根据示例实施例，第一nmos晶体管564和第二nmos晶体管565的每个阈值电压不同于第二默认pmos晶体管512和第三默认pmos晶体管513的每个阈值电压。因此，基于阈值电压的差，第一感测放大器510和第三感测放大器530c分别相对于第一参考电压vref1和第三参考电压vref3具有第一感测特性和第二感测特性。
178.在图19中，由于第一nmos晶体管564和第二nmos晶体管565代替pmos晶体管而被包括在第三感测放大器530e中，因此随着施加到栅极的电压增大，第一nmos晶体管564和第二nmos晶体管565容易导通。因此，第二nmos晶体管565响应于大于导通第三默认pmos晶体管513的电压电平的电压电平而导通，第三感测放大器530e的第二感测特性可被增强。
179.第二类型的感测放大器可具有图15至图19中的一个的构造。在一个示例中，第二
感测放大器520可包括第二类型的感测放大器。
180.图20是示出根据一个或多个示例实施例的图1的存储器系统的示例的框图。将省略与图2和图3重复的描述。
181.参照图20，存储器系统12包括存储器控制器102、半导体存储器装置202和通道31a。
182.存储器控制器102可包括发送器400a。发送器400a包括上拉/下拉控制电路420和驱动器电路440。发送器400a还可包括复用器410和数据i/o垫29a。
183.复用器410可接收包括两个位d0和d1或更多个位的输入数据dat1以及时钟信号(例如，四相时钟信号ck_4p)，并且可将输入数据dat1划分为两个位d0和d1或更多个位。上拉/下拉控制电路420基于输入数据dat1(例如，两个位d0和d1或更多个位)生成两个上拉控制信号pus1和pus2或更多个上拉控制信号以及两个下拉控制信号pds1和pds2或更多个下拉控制信号。驱动器电路440基于两个上拉控制信号pus1和pus2或更多个上拉控制信号以及两个下拉控制信号pds1和pds2或更多个下拉控制信号生成作为多电平信号的输出数据信号ds1。数据i/o垫29a可输出输出数据信号ds1。
184.半导体存储器装置202可包括连接在电源电压vddq与数据i/o垫49a之间的第一片上终结(odt)电路297a和连接在数据i/o垫49a与地电压vss之间的第二odt电路297b中的至少一个。第一odt电路297a可包括第一终结电阻器rta，第二odt电路297b可包括第二终结电阻器rtb。
185.基于驱动器电路440的构造以及第一odt电路297a和第二odt电路297b的构造，半导体存储器装置202中的接收器47a可根据第一种类的接口、第二种类的接口和第三种类的接口中的一种来接收多电平信号。第一种类的接口可对应于低电压摆幅终止逻辑(low voltage swing terminated logic，lvstl)接口，第二种类的接口可对应于伪开漏(pseudo-open drain)接口，第三种类的接口可对应于中心抽头接口。
186.当接收器47a根据第一种类的接口接收多电平信号时，图12a中的第一感测放大器510和第二感测放大器520中的每个可采用与第一类型的感测放大器对应的图14的感测放大器510，图12a中的第三感测放大器530可采用与第二类型的感测放大器对应的图15至图19中的感测放大器530a、530b、530c、530d和530e中的一个。
187.当接收器47a根据第二种类的接口或第三种类的接口接收多电平信号时，图12a中的第一感测放大器510可采用与第一类型的感测放大器对应的图14的感测放大器510，图12a中的第二感测放大器520和第三感测放大器530中的每个可采用与第二类型的感测放大器对应的图15至图19中的感测放大器530a、530b、530c、530d和530e中的一个。
188.图21a、图21b和图21c是示出包括在图20的发送器中的驱动器电路440的示例的示图。
189.参照图21a，驱动器电路440可包括第一上拉电路441、第二上拉电路443、第一下拉电路444和第二下拉电路447。
190.第一上拉电路441可基于第一上拉控制信号pus1上拉数据i/o垫49a。第二上拉电路443可基于第二上拉控制信号pus2上拉数据i/o垫49a。
191.第一下拉电路444可基于第一下拉控制信号pds1下拉数据i/o垫49a。第二下拉电路447可基于第二下拉控制信号pds2下拉数据i/o垫49a。
192.在一些示例实施例中，如上所述，第一上拉控制信号pus1和第一电压设置控制信号vsu1可以是lsb的控制信号，第二上拉控制信号pus2和第二电压设置控制信号vsu2可以是msb的控制信号，因此第二上拉电路443上拉数据i/o垫49a的驱动能力可大于第一上拉电路441上拉数据i/o垫49a的驱动能力。根据示例实施例，第二上拉电路443上拉数据i/o垫49a的驱动能力可以是第一上拉电路441上拉数据i/o垫49a的驱动能力的大约两倍。类似地，第二下拉电路447下拉数据i/o垫49a的驱动能力可大于第一下拉电路444下拉数据i/o垫49a的驱动能力。
193.参照图21b，驱动器电路440a可包括第一上拉电路441a、第二上拉电路443a、第一下拉电路444a和第二下拉电路447a。
194.第一上拉电路441a可包括并联连接在电源电压与数据i/o垫49a之间的多个第一上拉晶体管t11、
……
、t1x。可基于第一上拉控制信号pus1选择性地导通多个第一上拉晶体管t11、
……
、t1x。
195.第二上拉电路443a可包括并联连接在电源电压与数据i/o垫49a之间的多个第二上拉晶体管t21、t22、
……
、t2y。可基于第二上拉控制信号pus2选择性地导通多个第二上拉晶体管t21、t22、
……
、t2y。
196.当需要将输出数据信号ds1上拉到第二电压电平vl21时，可通过基于第一上拉控制信号pus1导通多个第一上拉晶体管t11、
……
、t1x中的至少一些来启用或激活第一上拉电路441a。在这种情况下，可通过控制导通的多个第一上拉晶体管t11、
……
、t1x的数量(或量)来调整第二电压电平vl21。例如，第二电压电平vl21可随着导通的多个第一上拉晶体管t11、
……
、t1x的数量增加而增大。类似地，当需要将输出数据信号ds1上拉到第三电压电平vl31时，第二上拉电路443a可基于第二上拉控制信号pus2而被启用，并且第三电压电平vl31可通过控制导通的多个第二上拉晶体管t21、t22、
……
、t2y的数量而被调整。当需要将输出数据信号ds1上拉到第四电压电平vl41时，第一上拉电路441a和第二上拉电路443a两者可基于第一上拉控制信号pus1和第二上拉控制信号pus2而被同时启用，并且第四电压电平vl41可通过控制导通的多个第一上拉晶体管t11、
……
、t1x和多个第二上拉晶体管t21、t22、
……
、t2y的数量而被调整。当如上所述调整第二电压电平vl21、第三电压电平vl31和第四电压电平vl41中的至少一个时，可调整电压区间和电压摆动宽度。
197.第一下拉电路444a可包括并联连接在数据i/o垫49a与地电压之间的多个第一下拉晶体管t31、
……
、t3x。可基于第一下拉控制信号pds1选择性地导通多个第一下拉晶体管t31、
……
、t3x。
198.第二下拉电路447a可包括并联连接在数据i/o垫49a与地电压之间的多个第二下拉晶体管t41、t42、
……
、t4y。可基于第二下拉控制信号pds2选择性地导通多个第二下拉晶体管t41、t42、
……
、t4y。
199.第一下拉电路444a和第二下拉电路447a的操作可类似于第一上拉电路441a和第二上拉电路443a的操作。
200.在一些示例实施例中，晶体管t11、
……
、t1x、t21、t22、
……
、t2y可以是pmos晶体管，晶体管t31、
……
、t3x、t41、t42、
……
、t4y可以是nmos晶体管。在一些示例实施例中，可改变晶体管的数量和/或大小，使得上拉电路441a和443a的驱动能力与下拉电路444a和447a的驱动能力彼此不同。
201.参照图21c，驱动器电路440b可包括第一上拉电路441a和441b、第二上拉电路443a和443b、第一下拉电路444a和444b以及第二下拉电路447a和447b。将省略与图21b重复的描述。
202.与图21b的驱动器电路440a相比，驱动器电路440b还可包括上拉电路441b和443b以及下拉电路444b和447b。上拉电路441b和443b以及下拉电路444b和447b可分别类似于上拉电路441a和443a以及下拉电路444a和447a。上拉电路441b和443b可包括基于上拉控制信号pus1b和pus2b选择性地导通的上拉晶体管t11b、
……
、t1xb、t21b、t22b、
……
、t2yb。下拉电路444a和447a可包括基于下拉控制信号pds1b和pds2b选择性地导通的下拉晶体管t31b、
……
、t3xb、t41b、t42b、
……
、t4yb。
203.在图21a中，当上拉电路441和443以及下拉电路444和447包括nmos晶体管并且图20中的半导体存储器装置202包括第二odt电路297b时，半导体存储器装置202可根据lvstl接口接收多电平信号。也就是说，当第二odt电路297b被启用时，半导体存储器装置202可根据lvstl接口接收多电平信号。
204.在图21a中，当上拉电路441和443以及下拉电路444和447包括pmos晶体管并且图20中的半导体存储器装置202包括第一odt电路297a时，半导体存储器装置202可根据伪开漏接口接收多电平信号。也就是说，当第一odt电路297a被启用时，半导体存储器装置202可根据伪开漏接口来接收多电平信号。
205.在图21a中，当上拉电路441和443包括pmos晶体管、下拉电路444和447包括nmos晶体管并且图20中的半导体存储器装置202包括第一odt电路297a和第二odt电路297b时，半导体存储器装置202可根据中心抽头接口接收多电平信号。也就是说，当第一odt电路297a和第二odt电路297b被启用时，半导体存储器装置202可根据中心抽头接口接收多电平信号。
206.图22是示出根据示例实施例的在半导体存储器装置中接收多电平信号的方法的流程图。
207.参照图1至图22，在半导体存储器装置中接收多电平信号的方法中，半导体存储器装置200中的多电平信号接收器400通过通道接收具有彼此不同的m个电压电平中的一个的多电平信号mldat(操作s100)。这里，m是大于二的整数。多电平信号接收器400中的m-1个感测放大器中的每个将多电平信号mldat与m-1个参考电压中的一个进行比较，以生成m-1个比较信号中的相应一个(操作s200)。多电平信号接收器400中的输出解码器550对m-1个比较信号进行解码，基于解码确定多电平信号mldat的电压电平，并且输出目标数据信号dq(操作s300)。
208.图23是示出根据一个或多个示例实施例的半导体存储器装置的框图。
209.参照图23，半导体存储器装置700可包括堆叠芯片结构的提供软错误分析和校正功能的至少一个缓冲器裸片710和多个存储器裸片720-1至720-p(p是等于或大于三的自然数)。
210.多个存储器裸片720-1至720-p堆叠在缓冲器裸片710上，并且通过多条硅过孔(tsv，也称为，硅通孔)线传送数据。
211.存储器裸片720-1至720-p中的至少一个可包括用于存储数据的存储器核和单元核ecc引擎723，单元核ecc引擎723基于将被发送到至少一个缓冲器裸片710的传输数据生
成传输奇偶校验位(即，传输奇偶校验数据)。单元核721可包括多个具有dram单元结构的存储器单元。
212.缓冲器裸片710可包括通过ecc引擎712，当从通过tsv线接收的传输数据检测到传输错误时，ecc引擎712使用传输奇偶校验位校正传输错误，并且生成纠错数据。
213.缓冲器裸片710还可包括接收器713和发送器714。接收器713可采用图11的多电平信号接收器500。因此，接收器713接收具有彼此不同的m个电压电平中的一个的多电平信号，并且可通过使用m-1个感测放大器来确定多电平信号的电压电平。m-1个感测放大器中的至少两个感测放大器包括具有不同的感测特性的第一类型的感测放大器和第二类型的感测放大器。
214.半导体存储器装置700可以是通过tsv线传送数据和控制信号的堆叠芯片型存储器装置或堆叠存储器装置。tsv线也可称为“贯穿电极”。
215.单元核ecc引擎723可在传输数据被发送之前对从存储器裸片720-p输出的数据执行纠错。
216.在传输数据处发生的传输错误可能是由于在tsv线处发生的噪声。因为由于tsv线处发生的噪声而导致的数据故障可与由于存储器裸片的错误操作而导致的数据故障区分开，所以由于tsv线处发生的噪声而导致的数据故障可被视为软数据故障(或软错误)。软数据故障可以是由于传输路径上的传输故障而生成的，并且可通过ecc操作来检测和补救。
217.利用以上描述，在一个存储器裸片720-p处形成的数据tsv线组732可包括tsv线l1至lp，奇偶校验tsv线组734可包括tsv线l10至lq。
218.数据tsv线组732的tsv线l1至lp和奇偶校验tsv线组734的奇偶校验tsv线l10至lq可连接到相应地形成在存储器裸片720-1至720-p之间的微凸块mcb。
219.存储器裸片720-1至720-p中的至少一个可包括dram单元，每个dram单元包括至少一个存取晶体管和一个存储电容器。
220.半导体存储器装置700可具有三维(3d)芯片结构或2.5d芯片结构，以通过数据总线b10与主机通信。缓冲器裸片710可通过数据总线b10与存储器控制器连接。
221.单元核ecc引擎723可分别通过奇偶校验tsv线组734和数据tsv线组732输出传输奇偶校验位以及传输数据。输出的传输数据可以是由单元核ecc引擎723纠错的数据。
222.通过ecc引擎712可基于通过奇偶校验tsv线组734接收的传输奇偶校验位来确定在通过数据tsv线组732接收的传输数据处是否发生传输错误。当检测到传输错误时，通过ecc引擎712可使用传输奇偶校验位来校正传输数据上的传输错误。当传输错误不可校正时，通过ecc引擎712可输出指示不可校正数据错误的发生的信息。
223.图24是示出根据一个或多个示例实施例的通信系统的框图。
224.参照图24，通信系统800包括第一通信装置810、第二通信装置830和通道850。
225.第一通信装置810包括第一发送器811和第一接收器812。第二通信装置830包括第二发送器831和第二接收器832。第一发送器811和第一接收器812通过通道850连接到第二发送器831和第二接收器832。在一些示例实施例中，第一通信装置810和第二通信装置830中的每个可包括多个发送器和多个接收器，通信系统800可包括用于连接多个发送器和多个接收器的多个通道。
226.接收器812和接收器832可以是根据一个或多个示例实施例的多电平信号接收器，
可接收具有彼此不同的m个电压电平中的一个的多电平信号，并且可通过使用m-1个感测放大器确定多电平信号的电压电平。
227.发明构思可应用到包括存储器装置和存储器系统的各种装置和系统。例如，发明构思可应用到系统(诸如，个人计算机(pc)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、物联网(iot)装置、万物互联(ioe)装置、电子书阅读器、虚拟现实(vr)装置、增强现实(ar)装置、机器人装置、无人机等)。
228.前述是示例实施例的说明，并且不应被解释为对示例实施例的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易地理解，在实质上不脱离示例实施例的新颖性教导和优点的情况下，许多修改在示例实施例中是可行的。因此，所有这样的修改意在被包括在如权利要求中限定的示例实施例的范围内。因此，应理解，前述是各种示例实施例的说明，并且不应被解释为限于公开的特定示例实施例，并且对公开的示例实施例以及其它示例实施例的修改意在被包括在所附权利要求的范围内。

技术特征：

1.一种多电平信号接收器，包括：数据采样器电路，包括被配置为将多电平信号与m-1个参考电压进行比较的m-1个感测放大器，数据采样器电路被配置为生成包括n个位的数据信号，多电平信号具有彼此不同的m个电压电平中的一个，m是大于二的整数，并且n是大于一的整数；和参考电压生成器电路，被配置为生成所述m-1个参考电压，其中，所述m-1个感测放大器中的至少两个感测放大器具有不同的感测特性。2.根据权利要求1所述的多电平信号接收器，其中，所述m个电压电平包括第一电压电平、大于第一电压电平的第二电压电平、大于第二电压电平的第三电压电平以及大于第三电压电平的第四电压电平；所述m-1个参考电压包括第一参考电压、第二参考电压和第三参考电压；所述n个位包括第一位和第二位；并且第二参考电压的电平大于第一参考电压的电平，第三参考电压的电平大于第二参考电压的电平。3.根据权利要求2所述的多电平信号接收器，其中，所述m-1个感测放大器包括：第一感测放大器，被配置为：基于时钟信号将多电平信号与第一参考电压进行比较，以输出第一比较信号；第二感测放大器，被配置为：基于时钟信号将多电平信号与第二参考电压进行比较，以输出第二比较信号；和第三感测放大器，被配置为：基于时钟信号将多电平信号与第三参考电压进行比较，以输出第三比较信号，并且其中，数据采样器电路包括：时钟生成器，被配置为生成时钟信号；和输出解码器，被配置为：将第一比较信号、第二比较信号和第三比较信号进行解码，以输出数据信号。4.根据权利要求3所述的多电平信号接收器，其中，基于所述多电平信号接收器通过第一种类的接口接收多电平信号：第一感测放大器和第二感测放大器中的每个包括具有第一感测特性的第一类型的感测放大器；并且第三感测放大器包括具有不同于第一感测特性的第二感测特性的第二类型的感测放大器。5.根据权利要求4所述的多电平信号接收器，其中，第一类型的感测放大器包括：第一默认p沟道金属氧化物半导体pmos晶体管，连接在电源电压与第一内部节点之间，其中，第一默认pmos晶体管的栅极接收时钟信号；第二默认pmos晶体管，连接在第一内部节点与第二内部节点之间，其中，第二pmos晶体管的栅极接收多电平信号；第三默认pmos晶体管，连接在第一内部节点与第三内部节点之间，其中，第三默认pmos晶体管的栅极接收第一参考电压和第二参考电压中的一个；第一默认传输门，连接在第二内部节点与第三内部节点之间，并且连接到地电压和电
源电压；第一默认n沟道金属氧化物半导体nmos晶体管，连接在第二内部节点与地电压之间，其中，第一默认nmos晶体管的栅极接收时钟信号；和第二默认nmos晶体管，连接在第三内部节点与地电压之间，其中，第二默认nmos晶体管的栅极接收时钟信号，其中，第一类型的感测放大器在第三内部节点处输出第一比较信号和第二比较信号中的一个。6.根据权利要求5所述的多电平信号接收器，其中，第二类型的感测放大器包括：第一p沟道金属氧化物半导体pmos晶体管，连接在电源电压与第一节点之间，其中，第一pmos晶体管的栅极接收时钟信号；第二pmos晶体管，连接在第一节点与第二节点之间，其中，第二pmos晶体管的栅极接收多电平信号；第三pmos晶体管，连接在第一节点与第三节点之间，其中，第三pmos晶体管的栅极接收第三参考电压；传输门，连接在第二节点与第三节点之间，并且连接到地电压和电源电压；第一n沟道金属氧化物半导体nmos晶体管，连接在第二节点与地电压之间，其中，第一nmos晶体管的栅极接收时钟信号；和第二nmos晶体管，连接在第三节点与地电压之间，其中，第二nmos晶体管的栅极接收时钟信号，其中，第二类型的感测放大器在第三节点处输出第三比较信号。7.根据权利要求6所述的多电平信号接收器，其中，第二pmos晶体管和第三pmos晶体管中的每个的第一阈值电压小于第二默认pmos晶体管和第三默认pmos晶体管中的每个的第二阈值电压；并且第一类型的感测放大器和第二类型的感测放大器分别相对于第一参考电压和第二参考电压中的所述一个以及第三参考电压具有第一感测特性和第二感测特性。8.根据权利要求5所述的多电平信号接收器，其中，第二类型的感测放大器包括：第一p沟道金属氧化物半导体pmos晶体管，连接在电源电压与第一节点之间，其中，第一pmos晶体管的栅极接收时钟信号；第二pmos晶体管和第三pmos晶体管，并联连接在第一节点与第二节点之间，其中，第二pmos晶体管的栅极和第三pmos晶体管的栅极接收多电平信号；第四pmos晶体管和第五pmos晶体管，并联连接在第一节点与第三节点之间，其中，第四pmos晶体管的栅极和第五pmos晶体管的栅极接收第三参考电压；第二默认传输门，连接在第二节点与第三节点之间，并且连接到地电压和电源电压；第一n沟道金属氧化物半导体nmos晶体管，连接在第二节点与地电压之间，其中，第一nmos晶体管的栅极接收时钟信号；和第二nmos晶体管，连接在第三节点与地电压之间，其中，第二nmos晶体管的栅极接收时钟信号，其中，第二类型的感测放大器在第三节点处输出第三比较信号。9.根据权利要求8所述的多电平信号接收器，其中，
第二pmos晶体管至第五pmos晶体管中的每个的第一阈值电压小于第二默认pmos晶体管和第三默认pmos晶体管中的每个的第二阈值电压；并且第一类型的感测放大器和第二类型的感测放大器分别相对于第一参考电压和第二参考电压中的所述一个以及第三参考电压具有第一感测特性和第二感测特性。10.根据权利要求5所述的多电平信号接收器，其中，第二类型的感测放大器包括：第一p沟道金属氧化物半导体pmos晶体管，连接在电源电压与第一节点之间，其中，第一pmos晶体管的栅极接收时钟信号；第二pmos晶体管，具有连接到第一节点的源极、连接到第二节点的漏极、连接到源极的主体和接收多电平信号的栅极；第三pmos晶体管，具有连接到第一节点的源极、连接到第三节点的漏极、连接到源极的主体和接收第三参考电压的栅极；传输门，连接在第二节点与第三节点之间，并且连接到地电压和电源电压；第一n沟道金属氧化物半导体nmos晶体管，连接在第二节点与地电压之间，其中，第一nmos晶体管的栅极接收时钟信号；和第二nmos晶体管，连接在第三节点与地电压之间，其中，第二nmos晶体管的栅极接收时钟信号，其中，第二类型的感测放大器在第三节点处输出第三比较信号，并且第二pmos晶体管和第三pmos晶体管中的每个的第一阈值电压小于第二默认pmos晶体管和第三默认pmos晶体管中的每个的第二阈值电压。11.根据权利要求5所述的多电平信号接收器，其中，第二类型的感测放大器包括：第一p沟道金属氧化物半导体pmos晶体管，连接在电源电压与第一节点之间，其中，第一pmos晶体管的栅极接收时钟信号；第二pmos晶体管，具有连接到第一节点的源极、连接到第二节点的漏极、连接到偏置电压的主体和接收多电平信号的栅极；第三pmos晶体管，具有连接到第一节点的源极、连接到第三节点的漏极、连接到偏置电压的主体和接收第三参考电压的栅极；传输门，连接在第二节点和第三节点之间，并且连接到地电压和电源电压；第一n沟道金属氧化物半导体nmos晶体管，连接在第二节点与地电压之间，其中，第一nmos晶体管的栅极接收时钟信号；和第二nmos晶体管，连接在第三节点与地电压之间，并且具有接收时钟信号的栅极，其中，第二类型的感测放大器在第三节点处输出第三比较信号，并且第二pmos晶体管和第三pmos晶体管中的每个的第一阈值电压小于第二默认pmos晶体管和第三默认pmos晶体管中的每个的第二阈值电压。12.根据权利要求5所述的多电平信号接收器，其中，第二类型的感测放大器包括：第一p沟道金属氧化物半导体pmos晶体管，连接在电源电压与第一节点之间，其中，第一pmos晶体管的栅极接收时钟信号；第二pmos晶体管，连接在第一节点与第二节点之间，其中，第二pmos晶体管的栅极接收时钟信号；传输门，连接在第二节点与第三节点之间，并且连接到地电压和电源电压；
第一n沟道金属氧化物半导体nmos晶体管，连接在第二节点与第四节点之间，其中，第一nmos晶体管的栅极接收多电平信号；第二nmos晶体管，连接在第三节点与第四节点之间，其中，第二nmos晶体管的栅极接收第三参考电压；和第三nmos晶体管，连接在第四节点与地电压之间，其中，第三nmos晶体管的栅极接收时钟信号，其中，第二类型的感测放大器在第二节点处输出第三比较信号，并且其中，第二nmos晶体管和第三nmos晶体管中的每个的第一阈值电压不同于第二默认nmos晶体管和第三默认nmos晶体管中的每个的第二阈值电压，并且第一类型的感测放大器和第二类型的感测放大器分别相对于第一参考电压和第二参考电压中的所述一个以及第三参考电压具有第一感测特性和第二感测特性。13.根据权利要求3所述的多电平信号接收器，其中，基于所述多电平信号接收器通过不同于第一种类的接口的第二种类的接口接收多电平信号：第一感测放大器包括具有第一感测特性的第一类型的感测放大器，并且第二感测放大器和第三感测放大器中的每个包括具有不同于第一感测特性的第二感测特性的第二类型的感测放大器。14.根据权利要求13所述的多电平信号接收器，其中，第一类型的感测放大器包括：第一默认p沟道金属氧化物半导体pmos晶体管，连接在电源电压与第一内部节点之间，其中，第一默认pmos晶体管的栅极接收时钟信号；第二默认pmos晶体管，连接在第一内部节点与第二内部节点之间，其中，第二pmos晶体管的栅极接收多电平信号；第三默认pmos晶体管，连接在第一内部节点与第三内部节点之间，其中，第三默认pmos晶体管的栅极接收第一参考电压；默认传输门，连接在第二内部节点与第三内部节点之间，并且连接到地电压和电源电压；第一默认n沟道金属氧化物半导体nmos晶体管，连接在第二内部节点与地电压之间，其中，第一默认nmos晶体管的栅极接收时钟信号；和第二默认nmos晶体管，连接在第三内部节点与地电压之间，其中，第二默认nmos晶体管的栅极接收时钟信号，其中，第一类型的感测放大器在第三内部节点处输出第一比较信号。15.根据权利要求14所述的多电平信号接收器，其中，第二类型的感测放大器包括：第一p沟道金属氧化物半导体pmos晶体管，连接在电源电压与第一节点之间，其中，第一pmos晶体管的栅极接收时钟信号；第二pmos晶体管，连接在第一节点与第二节点之间，其中，第二pmos晶体管的栅极接收多电平信号；第三pmos晶体管，连接在第一节点与第三节点之间，其中，第三pmos晶体管的栅极接收第二参考电压和第三参考电压中的一个；
传输门，连接在第二节点与第三节点之间，并且连接到地电压和电源电压；第一n沟道金属氧化物半导体nmos晶体管，连接在第二节点与地电压之间，其中，第一nmos晶体管的栅极接收时钟信号；和第二nmos晶体管，连接在第三节点与地电压之间，其中，第二nmos晶体管的栅极接收时钟信号，并且其中，第二类型的感测放大器在第三节点处输出第二比较信号和第三比较信号中的一个，并且其中，第二pmos晶体管和第三pmos晶体管中的每个的第一阈值电压小于第二默认pmos晶体管和第三默认pmos晶体管中的每个的第二阈值电压，并且第一类型的感测放大器和第二类型的感测放大器分别相对于第一参考电压以及第二参考电压和第三参考电压中的所述一个具有第一感测特性和第二感测特性。16.根据权利要求3至权利要求15中的任意一项所述的多电平信号接收器，其中，基于第一比较信号、第二比较信号和第三比较信号，输出解码器被配置为：当多电平信号大于第三参考电压时，输出与“11”对应的数据信号；当多电平信号小于第三参考电压并且大于第二参考电压时，输出与“10”对应的数据信号；当多电平信号小于第二参考电压并且大于第一参考电压时，输出与“01”对应的数据信号；并且当多电平信号小于第一参考电压时，输出与“00”对应的数据信号。17.一种存储器系统，包括：存储器控制器，被配置为：基于输入数据生成多电平信号，多电平信号具有彼此不同的m个电压电平中的一个，m是大于二的整数；和存储器装置，被配置为：从存储器控制器接收多电平信号，并且将多电平信号与m-1个参考电压进行比较，以生成包括n个位的数据信号，n是大于一的整数，其中，存储器装置包括：数据采样器电路，包括m-1个感测放大器，所述m-1个感测放大器被配置为将多电平信号与所述m-1个参考电压进行比较以生成数据信号；和参考电压生成器电路，被配置为生成所述m-1个参考电压，并且其中，所述m-1个感测放大器中的至少两个感测放大器具有不同的感测特性。18.根据权利要求17所述的存储器系统，其中，存储器装置还包括包含连接到多条字线和多条位线的多个存储器单元的存储器单元阵列，存储器单元阵列被配置为存储数据信号，并且其中，所述多个存储器单元中的每个具有动态随机存取存储器单元构造。19.根据权利要求17所述的存储器系统，其中，存储器装置还包括包含连接到多条字线和多条位线的多个非易失性存储器单元的存储器单元阵列，存储器单元阵列被配置为存储数据信号。20.一种电子设备，包括：m-1个感测放大器，被配置为：将多电平信号与m-1个参考电压进行比较，并且输出一个
或多个感测信号；和输出解码器，被配置为基于所述一个或多个感测信号生成输出数据信号，输出数据信号包括n个位，其中，多电平信号具有彼此不同的m个电压电平中的一个，m是大于二的整数，并且n是大于一的整数，其中，所述m-1个感测放大器包括：第一感测放大器，具有第一电压阈值；和第二感测放大器，具有不同于第一电压阈值的第二电压阈值，并且其中，第一电压阈值和第二电压阈值对应于用于导通第一感测放大器和第二感测放大器中的相应晶体管的电压阈值。

技术总结

公开了多电平信号接收器、存储器系统和电子设备。所述多电平信号接收器包括数据采样器电路和参考电压生成器电路。数据采样器电路包括将多电平信号与M-1个参考电压进行比较的M-1个感测放大器，多电平信号具有彼此不同的M个电压电平中的一个。数据采样器电路生成包括N个位的数据信号，M是大于2的整数，并且N是大于1的整数。参考电压生成器电路为生成所述M-1个参考电压。所述M-1个感测放大器中的至少两个感测放大器具有不同的感测特性。感测放大器具有不同的感测特性。感测放大器具有不同的感测特性。

技术研发人员：

申光燮 卞辰瑫 孙永训 崔荣暾 崔桢焕

受保护的技术使用者：

三星电子株式会社

技术研发日：

2021.06.07

技术公布日：

2022/2/28