依电流-电压斜率特性作感测的读取电路的存储器及方法与流程

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依电流-电压斜率特性作感测的读取电路的存储器及方法
1.政府许可权
2.本发明通过国防微电子部门(defense microelectronics activity；dmea)授予的合同po9080001334下的政府支持完成。美国政府对该发明有一定的权利。
技术领域
3.本发明涉及存储器，尤其涉及存储器结构的实施例，该存储器结构具有多寄存器(register)读取电路，以便基于电流-电压(i-v)斜率特性检测存储器单元(memory cell)数据储存状态，从而减小编程窗口保持损失，而且本发明涉及相关方法的实施例。

背景技术：

4.一些当前可用的存储器(在本文中也称为存储器结构或存储器电路)采用单端感测进行读取操作，且该单端感测通常基于存储器单元的单个电流-电压(i-v)特性的读取。例如，存储器可包括以列(column)及行(row)布置的存储器单元的阵列、针对该些列的位线(bitline)，以及针对该些行的字线(wordline)。同一列中的所有存储器单元都可与该列的位线连接。同一行中的所有存储器单元都可与该行的字线连接。读取操作可针对位于该阵列内的特定列及特定行的选定存储器单元。在该读取操作期间，可将该特定行的特定字线驱动至正电压电平(在本文中也称为字线电压(vw)或栅极电压(vg))。接着，可通过电流感测放大器(current sense amplifier；csa)将输出电流(io)(在本文中也称为读取电流(iread)或漏极电流(id))(可在该特定列的该特定位线上检测)与参考电流(iref)比较。在这些存储器中，如果io低于iref，则该csa的输出信号(q)将标示具有第一逻辑值(例如，“1”)的储存位，而如果io高于iref，则该csa的q将标示具有第二逻辑值(例如，“0”)的储存位。本文中将在给定的vg针对“1”的io与针对“0”的io之间的差称为编程窗口(programming window；pw)，且通常将iref大致设置在该pw的中点。不过，随着时间推移及/或较高的操作温度，该pw可能变得更小(也就是，在该给定vg，在针对“1”的io与针对“0”的io之间的范围可能减小)。术语编程窗口保持损失(programming window retention loss；rl
pw
)是指随着时间推移该pw减小的量，且随着rl
pw
变得更大，读取失败的可能性增加。因此，本领域需要一种存储器结构，其经设计以最大限度地减小时间及/或温度依赖性rl
pw
，从而最大限度地减少读取失败。

技术实现要素：

5.本文中揭示存储器结构的实施例，该存储器结构包括存储器单元的阵列以及读取电路，该读取电路经配置以便基于该存储器单元的电流-电压斜率特性来检测该阵列中任意存储器单元的数据储存状态。该读取电路可包括具有数据输入节点、参考输入节点以及输出节点的电流感测放大器。该读取电路还可包括连接于该阵列与该数据输入节点之间的列解码器(column decoder)。该读取电路还可包括与该参考输入节点连接的数模转换器(digital-to-analog converter)。该读取电路还可包括多个寄存器，尤其两个不同的寄存
器，它们分别与该电流感测放大器的该输出节点连接并由不同的时钟信号控制。如在详细说明部分中进一步讨论，这样的读取电路配置允许两个连续的单端电流感测过程(针对同一选定存储器单元但采用两个不同的输入电压)的结果被撷取并储存于该寄存器中。接着，在该读取电路内部或外部的处理元件可利用储存于该寄存器中的该结果计算该选定存储器单元的电流-电压(i-v)斜率特性，可执行该i-v斜率特性与参考i-v斜率特性的比较，并可基于该比较生成并输出标示该选定存储器单元的该数据储存状态的位(bit)。
6.本文中还揭示存储器结构的实施例，该存储器结构包括存储器单元的阵列以及读取电路，该读取电路具体经配置以基于该存储器单元的电流-电压斜率特性来检测该阵列中任意存储器单元的数据储存状态，以及生成并输出代表该数据储存状态的位。例如，在这些实施例中，该读取电路可包括具有数据输入节点、参考输入节点以及输出节点的电流感测放大器。该读取电路还可包括连接于该阵列与该数据输入节点之间的列解码器。该读取电路还可包括与该参考输入节点连接的数模转换器。该读取电路还可包括多个寄存器，尤其两个不同的寄存器，它们分别与该电流感测放大器的该输出节点连接并由不同的时钟信号控制。如上所述，这样的读取电路配置允许两个连续的单端电流感测过程(针对同一选定存储器单元但采用两个不同的输入电压)的结果被撷取并储存于该寄存器中。在这些实施例中，该读取电路还可包括：电流-电压(i-v)斜率计算器，其经配置以利用储存于该寄存器中的该结果计算该选定存储器单元的电流-电压(i-v)斜率特性；以及位生成器，其经配置以执行该i-v斜率特性与参考i-v斜率特性的比较，并基于该比较生成并输出标示该选定存储器单元的该数据储存状态的位。
7.应当注意，上述i-v斜率特性将依据该单端电流感测过程所使用的输入电压的类型而变化。也就是说，当该不同的输入电压为不同的栅极电压时，该i-v斜率特性将为互导(mutual conductancec；gm)。然而，当该不同的输入电压为不同的漏极电压时，该i-v斜率特性将为电导(conductance；g)。
8.本文中还揭示与上述存储器结构相关的方法实施例。该方法可包括提供存储器结构，该存储器结构具有存储器单元的阵列以及与该阵列连接的读取电路。该方法还可包括由该读取电路基于该存储器单元的电流-电压(i-v)斜率特性来检测该阵列中任意存储器单元的数据储存状态。具体地说，该方法还可包括由该读取电路基于分别在两个不同的输入电压的两个分立的单端电流感测过程的结果确定存储器单元的电流-电压斜率特性。在一些实施例中，该i-v斜率特性可为互导(gm)，且在该分立的单端电流感测过程期间使用的该不同的输入电压可为不同的栅极电压。在其它实施例中，该i-v斜率特性可为电导(g)，且在该分立的单端电流感测过程期间使用的该不同的输入电压可为不同的漏极电压。该方法还可包括由该读取电路执行该i-v斜率特性与参考i-v斜率特性的比较，以检测该存储器单元的该数据储存状态，并由该读取电路基于该比较的该结果输出代表该数据储存状态的位。
9.在上述存储器结构及方法实施例中，可通过确定存储器单元的i-v斜率特性(例如，gm或g)并将其与参考i-v斜率特性比较来检测该存储器单元的该数据储存状态。通过将存储器单元的i-v斜率特性(通过分别使用两个不同的输入电压的两个连续的单端电流感测过程获得)与参考i-v斜率特性比较来检测该存储器单元的该数据储存状态，而不是比较单个输出电流特性(通过单个单端电流感测过程获得)与参考输出电流特性，上述存储器结
构及方法实施例可显著减小随着时间推移及操作温度增加的存储器单元编程窗口(pw)的保持损失。
附图说明
10.通过参照附图自下面的详细说明将更好地理解本发明，该些附图并不一定按比例绘制，且其中：
11.图1是显示存储器结构的实施例的示意图；
12.图2a及图2b是分别显示可被包含于图1的存储器结构中的不同类型的存储器单元的电路图；
13.图3a及图3b是显示电荷捕获场效应晶体管(charge trap field effect transistor；ctfet)的不同编程状态的剖视图；
14.图4a及图4b是显示铁电场效应晶体管(ferroelectric field effect transistor；fefet)的不同编程状态的剖视图；
15.图5a及图5b是显示浮栅场效应晶体管(floating gate field effect transistor；fgfet)的不同编程状态的剖视图；
16.图6是显示可被包含于图1的存储器结构的读取电路中的示例数模转换器的电路图；
17.图7是显示可被包含于图1的存储器结构的读取电路中的示例电流感测放大器的电路图；
18.图8及图9是显示可被包含于图1的存储器结构的读取电路中的示例寄存器的电路图；以及
19.图10是显示所揭示的方法实施例的流程图。
具体实施方式
20.如上所述，一些当前可用的存储器(在本文中也称为存储器结构或存储器电路)采用单端感测进行读取操作，且该单端感测通常基于存储器单元的单个电流-电压(i-v)特性的读取。例如，存储器可包括以列及行布置的存储器单元的阵列、针对该些列的位线，以及针对该些行的字线。同一列中的所有存储器单元都可与该列的位线连接。同一行中的所有存储器单元都可与该行的字线连接。读取操作可针对位于该阵列内的特定列及特定行的选定存储器单元。在该读取操作期间，可将该特定行的特定字线驱动至特定的正电压电平(在本文中也称为字线电压(vw)或栅极电压(vg))。接着，可通过电流感测放大器(csa)将输出电流(io)(在本文中也称为读取电流(iread)或漏极电流(id))(可在该特定列的该特定位线上检测)与参考电流(iref)比较。在这些存储器中，如果io低于iref，则该csa的输出信号(q)将标示具有第一逻辑值(例如，“1”)的储存位，而如果io高于iref，则该csa的q将标示具有第二逻辑值(例如，“0”)的储存位。本文中将在给定的vg针对“1”的io与针对“0”的io之间的差称为编程窗口(pw)，且通常将iref大致设置在该pw的中点。不过，随着时间推移及/或较高的操作温度，该pw可能变得更小(也就是，在该给定vg，在针对“1”的io与针对“0”的io之间的范围可能减小)。术语编程窗口保持损失(rl
pw
)是指随着时间推移该pw减小的量，且可利用下式确定：
21.rl
pw
％＝100*(pw
t0
–
pw
eol
)/pw
t0
,(1)
22.其中，pw
t0
是在时间0(t0)的pw，其中，pw
eol
是在生命结束(endoflife；eol)的pw。此外，rl
pw
％可随着操作温度升高而显著增加。例如，在现有存储器结构中，当操作温度为85℃时，rl
pw
％可高达35％或甚至更高，且当操作温度升高至125℃时，rl
pw
％可高达65％或甚至更高。遗憾的是，当pw较小时，随着rl
pw
％增加，读取失败的可能性也增加。例如，对于以较小的pw(例如0.0002a或更小)启动的存储器单元，该pw中的时间及/或温度依赖性减小(也就是，rl
pw
％的时间及/或温度依赖性增加)可能使电流差(也就是，io与iref之间的差)的检测变得困难，且可能导致读取失败显著增加。因此，本领域需要一种存储器结构，其经设计以最大限度地减小时间和及/或温度依赖性rl
pw
，从而最大限度地减少读取失败。
23.鉴于上述，本文中揭示存储器结构的实施例，该存储器结构包括存储器单元的阵列以及读取电路，该读取电路经配置以至少促进基于该存储器单元的电流-电压斜率特性来检测该阵列中任意存储器单元的数据储存状态。该读取电路可包括具有数据输入节点、参考输入节点以及输出节点的电流感测放大器。该读取电路还可包括连接于该阵列与该数据输入节点之间的列解码器。该读取电路还可包括与该参考输入节点连接的数模转换器。该读取电路还可包括多个寄存器，尤其两个不同的寄存器，它们分别与该电流感测放大器的该输出节点连接并由不同的时钟信号控制。这样的读取电路配置允许两个连续的单端电流感测过程(针对同一选定存储器单元但采用两个不同的输入电压)的结果被撷取并储存于该寄存器中。接着，在该读取电路内部或外部的处理元件可利用储存于该寄存器中的该结果计算该选定存储器单元的电流-电压(i-v)斜率特性(例如，该选定存储器单元的互导(gm)或电导(g)，取决于输入电压的类型)，可执行该i-v斜率特性与参考i-v斜率特性的比较，并可基于该比较生成并输出标示该选定存储器单元的该数据储存状态的位。本文中还揭示利用i-v斜率特性感测存储器阵列中的存储器单元的数据储存状态的相关方法的实施例。应当注意，通过将存储器单元的i-v斜率特性(通过分别使用两个不同的输入电压的两个连续的单端电流感测过程获得)与参考i-v斜率特性比较来检测该存储器单元的该数据储存状态，而不是比较单个输出电流特性(通过单个单端电流感测过程获得)与参考输出电流特性，所揭示的存储器结构及方法实施例可显著减小随着时间推移及操作温度增加的存储器单元编程窗口(pw)的保持损失。
24.尤其，请参照图1，本文中揭示存储器结构100的实施例。存储器结构100可包括由存储器单元101构成的阵列110。
25.阵列110内的存储器单元101可以列(例如，参见列c0-cm)及行(例如，参见行r0-rn)布置。出于说明目的，在图纸上将该些列显示为沿z方向取向(也就是，从纸的顶部向底部)，且在纸上将该些行显示为沿x方向取向(也就是，从纸的左侧向右侧)。如附图中所示的该些存储器单元的该些列及行的取向并非意图限制。作为替代，该些列可沿x方向取向，且该些行可沿z方向取向。在任何情况下，该些列可基本垂直于该些行，各存储器单元101处于一列与一行之间的交叉点。
26.存储器结构100还可包括分别针对列c0-cm的位线111以及分别针对行r0-rn的字线112。各列中的所有存储器单元101可与该列的位线111电性连接。各行中的所有存储器单元101可与该行的字线112电性连接。
27.在一些实施例中，存储器单元101可为阈值电压(vt)可编程场效应晶体管型存储
器单元，如图2a中所示。vt可编程fet 201可包括：栅极，其与包含该存储器单元的该行的字线112电性连接；漏区，其与包含该存储器单元的该列的位线111电性连接；以及源区。依据vt可编程fet的类型以及该存储器结构被配置为一次可编程存储器(one-time programmable memory；otpm)还是多次可编程存储器(multi-time programmable memory；mtpm)，可将该源区直接电性连接至接地轨(ground rail)，或连接至列的源极线，以向该源区施加负电压(v-)或正电压(v+)。在任何情况下，此类装置的栅极可经配置以使阈值电压(vt)可被选择性编程(也就是，改变)，尤其，以使该vt可在低vt状态与高vt状态之间切换。因此，该栅极可有效充当数据储存节点202。低vt可为第一数据储存状态(在本文中也称为未编程状态)，其代表第一储存数据值(例如，逻辑值“0”)。高vt可为第二数据储存状态(在本文中也称为编程状态)，其代表第二储存数据值(例如，逻辑值“1”)。示例vt可编程fet 201包括但不限于电荷捕获场效应晶体管(ctfet)(如图3a-图3b中所示)、铁电场效应晶体管(fefet)(如图4a-图4b中所示)，以及浮栅场效应晶体管(fgfet)(如图5a-图5b中所示)。
28.请参照图3a-图3b，ctfet可包括n+源/漏区304a-304b(也就是，第一及第二端子301-302)以及设置于n+源/漏区304a-304b之间的沟道区305(例如，p-沟道区)。该ctfet还可包括邻近沟道区305的栅极(也就是，第三端子303)。该栅极可为多层结构，包括例如位于沟道区305上的栅极介电层312，位于栅极介电层312上的电荷捕获层314(例如，氮化硅层)，位于电荷捕获层314上的另一个栅极介电层313以及位于栅极介电层313上的控制栅极层311(例如，金属栅极层)。可选择性编程该栅极，以使该ctfet具有低vt或高vt。为选择性编程该栅极以使该ctfet具有高vt，可向该栅极施加正电压脉冲(例如，vdd)并可向n+源/漏区304a-304b施加负电压脉冲。这导致电子移入电荷捕获层314，从而增加该装置的vt(参见图3b)。为选择性编程该栅极以使该ctfet具有低vt，可向该栅极施加负电压脉冲并可向n+源/漏区304a-304b施加正电压脉冲(例如，vdd)。这导致电子移出电荷捕获层314，从而降低该装置的vt(参见图3a)。
29.请参照图4a-图4b，fefet可包括n+源/漏区404a-404b(也就是，第一及第二端子401-402)以及设置于n+源/漏区404a-404b之间的沟道区405(例如，p-沟道区)。该fefet还可包括邻近沟道区405的栅极(也就是，第三端子403)。此栅极可为多层结构，包括例如位于沟道区405上的栅极介电层412、位于栅极介电层412上的铁电层413(例如，氧化铪层或其它某种合适的铁电层)，以及位于铁电层413上的控制栅极层411(例如，金属栅极层)。可选择性编程该栅极，以使该fefet具有低vt或高vt。为选择性编程该栅极以使该fefet具有低vt，可向该栅极施加正电压脉冲(例如，vdd)并可向n+源/漏区404a-404b施加0伏(例如，可将n+源/漏区404a-404b放电至地)。这导致铁电层413的极化向量的方向指向沟道区405(也就是，它导致层413中的双极的+极邻近沟道区405，且该双极的
–
极邻近控制栅极层411)，使得电子被吸引至沟道区405，从而在n+源/漏区404a-404b之间的沟道区405中形成导电区(参见图4a)。为选择性编程该栅极以使该fefet具有高vt，可向该栅极施加负电压脉冲并可向n+源/漏区404a-404b施加0伏(例如，再次将n+源/漏区404a-404b放电至地)。这导致铁电层413的极化向量的方向指向控制栅极层411(也就是，它导致层413中的双极的+极邻近控制栅极层411，且该双极的
–
极邻近沟道区405)，使得电子被逐出沟道区405，从而消除在n+源/漏区404a-404b之间的任意导电区(参见图4b)。
30.请参照图5a-图5b，fgfet可包括n+源/漏区504a-504b(也就是，第一及第二端子
501-502)以及设置于n+源/漏区504a-504b之间的沟道区505(例如，p-沟道区)。该fgfet还可包括邻近沟道区505的栅极(也就是，第三端子503)。该栅极可为多层结构，包括例如位于沟道区505上的栅极介电层512，位于栅极介电层512上的浮栅层514(例如，多晶硅层)，位于浮栅层514上的另一个栅极介电层513以及位于栅极介电层513上的控制栅极层511(例如，金属栅极层)。可选择性编程该栅极，以使该fgfet具有低vt或高vt。例如，为编程该栅极以使该fgfet具有高vt，可向该栅极施加正电压脉冲(例如，vdd)并可向n+源/漏区504a-504b施加负电压脉冲。这导致电子移入浮栅层514，从而增加该装置的vt(参见图5b)。为选择性编程该栅极以使该fgfet具有低vt，可向该栅极施加负电压脉冲并可向n+源/漏区504a-504b施加正电压脉冲(例如，vdd)。这导致电子移出浮栅层514，从而降低该装置的vt(参见图5a)。
31.在其它实施例中，存储器单元101可为动态随机访问存储器(dynamic random access memory；dram)单元，如图2b中所示。示例dram单元可包括例如n型访问晶体管211以及储存电容器212。n型访问晶体管211可具有与包含该存储器单元的行的字线连接的栅极，与包含该存储器单元的列的位线连接的漏区，以及与储存电容器212连接的源区。储存电容器212可具有位于第一导电板(其与接地轨连接)与第二导电板(其与n型访问晶体管211连接)之间的介电层。
32.在其它实施例中，存储器单元101可为任意其它类型的存储器单元，其中，通常利用单端感测过程读取数据储存状态。
33.应当注意，为避免附图杂乱并允许读者关注尤其与读取电路193相关的所揭示实施例的显著态样(下面将更详细地讨论)，在图1中未显示该些存储器单元的供应电压连接，且此类连接可依据存储器单元的类型而变化。例如，对于fefet型存储器单元，各fet的源区可与接地轨连接，因为fefet的vt编程只需要将源/漏区放电至地，同时向栅极施加v-或v+。对于dram型存储器单元，各dram中的电容器的一个导电板可与接地轨连接。对于ctfet及fgfet型存储器单元，各列中的各fet的源区可与该列的源极线连接，从而在vt编程期间能够向源/漏区选择性施加v-或v+。
34.请再次参照图1，存储器结构100还可包括控制器190及周边电路191-193，该周边电路与控制器190通信，与该阵列连接，并经配置以响应控制器190的控制信号来促进存储器单元操作(例如，写入及读取)。该周边电路可包括行控制块191，其与该些行的字线112电性连接，并包括例如地址解码逻辑及字线驱动器，用于依据操作模式适当偏置特定字线。该周边电路还可包括列控制块192，其与该些列的位线111(且若适用，与该些列的源极线)电性连接，并包括例如列地址解码逻辑及位线驱动器(且若适用，源极线驱动器)，以依据操作模式适当偏置特定位线(且若适用，特定的源极线)。该周边电路还包括读取电路193，其与阵列110连接并能够检测位于阵列110中的特定列及特定行的任意选定存储器单元101的数据储存状态。
35.在本文中所揭示的存储器结构100的实施例中，读取电路193可经配置以便检测阵列110中的任意选定存储器单元101的数据储存状态，不是基于来自单个单端电流感测过程的该选定存储器单元的单个输出电流特性，而是基于该选定存储器单元的电流-电压(i-v)斜率特性。具体地说，读取电路193可经配置以撷取并储存针对同一选定存储器单元但使用不同的输入电压的两个分立的单端电流感测过程的结果。该结果一经撷取并储存，位于读
取电路193内部(如图所示)或可选地位于读取电路193外部(例如，位于控制器190中)或者甚至位于存储器结构100外部的处理元件195(例如，电流-电压(i-v)斜率计算器170及位生成器180)即可接着利用储存于寄存器中的结果计算该选定存储器单元的电流-电压(i-v)斜率特性(例如，该选定存储器单元的互导(gm)或电导(g)，取决于所使用的输入电压的类型)，可执行i-v斜率特性与参考i-v斜率特性的比较，并可基于该比较生成并输出标示该选定存储器单元的数据储存状态的位。
36.出于本揭示的目的，i-v斜率特性是指两个不同输出电流(io1与io2)(在本文中也称为读取电流(iread)或漏极电流(id))之间的差与两个不同输入电压(vi1与vi2)之间的差的比率。对于不同类型的i-v斜率特性，用于此比率的输入电压的类型将不同。
37.例如，可用于读取电路193的数据储存状态检测的一种示例i-v斜率特性为互导(gm)(在本文中也称为io-vg斜率特性)。出于本揭示的目的，互导(gm)是指两个不同输出电流(io1与io2)(在本文中也称为读取电流(iread)或漏极电流(id))之间的差与两个不同输入电压(vi1与vi2)之间的差的比率，尤其与两个不同栅极电压(在本文中也称为字线电压(vw))之间的差的比率，其中，分别在两个不同分立的单端电流感测过程期间，将vg1及vg2施加于包含该选定存储器单元的特定行的特定字线，从而施加于该选定存储器单元中的fet的栅极，以及其中，io1及io2分别响应vg1及vg2在包含该选定存储器单元的特定列的特定位线上可检测。也就是说，
[0038][0039]
gm＝(io
2-io1)/(vg
2-vg1),(3)
[0040]
其中，vg1及io1与第一单端电流感测过程相关，并涉及施加于包含该选定存储器单元的特定行的特定字线的第一栅极电压以及响应vg1在包含该选定存储器单元的特定列的特定位线上感测的第一输出电流，以及其中，vg2及io2与第二单端电流感测过程相关，并涉及施加于该特定字线的第二栅极电压以及响应vg2在该特定位线上感测的第二输出电流。在基于gm的感测中，在两个单端电流感测过程期间，该选定存储器单元的fet的漏极电压(vd)将被保持于相同的电平(例如，通过包含该选定存储器单元的特定列的特定位线)。
[0041]
一般来说，对于基于gm的感测，控制器190将使该两个分立的单端电流感测过程(也就是，该第一单端电流感测过程及该第二单端电流感测过程)一个接一个地执行。对于该第一单端电流感测过程，控制器190可使行控制块191向包含选定存储器单元101的特定行的特定字线112(从而向选定存储器单元101的fet的栅极)施加该第一栅极电压(vg1)，可使选定存储器单元101的fet的漏极电压保持于某设定电平(vd)(例如，通过包含该选定存储器单元的特定列的特定位线11)，并可使读取电路193检测响应该第一栅极电压(vg1)的第一输出电流(io1)。对于该第二单端电流感测过程，控制器190可针对不同的栅极电压重复这些相同的过程。也就是说，控制器190可使行控制块191向特定字线112(从而向该选定存储器单元的fet的栅极)施加该第二栅极电压(vg2)，可使选定存储器单元101的fet的漏极电压再次保持于vd(例如，通过特定位线111)，并可使读取电路193检测响应该第二栅极电压(vg2)的第二输出电流(io2)。读取电路193还可经配置以撷取并储存数字值，尤其数模转换器(dac)代码(code)，其与近似io1及io2的参考电流对应。这些数字值可随后由在该读取电路内部或外部的处理元件195使用，以利用上述gm式子计算该选定存储器单元的gm值(其为i-vg斜率值)，执行该gm值与参考gm值(通常在gmpw内的中点)的比较，并在给定该比
较的结果的情况下输出代表选定存储器单元101的数据储存状态的位。例如，当该gm值小于或等于该参考gm值时，该位可具有第一逻辑值(例如，逻辑值“1”)，且当该gm值大于该参考gm值时，该位可具有第二逻辑值(例如，逻辑值“0”)。
[0042]
可用于读取电路193的数据储存状态检测的另一种示例i-v斜率特性为电导(g)(在本文中也称为io-vd斜率特性)。出于本揭示的目的，电导(g)是指两个不同输出电流(io1与io2)(在本文中也称为读取电流(iread)或漏极电流(id))之间的差与两个不同输入电压(vi1与vi2)之间的差的比率，尤其，与两个不同漏极电压(vd1与vd2)之间的差的比率，其中，vd1及vd2是分别在该两个分立的单端电流感测过程期间保持于该选定存储器单元的fet的漏极的不同漏极电压电平，以及其中，io1及io2分别响应vd1及vd2在包含该选定存储器单元的特定列的特定位线上可检测。也就是说，
[0043][0044]
g＝(io
2-io1)/(vd
2-vd1),(5)
[0045]
其中，vd1及io1与第一单端电流感测过程相关，并涉及第一漏极电压以及响应vd1在包含该选定存储器单元的特定列的特定位线上感测的第一输出电流，以及其中，vd2及io2与第二单端电流感测过程相关，并涉及第二漏极电压以及响应vg2在该特定位线上感测的第二输出电流。在基于g的感测中，在该第一单端电流感测过程及该第二单端电流感测过程期间，将相同的栅极电压(vg)施加于包含该选定存储器单元的特定行的特定字线，从而施加于该选定存储器单元的fet的栅极。
[0046]
一般来说，对于基于g的感测，控制器190将使该两个分立的单端电流感测过程(也就是，该第一单端电流感测过程及该第二单端电流感测过程)一个接一个地执行。对于该第一单端电流感测过程，控制器190可使行控制块191向包含选定存储器单元101的特定行的特定字线112(从而向选定存储器单元101的fet的栅极)施加栅极电压(vg)，可使第一漏极电压(vd1)保持于该fet的漏极上(通过包含选定存储器单元101的特定列的特定位线111)，并可使读取电路193检测响应该第一漏极电压(vd1)的第一输出电流(io1)。对于该第二单端电流感测过程，控制器190可针对不同的漏极电压重复这些相同的过程。也就是说，控制器190可使行控制块191向特定字线112(从而向该选定存储器单元的fet的栅极)施加相同的栅极电压(vg)，可使第二漏极电压(vd2)保持于该单元fet的漏极上(例如，通过特定位线111)，并可使读取电路193检测响应该第二漏极电压(vd2)的第二输出电流(io2)。同样，读取电路193可经配置以撷取并储存数字值，尤其数模转换器(dac)代码，其与近似io1及io2的参考电流对应。这些数字值可随后由在该读取电路内部或外部的处理元件195使用，以利用上述g式子计算选定存储器单元101的g值(其为i-vd斜率值)，执行该g值与参考g值(通常在gpw内的中点)的比较，并在给定该比较的结果的情况下输出代表该选定存储器单元的数据储存状态的位。例如，当该g值小于或等于该参考g值时，该位可具有第一逻辑值(例如，逻辑值“1”)，且当该g值大于该参考g值时，该位可具有第二逻辑值(例如，逻辑值“0”)。
[0047]
更具体地说，读取电路193可包括例如列解码器120、数模转换器(dac)130、电流感测放大器(csa)140、一对寄存器(包括与第一输入电压(vi1)相关的第一寄存器150以及与第二输入电压(vi2)相关的第二寄存器160)，电流-电压(i-v)斜率计算器170，以及位生成器180。
[0048]
列解码器120可包括例如列地址解码逻辑及多路复用器(multiplexor；mux)。列解
码器120可具有多个输入，且各输入可与多列的位线111的其中相应一条连接。列解码器120还可具有与数据线(data line；dl)连接的单个输出。列解码器120可经配置以在针对在该阵列中并位于特定列及特定行的选定存储器单元101的读取操作期间将该特定列的特定位线与该dl选择性连接。此类列解码器120在本领域中是熟知的，因此，自该说明书省略其细节，以允许读者关注所揭示实施例的显著态样。
[0049]
dac 130可与参考线(reference line；rl)连接，并可经配置以响应来自控制器190的一系列dac代码199
0-15
(dac《0:3》)而在该rl上生成一系列越来越大的参考电流。图6是显示可被包含于读取电路193中的示例dac 130的电路图。dac 130可包括与该rl并联连接的多个n型场效应晶体管(nfet)601-604。nfet 601-604可为不同大小的nfet，用于在处于导通(on)状态时在该rl上生成不同大小的电流。例如，可选地，nfet 602可为nfet 601的两倍大，nfet 603可为nfet 602的两倍大，以及nfet 604可为nfet 603的两倍大。dac 130可自控制器190接收该系列不同的dac代码199
0-15
。各dac代码中的位数可相同，并可对应于该dac中的nfet的数目。该dac代码中的各位(bit)位置可与该nfet的其中相应一个相关，并可被应用于该nfet的栅极，从而开启或关闭该nfet。本领域的技术人员将意识到，通过根据不同的dac代码以不同的组合开启及/或关闭该些nfet，可在该rl上生成不同的参考电流。因此，由控制器190提供给dac 130的该系列dac代码199
0-15
可按特定的顺序，以使dac 130在该rl上输出一系列越来越大的参考电流。可选地，dac 130可经配置以使该参考电流以均匀增量的增加。
[0050]
出于说明目的，图6的dac 130中显示四个nfet 601-604。此配置将允许16种不同的dac代码199
0-15
用于16种不同的开(on)及/或关(off)nfet的组合，从而生成16种不同的参考电流(iref)131
0-15
。不过，应当理解，dac 130可包括某个不同数目的nfet，以允许某个不同数目的开及/或关nfet的组合，从而生成某个不同数目的参考电流(iref)。而且，作为替代，也可采用其它某种dac配置。
[0051]
csa 140可具有数据输入节点，其通过数据线(dl)与列解码器120连接，从而与特定位线111连接。csa 140还可具有参考输入节点，其通过参考线(rl)与dac 130连接。csa 140还可具有与第一寄存器150及第二寄存器160两者连接的输出节点。
[0052]
如上所述，无论该感测过程是基于gm还是基于g，位于阵列110中的特定列及特定行的选定存储器单元101的每个读取操作都需要分别采用两个不同输入电压的两个分立的单端电流感测过程。另外，基于gm的感测与基于g的感测仅在该两个分立的单端电流感测过程期间改变哪个输入电压方面存在差异。对于基于gm的感测，在该两个分立的单端电流感测过程期间改变的输入电压是栅极电压。在此情况下，对于该两个单端电流感测过程，漏极电压将是相同的。对于基于g的感测，在该两个分立的单端电流感测过程期间改变的输入电压是漏极电压。在此情况下，对于该两个单端电流感测过程，栅极电压将是相同的。
[0053]
csa 140可经配置以在该第一单端电流感测过程期间，在该数据输入节点感测响应该第一输入电压在该特定列的特定位线111(其通过列解码器120及dl与该数据输入节点连接)上的第一输出电流(io1)121，以在该参考输入节点感测在该rl上由dac 130生成的一系列越来越大的参考电流(iref)131
0-x
，且在该系列越来越大的参考电流(iref)131
0-x
的其中一个参考电流变为大于该选定存储器单元的该第一输出电流(io1)时，在该输出节点的数字输出信号141自第一电压电平(例如，低电压电平)切换至第二电压电平(例如，高电压
电平)。
[0054]
类似地，csa 140可经配置以在该第二单端电流感测过程期间，在该数据输入节点感测响应该第二输入电压在特定位线111(同样通过列解码器120及dl与该数据输入节点连接)上的第二输出电流(io2)121，以在该参考输入节点感测在该rl上由dac 130生成的该系列越来越大的参考电流(iref)131
0-x
，且在该系列越来越大的参考电流(iref)131
0-x
的其中一个参考电流变为大于该选定存储器单元的该第二输出电流(io2)时，在该输出节点的数字输出信号141自第一电压电平(例如，低电压电平)切换至第二电压电平(例如，高电压电平)。
[0055]
在这些单端电流感测过程中，首先触发数字输出信号141自该第一电压电平切换至该第二电压电平的特定参考电流将在输出电流的一个dac增量内。因此，知晓该特定参考电流约等于实际输出电流(也就是，在该第一单端电流感测过程中的io1或在该第二单端电流感测过程中的io2)，且用以生成该特定参考电流的特定dac代码(例如，dac代码199
0-15
的其中之一)可由合适的寄存器撷取。也就是说，对于该第一单端电流感测过程，当csa 140的数字输出信号141自该第一电压电平切换至该第二电压电平(也就是，从低到高)时，对应于尤其近似io1的第一dac代码(dac
i1
)可被撷取并储存于与该第一输入电压(例如，基于gm的感测的vg1或基于g的感测的vd1)相关的第一寄存器150中。对于该第二单端电流感测过程，当csa 140的数字输出信号141自该第一电压电平切换至该第二电压电平(也就是，从低到高)时，对应于尤其近似io2的第二dac代码(dac
i2
)可被撷取并储存于与该第二输入电压(例如，基于gm的感测的vg2或基于g的感测的vd2)相关的第二寄存器160中。
[0056]
图7是显示可被包含于读取电路193中并可如上所述作用的示例csa 140的电路图。具体地说，csa 140可包括与电压比较器750耦接的电流镜电路790。
[0057]
电流镜(current mirror)790可包括数据部分(data section)710及参考部分(reference section)720。数据部分710可包括例如在正供应电压轨与下拉(pull-down)节点730之间串联电性连接的两个第一p型场效应晶体管(pfet)711、713以及第一n型场效应晶体管(nfet)715。数据部分710还可包括位于两个第一pfet 711、713之间的接合(junction)处的数据输入节点712。如上所述，数据输入节点712可与数据线(dl)连接，从而通过列解码器120连接至包含选定存储器单元的特定列的特定位线111。数据部分710还可包括位于第一pfet 713与第一nfet 715之间的接合处的数据电压节点714。参考部分720可包括在该供应电压与同一下拉节点730之间串联电性连接的两个第二pfet 721、723及一个第二nfet 725。参考部分720还可包括位于两个第二pfet 721、723之间的接合处的参考输入节点722。如上所述，参考输入节点722可与参考线(rl)电性连接，从而与dac 130电性连接。参考部分720还可包括位于第二pfet 723与第二nfet 725之间的接合处的参考电压节点724。此外，下拉节点730可通过页脚(footer)装置731(例如，额外nfet)电性连接至地。页脚装置731的栅极可由读取控制信号控制。第一nfet 715及第二nfet 725的栅极可由偏置电压信号(vbias)控制。最后，位于数据部分710内部的第一pfet 711、713的栅极以及位于参考部分720内部的第二pfet 721、723的栅极可与数据电压节点714连接。
[0058]
在使用该第一输入电压(例如，基于gm的感测的vg1或基于g的感测的vd1)的该第一单端电流感测过程期间，该读取控制信号及电压偏置信号可变高，从而开启页脚装置731以及第一和第二nfet 715和725。因此，在数据输入节点712感测到第一输出电流(io1)121，从
而在数据电压节点714上产生第一数据输出电压(vdo1)。本领域的技术人员将意识到，当io较低时，vdo将较高，反之亦然。而且，在vt可编程fet的情况下，当vt为高时(例如，当该vt可编程fet被视为已编程，从而储存具有第一逻辑值尤其逻辑值“1”的数据时)，io将较低，而当vt为低时(例如，当该vt可编程fet被视为未编程，从而储存具有第二逻辑值尤其逻辑值“0”的数据时)，io将较高。同时，在参考输入节点722感测到来自dac 130的该系列越来越大的参考电流131
0-z
，从而在参考电压节点724上产生一系列越来越小的参考输出电压(vro
0-15
)。电压比较器750可与数据电压节点714及参考电压节点724两者耦接，并可输出数字输出信号141(d_out)，其标示在这两个节点714和724上的电压差。具体地说，电压比较器750可包括在正供应电压轨与下拉节点730之间串联连接的pfet 751及nfet 752，以及也在该正供应电压轨与下拉节点730之间串联连接的额外pfet 754及额外nfet 755。pfet 751的栅极可与数据电压节点714连接，且pfet 754的栅极可与参考电压节点724连接。在pfet 751与nfet 752之间的接合处的中间电压节点753可与nfet 752及额外nfet 755的栅极连接。可自位于pfet 754与nfet 755之间的接合处的数字输出节点756输出数字输出信号(d_out)141。当在参考电压节点724的参考输出电压(vro)高于在数据电压节点714的第一数据输出电压(vdo1)时，从csa 140至第一及第二寄存器150及160的数字输出信号141将处于低电压电平(也就是，逻辑值“0”)。具体地说，pfet 751将首先开启，从而上拉在中间电压节点753上的电压电平，并使nfet 755下拉在数字输出节点756上的电压电平。然而，当在参考电压节点724的参考输出电压(vro)低于在数据电压节点714的第一数据输出电压(vdo1)时，从csa 140至第一及第二寄存器150及160的数字输出信号141将切换到高电压电平(也就是，切换到逻辑值“1”)。也就是说，pfet 754将首先开启，上拉在数字输出节点756上的电压电平。csa 140的数字输出信号141向高电压电平的切换标示当前在rl上的特定参考电流刚好大于在数据输入节点712上的io1。对于此第一单端电流感测过程，当csa 140的数字输出信号141从第一电压电平切换至第二电压电平时(例如，从低到高)，对应于尤其近似在数据输入节点712的io1的第一dac代码(dac
i1
)可被撷取并储存于第一寄存器150中(其与该第一输入电压相关)。
[0059]
对于针对同一选定存储器单元但使用不同输入电压的该第二单端电流感测过程可重复上述过程。具体地说，在与该第二输入电压(例如，基于gm感测的vg2或基于g感测的vd2)相关的该第二单端电流感测过程期间，将该读取控制信号及电压偏置信号切换至高电压电平，从而开启页脚装置731与第一及第二nfet 715及725。因此，在数据输入节点712感测到第二输出电流(io2)121，从而在数据电压节点714上产生第二数据输出电压(vdo2)。同时，在参考输入节点722感测到同一系列越来越大的参考电流131
0-z
，从而在参考电压节点724上产生同一系列越来越小的参考输出电压(vro
0-15
)。当在参考电压节点724的参考输出电压(vro)高于在数据电压节点714的第二数据输出电压(vdo2)时，从csa 140至第一及第二寄存器150及160的数字输出信号141将处于低电压电平(也就是，逻辑值“0”)。然而，当在参考电压节点724的参考输出电压(vro)低于在数据电压节点714的第二数据输出电压(vdo2)时，从csa 140至第一及第二寄存器150及160的数字输出信号141将同样切换至高电压电平(也就是，切换到逻辑值“1”)。csa 140的数字输出信号141向高电压电平的切换标示当前在rl上的特定参考电流刚好大于在数据输入节点712上的io2。对于此第二单端电流感测过程，当csa 140的数字输出信号141从第一电压电平切换至第二电压电平时(例如，从低
到高)，对应于尤其近似在数据输入节点712的io2的第二dac代码(dac
i2
)可被撷取并储存于第二寄存器160中(其与该第二输入电压相关)。
[0060]
图8及图9是分别显示可被包含于读取电路193中并分别与该第一及第二输入电压相关的示例第一及第二寄存器150及160的电路图。第一及第二寄存器150及160可基本相同，但由不同的时钟信号(clk1及clk2)控制，以使第一寄存器150自与该第一输入电压相关的该第一单端电流感测过程撷取该第一dac代码(dac
i1
)，且使第二寄存器160自与该第二输入电压相关的该第二单端电流感测过程撷取该第二dac代码(dac
i2
)。应当注意，可(例如，通过时钟信号发生器)生成该时钟信号(clk1及clk2)，以使clk1仅在该第一单端电流感测过程期间为高，使clk2仅在该第二单端电流感测期间为高，且使clk1及clk2从不同时为高。
[0061]
具体地说，第一寄存器150及第二寄存器160都可接收csa 140的数字输出信号141以及同一系列的dac代码199
0-15
。第一寄存器150及第二寄存器160可分别包括多个部分800
0-3
、900
0-3
，各该部分基本相同。各部分800
0-3
、900
0-3
可经配置以处理需要撷取的dac代码的一位(bit)位置。具体地说，各部分800
0-3
、900
0-3
可包括and门(gate)801、901。and门801、901的输入可为时钟信号(也就是，在第一寄存器150中的各部分800
0-3
的and门801的情况下为clk1，且在第二寄存器160中的各部分900
0-3
的and门901的情况下为clk2)以及csa 140的数字输出信号141。各and门801、901可经配置以依据传统的and门真值表操作。也就是说，各and门的输出将为低，直至所接收的时钟信号(也就是，and门801的clk1或and门901的clk2)为高且csa 140的数字输出信号141也为高。各寄存器的各部分800
0-3
、900
0-3
还可包括一对交叉耦接的nand门802-803、902-903。第一nand门802、902的输入可为and门801、901及第二nand门803、903的输出。第二nand门803、903的输入可为要储存的下一dac代码(例如，dac《0》、dac《1》等)的相应位以及第一nand门802、902的输出。各nand门可经配置以依据传统的nand门真值表操作。也就是说，各nand门的输出将为高，直至两个输入都为高，然后它将切换至低。
[0062]
因此，在第一寄存器150内，仅当clk1(与采用该第一输入电压的该第一单端感测过程相关)从低切换至高且csa 140的数字输出信号141也从该第一电压电平切换至该第二电压电平时(例如，从低电压电平切换至高电压电平)，对应于尤其近似i
o1
的第一dac代码(dac
i1
)可被撷取并储存于第一寄存器150中。类似地，在第二寄存器160内，仅当clk2(与采用该第二输入电压的该第二单端感测过程相关)从低切换至高且csa 140的数字输出信号141也从该第一电压电平切换至该第二电压电平时(例如，从该低电压电平切换至该高电压电平)，对应于尤其近似i
o2
的第二dac代码(dac
i2
)可被撷取并储存于第二寄存器160中。
[0063]
如上所述，在完成针对同一选定存储器单元但使用不同输入电压的该两个单端电流感测过程之后，位于读取电路193内部的(如图所示)或者作为替代，位于读取电路193外部(例如，位于控制器190中)或者甚至位于存储器结构100外部的处理元件195(例如，i-v斜率计算器170及位生成器180)可接着利用储存于该寄存器中的结果计算该选定存储器单元的电流-电压(i-v)斜率特性(例如，该选定存储器单元的互导(gm)或电导(g)，取决于所使用的输入电压的类型)，可执行该i-v斜率特性与参考i-v斜率特性的比较，并可基于该比较生成并输出标示该选定存储器单元的数据储存状态的位。
[0064]
例如，请再次参照图1，i-v斜率计算器170可与第一寄存器150及第二寄存器160两者连接。i-v斜率计算器170可经配置以自第一寄存器150接收第一dac代码151(dac
i1
)，自第
二寄存器160接收第二dac代码161(dac
i2
)，以及基于dac
i1
及dac
i2
并进一步基于与该第一输入电压及该第二输入电压对应的先前储存的数字值(例如，dac
v1
及dac
v2
)计算并输出该选定存储器单元的i-v斜率值171。具体地说，i-v斜率计算器170可经配置以利用下式计算该选定存储器单元的数字i-v斜率值：
[0065]
数字i-v斜率＝(dac
i2-dac
i1
)/(dac
v2-dac
v1
)(6)
[0066]
也就是说，可将数字i-v斜率值171计算为在dac
i2
(其近似使用该第二输入电压执行的该第二单端电流感测过程所导致的该第二输出电流(i
o2
))与dac
i1
(其近似使用该第一输入电压执行的该第一单端电流感测过程所导致的该第一输出电流(io1))之间的差与在采用数字格式的该两个输入电压之间的差的比率。对于基于gm的感测，dac
v1
及dac
v2
对应于在该两个分立的单端电流感测过程期间所使用的两个不同的栅极电压，其中，漏极电压是相同的。对于基于g的感测，dac
v1
及dac
v2
对应于在该两个分立的单端电流感测过程期间所使用的两个不同的漏极电压，其中，栅极电压是相同的。
[0067]
位生成器180可与i-v斜率计算器170连接。位生成器180可经配置以自i-v斜率计算器170接收该选定存储器单元的数字i-v值171(例如，在基于gm的感测的情况下的数字gm值，或者在基于g感测的情况下的数字g值)，并执行数字i-v斜率值171与也采用数字格式的参考i-v斜率值172(例如，参考gm值或参考g值，若适用)的比较。位生成器180还可经配置以依据该比较的结果输出具有逻辑值的位181。例如，位生成器180可经配置以输出位181，该位181在i-v斜率值171小于或等于参考i-v斜率值172时具有第一逻辑值(例如，逻辑值“1”)，标示该选定存储器单元已编程(例如，在vt可编程fet的情况下具有高vt，从而储存数据值“1”)，并在i-v斜率值171大于参考i-v斜率值172时具有第二逻辑值(例如，逻辑值“0”)，标示该选定存储器单元未编程(例如，在vt可编程fet的情况下具有低vt，从而储存数据值“0”)。
[0068]
应当注意，可将参考i-v斜率值172大致设置在该i-v斜率编程窗口(pw)的中间(也就是，在已编程存储器单元的预期i-v斜率值与未编程存储器单元的预期i-v斜率值之间)。例如，对于基于gm的感测，参考i-v斜率值172可为大致设置在gm编程窗口(pw)的中间的参考gm值(也就是，在已编程存储器单元的预期gm值与未编程存储器单元的预期gm值之间)。类似地，对于基于g的感测，参考i-v斜率值172可为大致设置在g编程窗口(pw)的中间的参考g值(也就是，在已编程存储器单元的预期g值与未编程存储器单元的预期g值之间)。
[0069]
请参照图10的流程图，在本文中还揭示与上述存储器结构相关的方法实施例。
[0070]
该方法可包括提供存储器结构，例如图1中显示的存储器结构100(参见过程步骤1002)。如上面更详细说明并在附图中显示，存储器结构100可包括由存储器单元101构成的阵列110。存储器单元101可为例如vt可编程fet型存储器单元，如图2a中所示。该vt可编程fet型存储器单元可为电荷捕获fet型存储器单元(参见图3a-图3b)、铁电fet型存储器单元(参见图4a-图4b)、浮栅型存储器单元(参见图4a-图4b)或任意其它合适的vt可编程fet型存储器单元。或者，存储器单元101可为dram型存储器单元，如图2b中所示，或通常经历单端感测的任意其它合适类型的存储器单元。在任何情况下，存储器单元101可以列及行布置。存储器结构100还可包括：针对该些列的位线111，一列中的所有存储器单元101与该列的位线连接；以及针对该些行的字线112，一行中的所有存储器单元与该行的字线连接。存储器结构100还可包括读取电路193，其与阵列110连接，尤其与位线111连接。
[0071]
一般来说，该方法还可包括执行读取操作，以检测位于阵列110内的特定列及特定行的选定存储器单元101的数据储存状态，并输出标示该数据储存状态的位181(参见过程步骤1004)。在过程步骤1004，数据储存状态检测具体基于电流(i)-电压(v)斜率特性。例如，该方法可包括：分别在两个不同的输入电压执行两个分立的单端电流感测过程，并由读取电路193基于在该两个分立的单端电流感测过程期间感测的两个不同的输出电流确定选定存储器单元101的i-v斜率特性。在一些实施例中，该i-v斜率特性可为互导(gm)，且在该分立的单端电流感测过程期间所使用的该不同输入电压可为不同栅极电压。在其它实施例中，该i-v斜率特性可为电导(g)，且在该分立的单端电流感测过程期间所使用的该不同输入电压可为不同漏极电压。该方法还可包括由读取电路193执行i-v斜率特性171与参考i-v斜率特性172的比较(例如，在基于gm的感测的情况下，比较gm值与参考gm值，或者在基于g的感测的情况下，比较g值与参考g值)，以检测该选定存储器单元的数据储存状态；以及由读取电路193基于该比较的结果输出代表选定存储器单元101的数据储存状态的位181。
[0072]
更具体地说，请参照图1及图6-图9，为在过程步骤1004检测位于阵列110的特定列及特定行中的选定存储器单元101的数据储存状态，该方法可包括(例如，响应来自控制器190的列地址通过读取电路193的列解码器120)将该特定列的特定位线1择性连接至dl，从而连接至电流感测放大器140的数据输入节点712。
[0073]
该方法还可包括执行针对同一选定存储器单元的两个分立的单端电流感测过程(参见在过程步骤1010的第一单端电流感测过程以及在过程步骤1012的第二单端电流感测过程)。在这两个分立的单端电流感测过程期间，改变输入电压。也就是说，第一输入电压(vi1)用于该第一单端电流感测过程，且与该第一输入电压不同的第二输入电压(vi2)用于该第二单端电流感测过程。在该单端电流感测过程期间改变的该特定输入电压依赖于正在执行的感测的类型。
[0074]
例如，对于基于gm的感测，该第一单端电流感测过程可包括将第一栅极电压(vg1)施加于包含选定存储器单元101的特定行的特定字线112(从而施加于该选定存储器单元的fet的栅极)，并将该选定存储器单元的fet的漏极电压保持于某vd(例如，通过包含该选定存储器单元的特定列的特定位线)。该第二单端电流感测过程可包括将第二栅极电压(vg2)施加于包含选定存储器单元101的特定行的特定字线112(从而施加于该选定存储器单元的fet的栅极)，并同样将该选定存储器单元的fet的漏极电压保持于某vd。
[0075]
对于基于g的感测，过程步骤1010可包括将栅极电压(vg)施加于包含选定存储器单元101的特定行的特定字线112(从而施加于该单元fet的栅极)，并在该单元fet的漏极上保持第一漏极电压(vd1)(通过包含选定存储器单元101的特定列的特定位线111)。过程步骤1012可包括将相同的栅极电压(vg)施加于包含选定存储器单元101的特定行的特定字线112(从而施加于该单元fet的栅极)，并在该单元fet的漏极上保持第二漏极电压(vd2)(通过特定位线111)。
[0076]
在任何情况下，该第一单端电流感测过程还可包括使该读取控制信号及电压偏置信号变高，以开启页脚装置731与第一及第二nfet 715及725。该第一单端电流感测过程还可包括通过电流感测放大器140感测在数据输入节点712的第一输出电流(io1)121，从而导致在数据电压节点714上的第一数据输出电压(vdo1)。如上所述，当io较低时，vdo将较高，反之亦然。而且，在vt可编程fet的情况下，当vt为高时，io将较低(例如，当该vt可编程fet
被视为已编程，从而储存具有第一逻辑值尤其逻辑值“1”的数据时)，而当vt为低时，io将较高(例如，当该vt可编程fet被视为未编程，从而储存具有第二逻辑值尤其逻辑值“0”的数据时)。该第一单端电流感测过程还可包括通过电流感测放大器140同时感测在参考输入节点722的来自dac 130的一系列越来越大的参考电流131
0-z
，从而导致在参考电压节点724上的一系列越来越小的参考输出电压(vro
0-15
)。该第一单端电流感测过程还可包括通过电流感测放大器(csa)140(特别是通过其中的电压比较器750)将在数据电压节点714上的该第一数据输出电压(vdo1)与在参考电压节点724上的该参考输出电压(vro
0-15
)比较，并由电压比较器750输出数字输出信号141(d_out)，其标示在这两个节点714与724上的电压差。具体地说，当在参考电压节点724的参考输出电压(vro)高于在数据电压节点714的该第一数据输出电压(vdo1)时，数字输出信号141将处于低电压电平(也就是，在逻辑值“0”)。然而，当在参考电压节点724的参考输出电压(vro)低于在数据电压节点714的该第一数据输出电压(vdo1)时，数字输出信号141将切换至高电压电平(也就是，至逻辑值“1”)。数字输出信号141向高电压电平的切换标示当前在rl上的特定参考电流刚好大于在数据输入节点712的io1。对于此第一单端电流感测过程，当csa 140的数字输出信号141从第一电压电平切换至第二电压电平时(例如，从低电压电平到高电压电平)，对应于尤其近似在数据输入节点712的io1的第一dac代码(dac
i1
)可被撷取并储存于与该第一输入电压(vi1)(例如，基于gm的感测的vg1或基于g的感测的vd1)相关的第一寄存器150中。
[0077]
类似地，该第二单端电流感测过程还可包括使该读取控制信号及电压偏置信号变高，以开启页脚装置731与第一及第二nfet 715及725。该第二单端电流感测过程还可包括通过电流感测放大器140感测在数据输入节点712的第二输出电流(io2)121，从而导致在数据电压节点714上的第二数据输出电压(vdo2)。该第二单端电流感测过程还可包括通过电流感测放大器140同时感测在参考输入节点722的来自dac 130的同一系列越来越大的参考电流131
0-z
，从而导致在参考电压节点724上的一系列越来越小的参考输出电压(vro
0-15
)。该第二单端电流感测过程还可包括通过电流感测放大器(csa)140(特别是通过其中的电压比较器750)将在数据电压节点714上的该第二数据输出电压(vdo2)与在参考电压节点724上的该参考输出电压(vro
0-15
)比较，并由电压比较器750输出数字输出信号141(d_out)，其标示在这两个节点714与724上的电压差。具体地说，当在参考电压节点724的参考输出电压(vro)高于在数据电压节点714的该第二数据输出电压(vdo2)时，数字输出信号141将处于低电压电平(也就是，在逻辑值“0”)。然而，当在参考电压节点724的参考输出电压(vro)低于在数据电压节点714的该第二数据输出电压(vdo1)时，数字输出信号141将切换至高电压电平(也就是，至逻辑值“1”)。数字输出信号141向高电压电平的切换标示当前在rl上的特定参考电流刚好大于在数据输入节点712的io2。对于此第二单端电流感测过程，当csa 140的数字输出信号141从第一电压电平切换至第二电压电平时(例如，从具有逻辑值“0”的低电压电平至具有逻辑值“1”的高电压电平)，对应于尤其近似在数据输入节点712的io2的第二dac代码(dac
i2
)可被撷取并储存于与该第二输入电压(vi2)相关的第二寄存器150中。
[0078]
该方法还可包括通过i-v斜率计算器170接收第一寄存器150的第一dac代码151(dac
i1
)以及第二寄存器160的第二dac代码161(dac
i2
)。该方法还可包括通过i-v斜率计算器170基于第一dac代码151(dac
i1
)及第二dac代码161(dac
i2
)并进一步基于与该第一输入电压(dac
v1
)及该第二输入电压(dac
v2
)相关的数字值计算该选定存储器单元的数字i-v斜
率值171(参见过程步骤1014及上式(6))。应当理解，对于基于gm的感测，dac
v1
及dac
v2
对应于在过程步骤1010和1012使用的两个不同栅极电压(vg1及vg2)，且在过程步骤1014计算的数字i-v斜率值171将为数字互导(gm)值；然而，对于基于g的感测，dac
v1
及dac
v2
对应于在过程步骤1010及1012使用的两个不同漏极电压(vd1及vd2)，且在过程步骤1014计算的数字i-v斜率值171将为数字电导(g)值。
[0079]
该方法还可包括通过位生成器180自i-v斜率计算器170接收该选定存储器单元的数字i-v斜率值171，并通过位生成器180执行数字i-v斜率值171与参考i-v斜率值172的比较(参见过程步骤1016)。应当理解，对于基于gm的感测，在过程步骤1016执行的该比较是数字gm值与数字参考gm值的比较；然而，对于基于g的感测，在过程步骤1016执行的该比较是数字g值与数字参考g值的比较。
[0080]
该方法还可包括通过位生成器180生成并输出位181，该位具有依赖于该比较的结果的逻辑值(参见过程步骤1018)。例如，位181可在数字i-v斜率值171小于或等于参考i-v斜率值172时具有第一逻辑值(例如，逻辑值“1”)，标示该选定存储器单元已编程(例如，在vt可编程fet的情况下具有高vt，从而存储数据值“1”)，且在数字i-v斜率值171大于参考i-v斜率值172时具有第二逻辑值(例如，逻辑值“0”)，标示该选定存储器单元未编程(例如，在vt可编程fet的情况下具有低vt，从而存储数据值“0”)。应当注意，可将参考i-v斜率值172大致设置在编程窗口(pw)的中间(也就是，在已编程存储器单元的预期i-v斜率值与未编程存储器单元的预期i-v斜率值之间)。
[0081]
在任何情况下，通过将存储器单元的i-v斜率特性(其通过分别使用两个不同的输入电压的两个连续的单端电流感测过程获得)与参考i-v斜率特性比较来检测该存储器单元的该数据储存状态，而不是比较单个输出电流特性(其通过单个单端电流感测过程获得)与参考输出电流特性，上述存储器结构100及方法实施例可显著减小随着时间推移及操作温度增加的存储器单元编程窗口(pw)的保持损失。
[0082]
应当理解，本文中所使用的术语是出于说明所揭示的结构及方法的目的，并非意图限制。例如，除非上下文中另外明确指出，否则这里所使用的单数形式“一”、“一个”以及“该”也意图包括复数形式。另外，本文中所使用的术语“包括”、“包含”和/或“含有”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其组。而且，本文中所使用的术语例如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“在下”、“在上”、“上面”、“平行”、“直立”等意图说明当它们以附图中取向并显示时的相对位置(除非另外指出)，且术语如“接触”、“直接接触”、“毗邻”、“直接相邻”、“紧邻”等意图表示至少一个元件物理接触另一个元件(没有其它元件隔开所述元件)。本文中所使用的术语“横向”说明当元件以附图中取向并显示时该些元件的相对位置，尤其表示一个元件位于另一个元件的侧边而不是另一个元件的上方或下方。例如，一个元件横向邻近另一个元件将在该另一个元件旁边，一个元件横向紧邻另一个元件将直接在该另一个元件旁边，以及一个元件横向围绕另一个元件将邻近并环绕该另一个元件的外侧壁。所附的权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括执行该功能的任意结构、材料或动作结合具体请求保护的其它请求保护的元素。
[0083]
对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或
限于所揭示的实施例。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释所述实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

技术特征：

1.一种存储器结构，其特征在于，包括：存储器单元的阵列；以及读取电路，包括：电流感测放大器，包括：数据输入节点；参考输入节点；以及输出节点；列解码器，连接于该阵列与该数据输入节点间；数模转换器，与该参考输入节点连接；以及多个寄存器，与该输出节点连接，其中，该些寄存器由不同的时钟信号控制。2.如权利要求1所述的存储器结构，其特征在于，还包括针对列的位线，其中，各位线与相应列中的所有存储器单元连接，其中，该列解码器经配置以将该些位线中的一位线与连接该数据输入节点的数据线连接，以单端电流感测与该位线连接的存储器单元，其中，该多个寄存器包括由第一时钟信号控制的第一寄存器以及由不同于该第一时钟信号的第二时钟信号控制的第二寄存器，以及其中，在使用第一输入电压针对该存储器单元的第一单端电流感测过程期间，且进一步在使用不同于该第一输入电压的第二输入电压针对该存储器单元的第二单端电流感测过程期间，该数模转换器、该第一寄存器及该第二寄存器接收一系列数模转换器代码。3.如权利要求2所述的存储器结构，其特征在于，在该第一单端电流感测过程期间，该第二时钟信号保持于第一电压电平，该第一时钟信号从该第一电压电平切换至第二电压电平，该数模转换器响应该系列数模转换器代码向连接该参考输入节点的参考线输出一系列越来越大的参考电流，该电流感测放大器将该系列越来越大的参考电流与该位线上的第一输出电流比较，并响应该系列的第一参考电流高于该第一输出电流而将在该输出节点的输出信号从该第一电压电平切换至该第二电压电平，且当该第一时钟信号及该输出信号两者都处于该第二电压电平时，该第一寄存器撷取并储存与该第一参考电流对应的第一数模转换器代码，以及其中，在该第二单端电流感测过程期间，该存储器单元接收第二输入电压，该第一时钟信号保持于该第一电压电平，该第二时钟信号从该第一电压电平切换至该第二电压电平，该数模转换器响应该系列数模转换器代码向该参考线输出该系列越来越大的参考电流，该电流感测放大器将该系列越来越大的参考电流与该位线上的第二输出电流比较，并响应该系列的第二参考电流高于该第二输出电流而将在该输出节点的该输出信号从该第一电压电平切换至该第二电压电平，且当该第二时钟信号及该输出信号两者都处于该第二电压电平时，该第二寄存器撷取并储存与该第二参考电流对应的第二数模转换器代码。4.如权利要求3所述的存储器结构，其特征在于，该读取电路还包括：电流-电压斜率计算器，与该第一寄存器及该第二寄存器连接，其中，该电流-电压斜率计算器自该第一寄存器接收该第一数模转换器代码，自该第二寄存器接收该第二数模转换器代码，并将电流-电压斜率值计算为在该第二数模转换器代码与该第一数模转换器代码间的差与在对应于该第二输入电压的第二数字值与对应于该第一输入电压的第一数字值间的差的比率；以及位生成器，与该电流-电压斜率计算器连接，其中，该位生成器接收该电流-电压斜率值，执行该电流-电压斜率值与参考电流-电压斜率值的比较，并基于该比较的结果输出位，
其中，该位在该电流-电压斜率值小于或等于该参考电流-电压斜率值时具有第一逻辑值，且在该电流-电压斜率值大于该参考电流-电压斜率值时具有第二逻辑值。5.如权利要求4所述的存储器结构，其特征在于，该第一输入电压与该第二输入电压是不同的栅极电压，其中，该电流-电压斜率值是实际互导值，且其中，该参考电流-电压斜率值是参考互导值。6.如权利要求4所述的存储器结构，其特征在于，该第一输入电压与该第二输入电压是不同的漏极电压，其中，该电流-电压斜率值是实际电导值，且其中，该参考电流-电压斜率值是参考电导值。7.如权利要求1所述的存储器结构，其特征在于，在该阵列中的该存储器单元包括阈值电压可编程场效应晶体管。8.一种存储器结构，其特征在于，包括：存储器单元的阵列；以及读取电路，与该阵列连接并经配置以基于该存储器单元的电流-电压斜率特性来检测该阵列中任意存储器单元的数据储存状态并输出代表该数据储存状态的位。9.如权利要求8所述的存储器结构，其特征在于，该电流-电压斜率特性为互导，包括该存储器单元响应不同栅极电压的不同输出电流间的差与该不同栅极电压间的差的比率。10.如权利要求8所述的存储器结构，其特征在于，该电流-电压斜率特性为该存储器单元的电导，包括该存储器单元响应不同漏极电压的不同输出电流间的差与该不同漏极电压间的差的比率。11.如权利要求8所述的存储器结构，其特征在于，该读取电路包括：电流感测放大器，包括：数据输入节点；参考输入节点；以及输出节点；列解码器，连接于该阵列与该数据输入节点间；数模转换器，与该参考输入节点连接；第一寄存器，与该输出节点连接并由第一时钟信号控制；第二寄存器，与该输出节点连接并由第二时钟信号控制；电流-电压斜率计算器，与该第一寄存器及该第二寄存器连接；以及位生成器，与该电流-电压斜率计算器连接。12.如权利要求11所述的存储器结构，其特征在于，还包括针对列的位线，其中，各位线与相应列中的所有存储器单元连接，其中，该列解码器经配置以将该些位线中的一位线与连接该数据输入节点的数据线连接，以单端电流感测与该位线连接的存储器单元，其中，在使用第一输入电压针对该存储器单元的第一单端电流感测过程期间，且进一步在使用不同于该第一输入电压的第二输入电压针对该存储器单元的第二单端电流感测过程期间，该数模转换器、该第一寄存器及该第二寄存器接收一系列数模转换器代码，其中，在该第一单端电流感测过程期间，该第二时钟信号保持于第一电压电平，该第一时钟信号从该第一电压电平切换至第二电压电平，该数模转换器响应该系列数模转换器代码向连接该参考输入节点的参考线输出一系列越来越大的参考电流，该电流感测放大器将该系列越来越大的参考电流与该位线上的第一输出电流比较，并响应该系列的第一参考电流高于该第一输出电流而将在该输出节点的输出信号从该第一电压电平切换至该第二电
压电平，且当该第一时钟信号及该输出信号两者都处于该第二电压电平时，该第一寄存器撷取并储存与该第一参考电流对应的第一数模转换器代码，以及其中，在该第二单端电流感测过程期间，该存储器单元接收第二输入电压，该第一时钟信号保持于该第一电压电平，该第二时钟信号从该第一电压电平切换至该第二电压电平，该数模转换器响应该系列数模转换器代码向该参考线输出该系列越来越大的参考电流，该电流感测放大器将该系列越来越大的参考电流与该位线上的第二输出电流比较，并响应该系列的第二参考电流高于该第二输出电流而将在该输出节点的该输出信号从该第一电压电平切换至该第二电压电平，且当该第二时钟信号及该输出信号两者都处于该第二电压电平时，该第二寄存器撷取并储存与该第二参考电流对应的第二数模转换器代码。13.如权利要求12所述的存储器结构，其特征在于，该电流-电压斜率计算器自该第一寄存器接收该第一数模转换器代码，自该第二寄存器接收该第二数模转换器代码，并将电流-电压斜率值计算为在该第二数模转换器代码与该第一数模转换器代码间的差与在对应于该第二输入电压的第二数字值与对应于该第一输入电压的第一数字值间的差的比率，以及其中，该位生成器接收该电流-电压斜率值，执行该电流-电压斜率值与参考电流-电压斜率值的比较，并基于该比较的结果输出位，其中，该位在该电流-电压斜率值小于或等于该参考电流-电压斜率值时具有第一逻辑值，且在该电流-电压斜率值大于该参考电流-电压斜率值时具有第二逻辑值。14.如权利要求8所述的存储器结构，其特征在于，在该阵列中的该存储器单元包括阈值电压可编程场效应晶体管。15.一种方法，其特征在于，包括：提供存储器结构，该存储器结构包括：存储器单元的阵列以及与该阵列连接的读取电路；由该读取电路基于该存储器单元的电流-电压斜率特性来检测该阵列中任意存储器单元的数据储存状态；以及由该读取电路输出代表该数据储存状态的位。16.如权利要求15所述的方法，其特征在于，该电流-电压斜率特性为互导，包括该存储器单元响应不同栅极电压的不同输出电流间的差与该不同栅极电压间的差的比率。17.如权利要求15所述的方法，其特征在于，该电流-电压斜率特性为该存储器单元的电导，包括该存储器单元响应不同漏极电压的不同输出电流间的差与该不同漏极电压间的差的比率。18.如权利要求17所述的方法，其特征在于，该阵列的该存储器单元以列及行布置，其中，该存储器结构还包括：针对该些列的位线，一列中的所有存储器单元与该列的位线连接，以及针对该些行的字线，一行中的所有存储器单元与该行的字线连接，以及其中，所述检测位于该阵列中的特定列及特定行的选定存储器单元的该数据储存状态包括：检测响应该特定行的特定字线上的第一输入电压的该特定列的特定位线上的第一输出电流；
检测响应该特定字线上的第二输入电压的该特定位线上的第二输出电流；将该选定存储器单元的互导计算为在该第二输出电流与该第一输出电流间的差与在该第二输入电压与该第一输入电压间的差的比率；以及将该互导与参考互导比较，其中，该位在该互导小于或等于该参考互导时具有第一逻辑值，且在该互导大于该参考互导时具有第二逻辑值。19.如权利要求15所述的方法，其特征在于，该存储器单元包括阈值电压可编程场效应晶体管。20.如权利要求15所述的方法，其特征在于，该存储器单元包括电荷捕获场效应晶体管、浮栅场效应晶体管，以及铁电场效应晶体管的其中任意一种。

技术总结

本发明涉及依电流-电压斜率特性作感测的读取电路的存储器及方法，揭示了包括存储器单元的阵列及读取电路的存储器结构。读取电路包括两个寄存器经配置以撷取并储存两个不同数模转换器(DAC)代码以对应于两个不同参考电流，近似在针对同一选定存储器单元但使用不同输入电压的连续单端电流感测过程期间在位线上生成的两个不同输出电流。可选地，读取电路还可包括：电流-电压(I-V)斜率计算器，使用两个不同DAC代码来计算选定存储器单元的I-V斜率特性；以及位生成器，执行I-V斜率特性与参考I-V斜率特性的比较，并基于比较的结果生成并输出位，该位具有代表选定存储器单元的数据储存状态的逻辑值。本发明还揭示相关的方法。本发明还揭示相关的方法。本发明还揭示相关的方法。