移位寄存器单元及其控制方法、栅极驱动电路、显示装置与流程

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1.本技术涉及显示技术领域，特别是涉及一种移位寄存器单元及其控制方法、栅极驱动电路、以及显示装置。

背景技术：

2.随着薄膜晶体管液晶显示器(tft-lcd)行业的不断发展，低成本、窄边框、轻薄型的产品受到了更多的关注，在此背景下阵列基板栅极驱动技术(gate driver on array，简称为goa)应运而生。goa技术是将栅极驱动电路和薄膜晶体管(tft)阵列一同做在阵列基板上，通过移位寄存单元的级联关系实现像素的逐行开启，从而使显示器显示多彩的画面。
3.在goa电路中的每个移位寄存器单元中，最基本的构成为输入模块、上拉模块和复位模块，电路中输出端的输出电平与上拉节点相关，然而目前与上拉节点直接相关的晶体管在关断状态下通常处于亚阈值状态，导致上拉节点漏电，漏电较大时，输出电压出现明显跳变，显示上将导致横纹不均现象。

技术实现要素：

4.为了解决上述问题至少之一，本技术第一个方面提供一种移位寄存器单元，包括：
5.输入电路，与第一输入端、第二输入端和上拉节点电连接，配置为在第一输入端的输入信号控制下将第二输入端的信号传输至上拉节点；
6.上拉电路，与上拉节点、时钟信号端和输出端电连接，配置为在上拉节点的电位的控制下将时钟信号端的时钟信号输出至输出端；
7.第一复位电路，与上拉节点、第一复位端和第一电源信号端电连接，配置为在第一复位端的信号控制下通过第一电源信号端的电位复位上拉节点；以及
8.第二复位电路，与上拉节点、第二复位端和第一电源信号端电连接，配置为在第二复位端的信号控制下通过第一电源信号端的电位复位上拉节点，
9.其中，第一复位端和第二复位端接入的信号的无效电平小于第一电源信号端的电位。
10.在一些可选的实施例中，移位寄存器单元还包括：
11.第一下拉控制电路，配置为在第二电源信号端的第二电源信号的控制下将第二电源信号传输至第一下拉节点；
12.第一下拉电路，配置为在上拉节点的电位的控制下通过第三电源信号端的第三电源信号下拉第一下拉节点；以及
13.第一降噪电路，与上拉节点、第一电源信号端和第一下拉节点电连接，配置为在第一下拉节点的控制下通过第一电源信号端的电位下拉上拉节点，
14.其中，第三电源信号端接入的信号的无效电平小于第一电源信号端接入的电位。
15.在一些可选的实施例中，移位寄存器单元还包括：
16.第二下拉控制电路，配置为在第四电源信号端的第四电源信号的控制下将第四电
源信号传输至第二下拉节点；
17.第二下拉电路，配置为在上拉节点的电位的控制下通过第三电源信号端的第三电源信号下拉第二下拉节点；以及
18.第二降噪电路，与上拉节点、第一电源信号端和第二下拉节点电连接，配置为在第二下拉节点的控制下通过第一电源信号端的电位下拉上拉节点。
19.在一些可选的实施例中，其中，
20.输入电路包括：第一晶体管，第一晶体管的第一极电连接至第二输入端，第二极电连接至上拉节点，控制极电连接至第一输入端；
21.上拉电路包括：第二晶体管和第一电容，第二晶体管的第一极电连接至时钟信号端，第二极电连接至输出端，控制极电连接至上拉节点，第一电容的第一端电连接至上拉节点，第二端连接至输出端；
22.第一复位电路包括：第三晶体管，第三晶体管的第一极电连接至上拉节点，第二极电连接至第一电源信号端，控制极电连接至第一复位端；以及
23.第二复位电路包括第四晶体管，第四晶体管的第一极电连接至上拉节点，第二极电连接至第一电源信号端，控制极电连接至第二复位端。
24.在一些可选的实施例中，其中，
25.第一上拉控制电路包括：第五晶体管和第六晶体管，第五晶体管的第一极和控制极电连接至第二电源信号端，第二极电连接至第六晶体管的控制极，第六晶体管的第一极电连接至第二电源信号端，第二极电连接至第一下拉节点；
26.第一下拉电路包括：第七晶体管和第八晶体管，第七晶体管的第一极电连接至第五晶体管的第二极，第二极电连接至第三电源信号端，控制极电连接至上拉节点，第八晶体管的第一极电连接至第一下拉节点，第二极电连接至第三电源信号端，控制极电连接至上拉节点；以及
27.第一降噪电路包括：第九晶体管，第九晶体管的第一极电连接至上拉节点，第二极电连接至第一电源信号端，控制极电连接至第一下拉节点。
28.在一些可选的实施例中，其中，
29.第二上拉控制电路包括：第十晶体管和第十一晶体管，第十晶体管的第一极和控制极电连接至第四电源信号端，第二极电连接至第十一晶体管的控制极，第十一晶体管的第一极电连接至第四电源信号端，第二极电连接至第二下拉节点；
30.第二下拉电路包括：第十二晶体管和第十三晶体管，第十二晶体管的第一极电连接至第十晶体管的第二极，第二极电连接至第三电源信号端，控制极电连接至上拉节点，第十三晶体管的第一极电连接至第二下拉节点，第二极电连接至第三电源信号端，控制极电连接至上拉节点；以及
31.第二降噪电路包括：第十四晶体管，第十四晶体管的第一极电连接至上拉节点，第二极电连接至第一电源信号端，控制极电连接至第二下拉节点。
32.在一些可选的实施例中，移位寄存器单元还包括：
33.辅助上拉电路，与时钟信号端、上拉节点和辅助输出端电连接，配置为在上拉节点的控制下将时钟信号输出至辅助输出端；
34.第三降噪电路，与输出端、第一下拉节点、第二下拉节点和第一电源信号端电连
接，配置为在第一下拉节点的控制下通过第一电源信号端的电位下拉输出端、并在第二下拉节点的控制下通过第一电源信号端的电位下拉输出端；以及
35.辅助降噪电路，与辅助输出端、第一下拉节点、第二下拉节点和第三电源信号端电连接，配置为在第一下拉节点的控制下通过第三电源信号端的电位下拉辅助输出端、并在第二下拉节点的控制下通过第三电源信号端的电位下拉辅助输出端。
36.本技术第二方面提供一种栅极驱动电路，包括n个级联的如上文所述的移位寄存器单元，n为大于2的自然数，其中
37.移位寄存器单元包括辅助上拉电路和辅助降噪电路，辅助上拉电路配置为在上拉节点的控制下将时钟信号输出至辅助输出端，辅助降噪电路配置为在第一下拉节点的控制下通过第三电源信号端的电位下拉辅助输出端、并在第二下拉节点的控制下通过第三电源信号端的电位下拉辅助输出端，
38.第n级移位寄存器单元的第一输入端与第n-1级移位寄存器单元的辅助输出端电连接，第m级移位寄存器单元的第一复位端与第m+1级移位寄存器单元的辅助输出端电连接，n大于1且小于等于n，m大于等于1且小于n；
39.第1级移位寄存器单元的第一输入端与栅极驱动电路的起始信号端电连接，第n级移位寄存器单元的第一复位端与栅极驱动电路的截止信号端电连接。
40.本技术第三方面提供一种显示装置，包括如上文所述的栅极驱动电路。
41.本技术第四方面提供一种使用如上文所述的移位寄存器单元的控制方法，包括：
42.在第一阶段，向第一输入端和第二输入端提供高电平信号，输入电路将第二输入端接入的信号传输至上拉节点以拉高上拉节点的电位；
43.在第二阶段，上拉电路在上拉节点的电位的控制下将时钟信号传输至输出端；
44.在第三阶段，第一复位电路在第一复位端的信号控制下，通过第一电源信号端的电位对上拉节点和输出端进行复位。
45.本技术的有益效果如下：
46.本技术针对目前现有的问题，制定一种移位寄存器单元及其控制方法、栅极驱动电路、以及显示装置，通过设置第一复位电路和第二复位电路，且二者均连接至第一电源信号端，并且第一复位端和第二复位端接入的信号的无效电平小于第一电源信号端的电位，从而使得第一复位电路和第二复位电路无效的阶段，第一复位电路和第二复位电路不会产生漏电，避免输出端电压下降时间变长，输出电压存在电压跳变，提高了显示画面的亮度一致性，具有广阔的应用前景。
附图说明
47.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
48.图1示出现有技术中的移位寄存器单元的示意性原理图；
49.图2示出图1中移位寄存器单元中晶体管的伏安特性曲线图；
50.图3示图1所示移位寄存器单元中关键端口信号的电路时序图；
51.图4为根据本技术一实施例的移位寄存器单元的示意性结构框图；
52.图5为根据本技术一实施例的移位寄存器单元的示意性电路图；
53.图6示出根据本技术实施例的移位寄存器单元中各关键端口信号的示意性时序图；
54.图7示出根据本技术一实施例的栅极驱动电路的示意性框图。
具体实施方式
55.为了更清楚地说明本技术，下面结合优选实施例和附图对本技术做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本技术的保护范围。
56.需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
57.本技术实施例中所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本技术实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为n型和p型，以下实施例中是以n型晶体管进行说明的，当采用n型晶体管时，第一极为n型晶体管的漏极，第二极为n型晶体管的源极，栅极输入高电平时，源漏极导通。
58.在对本技术的实施例进行描述之前，首先对相关技术中的传统移位寄存器单元进行说明。
59.如图1所示，图中示出了移位寄存器单元的电路图。如图1中可见，移位寄存器单元中包括晶体管m1构成的输入模块、晶体管m3和电容c1构成的上拉模块、晶体管m2构成的复位模块和晶体管m7构成的全局复位模块。另外，一些情况下还包括晶体管m10和m10'构成的降噪模块。其中，晶体管m1、m2、m7、m10和m10'的源极或者漏极电连接至上拉节点pu，上拉节点是影响输出端gout输出电平的晶体管。参照图2所示，当晶体管的vgs压降为0v时，晶体管并未完全关断而是处于亚阈值状态，经过仿真实验可知处于亚阈值状态时晶体管ids漏电高达10-9
a，且比-2v时高一个数量级，这在显示面板的驱动电路中是幅值很大的漏电。
60.基于以上结构基础，结合图1和图3所示，晶体管m1的控制极电连接至上一级的out_c，第一极电连接至上一级输出端gout，在上拉节点进一步抬升阶段，控制极接入被电源端lvgl拉低的低电平，第一极接入被电源端vgl拉低的低电平，通常lvgl的低电平小于vgl，例如lvgl为-10v，vgl为-8v，关断阶段vgs＝-2v，因此在上拉节点抬升阶段晶体管m1漏电较小；不同地，晶体管m2、m7、m10和m10'的第一极均电连接至上拉节点pu，控制极分别连接至复位端rst_pu、全局复位端t-rst、第一下拉节点pd1和第二下拉节点pd2，复位端rst_pu和全局复位端t-rst通常由电源端lvgl提供，由图1所示第一下拉节点pd1和第二下拉节
点pd2的低电平信号也由电源端lvgl提供，上拉节点pu在抬升阶段被电源端lvgl拉低，因而晶体管m2、m7、m10和m10'的vgs为0v，均处于亚阈值状态，参照图3所示，晶体管m2、m7、m10和m10'在上拉抬升阶段漏电大，上拉节点pu有明显掉电，其电压下降造成晶体管m3的导通能力变弱，从而导致输出端下降时间tf变大。由于goa电路通过级联方式为每一行像素提供栅极扫描信号，由于不同行goa电路单元中晶体管特性通常存在轻微差异，导致不同行goa电路的输出下降时间存在差异，漏电差异将被叠加放大，在灰阶图案下不同行像素的像素电压变化量存在差异，进而表现为像素电压的差异，宏观上将呈现不同行之间的明暗差异，例如出现显示横纹，降低显示效果。
61.基于以上问题至少之一，参照图4所示，本技术实施例提供一种移位寄存器单元，包括：
62.输入电路10，与第一输入端input1、第二输入端input2和上拉节点pu电连接，配置为在第一输入端input1的输入信号控制下将第二输入端input2的信号传输至上拉节点pu；
63.上拉电路20，与上拉节点pu、时钟信号端clk和输出端gout电连接，配置为在上拉节点pu的电位的控制下将时钟信号端clk的时钟信号输出至输出端gout；
64.第一复位电路30，与上拉节点pu、第一复位端rst_pu和第一电源信号端vgl电连接，配置为在第一复位端rst_pu的信号控制下通过第一电源信号端vgl的电位复位上拉节点pu；以及
65.第二复位电路40，与上拉节点pu、第二复位端t-rst和第一电源信号端vgl电连接，配置为在第二复位端t-rst的信号控制下通过第一电源信号端vgl的电位复位上拉节点pu，
66.其中，第一复位端rst_pu和第二复位端t-rst接入的信号的无效电平小于第一电源信号端vgl的电位。
67.在本实施例中，通过设置第一复位电路和第二复位电路，且二者均连接至第一电源信号端，并且第一复位端和第二复位端接入的信号的无效电平小于第一电源信号端的电位，从而使得第一复位电路和第二复位电路无效的阶段，第一复位电路和第二复位电路不会产生漏电，避免输出端电压下降时间变长，输出电压存在电压跳变，提高了显示画面的亮度一致性。
68.为了详细说明本技术实施例中的移位寄存器单元的结构和功能优势，下面结合具体示例以具体电路结构详细进行说明。但需要在此特别说明的是，本技术实施例并不限定于下面所例举的具体移位寄存器单元的电路结构，即，实质上本技术的移位寄存器单元中所包括的输入电路10和上拉电路20为移位寄存器单元中的主要结构模块，而第一复位电路30和第二复位电路40分别用于对上拉节点pu进行当级复位和全局复位。也就是说，尽管图中以21t1c电路结构为例进行了详细描述，但本技术并不限于此，未例举的其他数量的移位寄存器单元，例如11t1c、17t1c、17t2c等也是适用的，只要基于满足以上同一发明构思即可。
69.在一具体的示例中，结合参照图4和图5所示，图3示出了根据本技术的实施例的移位寄存器单元的示意性结构框图，图4示出满足图3所示的结构框图的21t1c电路的电路原理图。
70.如图4和图5所示，移位寄存器单元包括：输入电路10、上拉电路20、第一复位电路30以及第二复位电路40。
71.特别地，第一复位电路30与上拉节点pu、第一复位端rst_pu和第一电源信号端vgl电连接，配置为在第一复位端rst_pu的信号控制下通过第一电源信号端vgl的电位复位上拉节点pu；第二复位电路40与上拉节点pu、第二复位端t-rst和第一电源信号端vgl电连接，配置为在第二复位端t-rst的信号控制下通过第一电源信号端vgl的电位复位上拉节点pu，并且要求第一复位端rst_pu和第二复位端t-rst接入的信号的无效电平小于第一电源信号端vgl的电位。
72.通常，第一复位端rst_pu和第二复位端t-rst在接入无效电平时，与电源信号端lvgl(即，下文中的第三电源信号端)电连接，而通常电源信号端lvgl的电位是比第一电源信号端vgl的电位更低的低电平电位，因此，按照目前无效电平的电连接至电源信号端lvgl的常规连接方式，即可以满足第一复位端rst_pu和第二复位端t-rst接入信号的无效电平小于第一电源信号端vgl的电位的要求。当第一复位端rst_pu和第二复位端t-rst接入信号的无效电平为电源信号端lvgl的电位时，第一复位电路30和第二复位电路40将通过电位更高的第一电源信号端vgl对上拉节点pu进行复位，从而能够避免上拉节点pu出现大幅漏电，避免了输出端gout下降时间拖长，进而避免导致输出端gout电压跳变。
73.此处需要特别说明的是，以上第一复位端rst_pu和第二复位端t-rst接入信号的无效电平为电源信号端lvgl的电位并不是限定性的，而旨在于说明在无需更改现有第一复位端rst_pu和第二复位端t-rst的连接方式的情况下，满足本技术第一复位端rst_pu和第二复位端t-rst的无效电平小于第一电源信号端vgl的电位的设定要求，从而在无更多线路更改的情况下实现降低输出电压跳变的目的。实际应用中，只要能够满足第一复位端rst_pu和第二复位端t-rst的无效电平小于第一电源信号端vgl的电位的其他连接方式均是可以的。
74.进一步具体地，第一复位电路30包括：第三晶体管m3，第三晶体管m3的第一极电连接至上拉节点pu，第二极电连接至第一电源信号端vgl，控制极电连接至第一复位端rst_pu；第二复位电路40包括第四晶体管m4，第四晶体管m4的第一极电连接至上拉节点pu，第二极电连接至第一电源信号端vgl，控制极电连接至第二复位端t-rst。
75.其中，因为第一复位端rst_pu和第二复位端t-rst接入的信号的无效电平小于第一电源信号端vgl的电位，从而在不必要复位上拉节点pu，也就是需要第三晶体管m3和第四晶体管m4均关断的时间段内，确保第三晶体管m3和第四晶体管m4的vgs小于0v，使第三晶体管m3和第四晶体管m4不处于亚阈值区，大幅降低二者的漏电电流，从而大幅降低漏电影响，上拉节点pu的电位被拉低，从而避免输出端gout的跳变。
76.较为优选地，可以设置第一复位端rst_pu和第二复位端t-rst接入的信号的无效电平与第一电源信号端vgl的电位之差为-2v，从而参照图2所示的晶体管伏安特性曲线，vgs为-2v可以将第三晶体管m3和第四晶体管m4的关断期间漏电缩小到现有技术的1/10，使得可能漏电的数值能够忽略，使得输出电压的跳变可以被忽略，避免对输出电压产生跳变影响。
77.可选地，例如第一复位端rst_pu和第二复位端t-rst的无效电平为-10v，第一电源信号端vgl的电位为-8v，或者二者也可以分别取其他数值，使得第一复位端rst_pu和第二复位端t-rst接入的信号的无效电平与第一电源信号端vgl的电位之差为-2v，则能够将第三晶体管m3和第四晶体管m4的关断期间漏电缩小到现有技术的1/10。第一复位端rst_pu和
第二复位端t-rst的无效电平可以通过电源信号端lvgl(即，下文中的第三电源信号端)提供，也可以由其他信号线或者电源信号端提供，本文不作限定，为了描述的方便，下文实施例以第一复位端rst_pu和第二复位端t-rst接入的信号的无效电平由电源信号端lvgl为例说明。
78.另外需要说明的是，本技术也不旨在限定第一复位端rst_pu和第二复位端t-rst的无效电平与第一电源信号端vgl的具体电位差值，本领域技术人员可以理解的是，该电位差值的绝对值越大(即，电位差值越负)则消除漏电的效果越好。
79.进一步具体地，继续参照图5所示，输入电路10包括：第一晶体管m1，第一晶体管m1第一极电连接至第二输入端input2，第二极电连接至上拉节点pu，控制极电连接至第一输入端input1。
80.上拉电路20包括：第二晶体管m2和第一电容c1，第二晶体管m2的第一极电连接至时钟信号端clk，第二极电连接至输出端gout，控制极电连接至上拉节点pu，第一电容c1的第一端电连接至上拉节点pu，第二端连接至输出端gout。
81.进一步地，继续参照图4和图5所示，移位寄存器单元还包括：第一下拉控制电路51和第一下拉电路61。
82.其中，第一下拉控制电路51配置为在第二电源信号端vdd1的第二电源信号的控制下将第二电源信号传输至第一下拉节点pd1；第一下拉电路61配置为在上拉节点pu的电位的控制下通过第三电源信号端lvgl的第三电源信号下拉第一下拉节点pd1。
83.在这种情况下，可选地，移位寄存器单还包括：第一降噪电路71，与上拉节点pu、第一电源信号端vgl和第一下拉节点pd1电连接，配置为在第一下拉节点pd1的控制下通过第一电源信号端vgl的电位下拉上拉节点pu，其中，第三电源信号端lvgl接入的信号的无效电平小于第一电源信号端vgl接入的电位。
84.通过以上设置，通过利用电位小于第三电源信号端lvgl接入信号的无效电平的第一电源信号端vgl作为下拉上拉节点pu的电源信号端，从而避免了在接入第一降噪电路时，当降噪电路不工作时，由于该电路漏电导致的上拉节点pu的漏电和电压跳变，从而避免输出端gout的下降时间增大和电压跳变。
85.本领域技术人员理解，第三电源信号端lvgl接入信号的无效电平的设置与以上实施例相同，较为优选地，可以设置为比第一电源信号端vgl的电位小2v或者更多，在此不作赘述。
86.具体地，参照图5所示，第一上拉控制电路51包括：第五晶体管m5和第六晶体管m6，第五晶体管m5的第一极和控制极电连接至第二电源信号端vdd1，第二极电连接至第六晶体管m6的控制极，第六晶体管m6的第一极电连接至第二电源信号端vdd1，第二极电连接至第一下拉节点pd1。
87.第一下拉电路61包括：第七晶体管m7和第八晶体管m8，第七晶体管m7的第一极电连接至第五晶体管m5的第二极，第二极电连接至第三电源信号端lvgl，控制极电连接至上拉节点pu，第八晶体管m8的第一极电连接至第一下拉节点pd1，第二极电连接至第三电源信号端lvgl，控制极电连接至上拉节点pu。
88.第一降噪电路71包括：第九晶体管m9，第九晶体管的第一极电连接至上拉节点pu，第二极电连接至第一电源信号端vgl，控制极电连接至第一下拉节点pd1。
89.因为第九晶体管m9的控制极接入的信号的无效电平为将第一下拉节点pd1下拉的信号，即第三电源信号端lvgl的电位，该电位小于第一电源信号端vgl的电位，从而在不必要下拉上拉节点pu的时间段，也就是需要第九晶体管m9关断的时间段内，确保第九晶体管m9的vgs小于0v，使第九晶体管m9不会处于亚阈值区间，大幅降低其漏电流，从而大幅降低漏电影响，上拉节点pu的电位被拉低，从而避免输出端gout的跳变。
90.此处需要说明的是，尽管图5中给出第一下拉控制电路51包括两个晶体管并且第一下拉电路61包括两个晶体管的示例，但本技术并不限定于此，在实际应用中，第一下拉控制电路51也可以仅包括一个晶体管并且第一下拉电路61也仅包括一个晶体管，在这种情况下，可以设置第一下拉控制电路51的晶体管的第一极和控制极仍电连接至第二电源信号端vdd1，但其第二极可以电连接至第一下拉节点pd1，第一下拉电路61的晶体管的第一极可以直接电连接至第一下拉节点pd1，第二极电连接至第三电源信号端lvgl，控制极电连接至上拉节点pu即可，同样可以实现第一下拉控制电路在第二电源信号端vdd1的第二电源信号的控制下将第二电源信号传输至第一下拉节点pd1，第一下拉电路61在上拉节点pu的电位的控制下通过第三电源信号端lvgl的第三电源信号下拉第一下拉节点pd1，在此不再赘述。
91.进一步可选地，除第一下拉控制电路51和第二下拉电路61之外，移位寄存器单元还包括：第二下拉控制电路52，配置为在第四电源信号端vdd2的第四电源信号的控制下将第四电源信号传输至第二下拉节点pd2；第一下拉电路62，配置为在上拉节点pu的电位的控制下通过第三电源信号端lvgl的第三电源信号下拉第二下拉节点pd2。
92.在这种情况下，可选地，移位寄存器单还包括：第二降噪电路72，与上拉节点pu、第一电源信号端vgl和第二下拉节点pd2电连接，配置为在第二下拉节点pd2的控制下通过第一电源信号端vgl的电位下拉上拉节点pu，同样地，其中，第三电源信号端lvgl接入的信号的无效电平小于第一电源信号端vgl接入的电位。
93.通过以上设置，通过利用电位大于第三电源信号端lvgl接入信号的无效电平的第一电源信号端vgl作为下拉上拉节点pu的电源信号端，从而避免了在接入第一降噪电路时，当降噪电路不工作时，由于该电路漏电导致的上拉节点pu的漏电和电压跳变，从而避免输出端gout的下降时间增大和电压跳变。
94.本领域技术人员理解，第三电源信号端lvgl接入信号的无效电平的设置与以上实施例相同，较为优选地，可以设置为比第一电源信号端vgl的电位小2v或者更多，在此不作赘述。
95.具体地，参照图5所示，第二上拉控制电路52包括：第十晶体管m10和第十一晶体管m11，第十晶体管m10的第一极和控制极电连接至第四电源信号端vdd2，第二极电连接至第十一晶体管m11的控制极，第十一晶体管m11的第一极电连接至第四电源信号端vdd2，第二极电连接至第二下拉节点pd2。
96.第二下拉电路62包括：第十二晶体管m12和第十三晶体管m13，第十二晶体管m12的第一极电连接至第十晶体管m10的第二极，第二极电连接至第三电源信号端lvgl，控制极电连接至上拉节点pu，第十三晶体管m13的第一极电连接至第二下拉节点pd2，第二极电连接至第三电源信号端lvgl，控制极电连接至上拉节点pu。
97.第二降噪电路72包括：第十四晶体管m14，第十四晶体管m14的第一极电连接至上拉节点pu，第二极电连接至第一电源信号端vgl，控制极电连接至第二下拉节点pd2。
98.同理，因为第十四晶体管m14的控制极接入的信号的无效电平为将第二下拉节点pd2下拉的信号，即第三电源信号端lvgl的电位，该电位小于第一电源信号端vgl的电位，从而在不必要下拉上拉节点pu的时间段，也就是需要第十四晶体管m14关断的时间段内，确保第十四晶体管m14的vgs小于0v，使第十四晶体管m14不会处于亚阈值区间，大幅降低其漏电流，从而大幅降低漏电影响，上拉节点pu的电位被拉低，从而避免输出端gout的跳变。
99.本领域技术人员应理解，当移位寄存器单元包括第一下拉控制电路51、第一下拉电路61、第二下拉控制电路52以及第二下拉电路62时，第二电源信号端vdd1和第四电源信号端vdd2接入的信号在时间上应是互补的，即第一电源信号端vdd1接入的信号为高电平的时间段，第四电源信号端vdd2接入的信号应为低电平，第二电源信号端vdd1接入的信号为低电平的时间段，第四电源信号端vdd2接入的信号应为高电平，以使得第一下拉控制电路51和第一下拉电路61与第二下拉控制电路52和第二下拉电路62交替起作用。
100.另外，此处还需要说明的是，尽管图5中给出第二下拉控制电路52包括两个晶体管并且第二下拉电路62包括两个晶体管的示例，但本技术并不限定于此，在实际应用中，第二下拉控制电路52也可以仅包括一个晶体管并且第一下拉电路62也仅包括一个晶体管，在这种情况下，可以设置第二下拉控制电路52的晶体管的第一极和控制极仍电连接至第四电源信号端vdd2，但其第二极可以电连接至第二下拉节点pd2，第二下拉电路62的晶体管的第一极可以直接电连接至第二下拉节点pd2，第二极电连接至第三电源信号端lvgl，控制极电连接至上拉节点pu即可，同样可以实现第一下拉控制电路在第四电源信号端vdd2的第四电源信号的控制下将第四电源信号传输至第二下拉节点pd1，第二下拉电路62在上拉节点pu的电位的控制下通过第三电源信号端lvgl的第三电源信号下拉第二下拉节点pd2，在此不再赘述。
101.继续参照图4和图5所示，移位寄存器电路还可以包括：辅助上拉电路21、第三降噪电路73和辅助降噪电路74。
102.其中，辅助上拉电路21与时钟信号端clk、上拉节点pu和辅助输出端out_c电连接，配置为在上拉节点pu的控制下将时钟信号端clk的时钟信号输出至辅助输出端out_c。具体而言，辅助上拉电路21可以包括第十五晶体管m15，第十五晶体管m15的第一极电连接至时钟信号端clk，第二极电连接至辅助输出端out_c，控制极电连接至上拉节点pu。
103.第三降噪电路73与输出端gout、第一下拉节点pd1、第二下拉节点pd2和第一电源信号端vgl电连接，配置为在第一下拉节点pd1的控制下通过第一电源信号端vgl的电位下拉输出端gout、并在第二下拉节点pd2的控制下通过第一电源信号端vgl的电位下拉输出端gout。具体而言，第三降噪电路73包括降噪晶体管m16和降噪晶体管m16'，其中，降噪晶体管m16的第一极电连接至输出端gout，第二极电连接至第一电源信号端vgl，控制极电连接至第一下拉节点pd1；降噪晶体管m16'的第一极电连接至输出端gout，第二极电连接至第一电源信号端vgl，控制极电连接至第二下拉节点pd2。
104.辅助降噪电路74与辅助输出端out_c、第一下拉节点pd1、第二下拉节点pd2和第三电源信号端lvgl电连接，配置为在第一下拉节点pd1的控制下通过第三电源信号端lvgl的电位下拉辅助输出端out_c、并在第二下拉节点pd2的控制下通过第三电源信号端lvgl的电位下拉辅助输出端out_c。具体而言，辅助降噪电路74包括辅助降噪晶体管m17和辅助降噪晶体管m17'，其中，辅助降噪晶体管m17的第一极电连接至辅助输出端out_c，第二极电连接
至第三电源信号端lvgl，控制极电连接至第一下拉节点pd1；辅助降噪晶体管m17'的第一极电连接至辅助输出端out_c，第二极电连接至第三电源信号端lvgl，控制极电连接至第二下拉节点pd2。
105.在本技术中，该第十五晶体管m15的功能与第二晶体管m2的功能等价，且在一个扫描周期内，辅助输出端out_c的输出信号高电平时间段与输出端gout的输出信号的高电平时间段相同，不同点在于，当该辅助输出端out_c和输出端gout被各自的降噪单元拉低时，被拉低后的低电平信号电平值不同，辅助输出端out_c的低电平信号为第三电源信号端lvgl的电位，输出端gout的低电平信号为第一电源信号端vgl的电位。
106.在该示例中，第一输入端input1接入的是上一级移位寄存器单元的辅助输出端out_c的电位，第二输入端input2接入的是上一级移位寄存器单元的输出端gout的电位，因此可以利用辅助输出端out_c和输出端gout的无效电平差值减小第一晶体管m1漏电。
107.另外，在本技术的实施例中，为了使第一复位电路30中晶体管在需要关断的时间段不再处于亚阈值区域，辅助输出端out_c可以作为级联中下一级的第一复位端rst_pu的级联端口，具体功能将在下文中详细描述。
108.除以上各模块电路外，为了能够给第一下拉节点pd1和第二下拉节点pd2降噪，参照图5所示，移位寄存器单元还可以包括第五降噪电路，该第五降噪电路包括晶体管m18和晶体管m18'。具体地，晶体管m18的第一极电连接至第一下拉节点pd1，第二极电连接至第三电源信号端lvgl，控制极电连接至第一输入端input1；晶体管m18'的第一极电连接至第二下拉节点pd2，第二极电连接至第三电源信号端lvgl，控制极电连接至第一输入端input1。
109.以上设置，能够基于第一输入端input1接入的输入信号控制下通过第三电源信号端lvgl的电位下拉第一下拉节点pd1和第二下拉节点pd2，以保证上拉节点pu的正常抬升和输出端out的正常输出。
110.为了进一步理解本技术实施例中电路结构的功能优势，下面参照图6所示的关键端口信号的时序图进行进一步描述。为了便于理解，将第一电源信号端vgl的电位以vgl表示，将第三电源信号端lvgl的电位以lvgl表示，另外，时钟信号端vlk的高电平信号标示为vgh。
111.参照图6所示，对于移位寄存器单元的一帧扫描信号而言，其主要包括三个阶段。
112.第一阶段对应于时间段t1，在该阶段，输入电路10的第一输入端inout1输入高电平信号，同时第二输入端input2也输入高电平信号，第一晶体管m1导通，并将第二输入端input2接入的高电平信号传输至上拉节点pu以拉高上拉节点pu的电位。在拉高上拉节点pu的时期，由于上拉电路20中第一电容c1的存在，上拉节点pu的电位以向第一电容c1充电的速率抬升。
113.在第一阶段，因为第一复位端rst_pu为低电平lvgl，第三晶体管m3彻底关断，另外此时作为全局复位端的第二复位端接入的信号也应为低电平lvgl，第四晶体管m4彻底关断。另外，第四降噪电路使第一下拉节点pd1和第二下拉节点pd2通过第三电源信号端lvgl的低电平信号lvgl处于拉低状态。
114.第二阶段对应于时间段t2，在该阶段，上拉电路20在第一电容c1的作用下继续充电抬高，因而上拉节点pu的电位被进一步抬高，该阶段上拉节点pu的电位足以开启上拉电路20中的第二晶体管m2，上拉电路20在上拉节点pu的电位的控制下将时钟信号端clk的时
钟信号传输至输出端gout，输出端gout输出高电平信号。
115.在该阶段，在上拉节点pu的控制下第一下拉电路61和/或下拉电路62使第一下拉节点pd1和第二下拉节点pd2通过第三电源信号端lvgl的低电平信号lvgl继续保持处于拉低状态。
116.特别地，在本技术中，第二阶段作为电路输出阶段，第二晶体管m2、第九晶体管m9和第十四晶体管m14均应处于关断状态，为了确保以上三个晶体管在该阶段不处于亚阈值区域，通过使第二晶体管m2、第九晶体管m9和第十四晶体管m14的控制极接入的无效电平信号的电位小于第二极接入的第一电源信号的电位，避免了上拉节点pu的电位被拉低，从而有效缩短输出端关断时间tf，避免输出端电压跳变，提高了显示效果。
117.第三阶段，第一复位端rst_pu接入有效电平信号，在第一复位端的信号控制下，通过第一电源信号端vgl的电位对上拉节点pu和输出端gout进行复位。
118.基于同一发明构思，本技术第二个方面提供一种栅极驱动电路，包括n个级联的如上文实施例所述的移位寄存器单元，n为大于2的自然数，其中
119.移位寄存器单元包括辅助输出电路和辅助降噪电路，辅助输出电路配置为在上拉节点的控制下将时钟信号输出至辅助输出端，辅助降噪电路配置为在第一下拉节点的控制下通过第三电源信号端的电位下拉输出端、并在第二下拉节点的控制下通过第三电源信号端的电位下拉输出端，
120.第n级移位寄存器单元的第一输入端与第n-1级移位寄存器单元的辅助输出端电连接，第m级移位寄存器单元的第一复位端与第m+1级移位寄存器单元的辅助输出端电连接，n大于1且小于等于n，m大于等于1且小于n；
121.第1级移位寄存器单元的第一输入端与栅极驱动电路的起始信号端电连接，第n级移位寄存器单元的第一复位端与栅极驱动电路的截止信号端电连接。
122.具体地，参照图7所示，图中示例性的示出有四个移位寄存器单元goa-1、goa-2、goa-3和goa-4级联的栅极驱动电路。其中有图中可见，第1级移位寄存器单元goa-1的辅助输出端out_c电连接至第2级位移寄存器单元goa-2的第一输入端input1，第1级的输出端gout电连接至第2级移位寄存器单元goa-2的第二输入端input2；第2级移位寄存器单元goa-2的辅助输出端out_c电连接至第3级位移寄存器单元goa-3的第一输入端input1，第2级的输出端gout电连接至第3级移位寄存器单元goa-3的第二输入端input2，第2级的辅助输出端out_c同时电连接至第1级移位寄存器单元goa-1的第一复位端rst_pu；第3级移位寄存器单元goa-3的辅助输出端out_c电连接至第4级位移寄存器单元goa-4的第一输入端input1，第3级的输出端gout电连接至第4级移位寄存器单元goa-4的第二输入端input2，第3级的辅助输出端out_c同时电连接至第2级移位寄存器单元goa-2的第一复位端rst_pu。第1级的第一输入端input1和第二输入端input2可以同时电连接至起始信号端stv，第4级的第一复位端电连接至截止信号端(未示出)。
123.本技术中，因为设置第一复位电路中的晶体管的第二极电连接至第一电源信号端vgl，在级联中通过利用辅助输出端的无效电平信号小于第一电源信号端vgl的电位的特点，通过以辅助输出端作为第一复位端的级联端，简化电路连接结构同时能够避免输出端电压跳变，此外，栅极驱动电路通过包括级联的以上实施例的移位寄存器单元，具有以上实施例中的移位寄存器输出端下降时间小和降低电压跳变的优点，在此不再赘述。
124.另外，以上级联数量只是示意性的，并不旨在进行限制，可以根据实际需要设置合适的级联数量，另外时钟信号线的数量也仅是示意性的，实际应用中也可以根据具体需要调整。
125.本技术的第三个方面提供一种显示装置，包括本技术实施例的栅极驱动电路。
126.在本实施例中，通过设置显示装置由级联的移位寄存器单元构成的栅极驱动电路，并且每个移位寄存器单元中，第一复位端和第二复位端接入的信号的无效电平小于第一电源信号端的电位，从而使得第一复位电路和第二复位电路无效的阶段，第一复位电路和第二复位电路不会产生漏电，避免输出端电压下降时间变长，输出电压存在电压跳变，提高了显示画面的亮度一致性，具有广阔的应用前景。
127.值得说明的是，具有本技术实施例的栅极驱动电路可以应用于多种形式的显示装置，本领域技术人员应当理解，凡基于本技术的栅极驱动电路工作模式的显示装置均在本技术的保护范围内。
128.本技术的第四个方面提供利用本技术实施例的移位寄存器单元的控制方法，包括：
129.在第一阶段，向所述第一输入端和第二输入端提供高电平信号作为输入信号，所述输入电路将所述第二输入端接入的信号传输至所述上拉节点以拉高所述上拉节点的电位；
130.在第二阶段，所述上拉电路在所述上拉节点的电位的控制下将所述时钟信号传输至输出端；
131.在第三阶段，所述第一复位电路在所述第一复位端的信号控制下，通过所述第一电源信号端的电位对所述上拉节点和所述输出端进行复位。
132.以上方式，通过利用第一复位端和第二复位端接入的信号的无效电平小于第一电源信号端的电位，从而使得第一复位电路和第二复位电路无效的阶段，第一复位电路和第二复位电路不会产生漏电，避免输出端电压下降时间变长，输出电压存在电压跳变，提高了显示画面的亮度一致性。本实施例的具体实施方式同前述实施例，在此不再赘述。
133.本技术针对目前现有的问题，制定一种移位寄存器单元及其控制方法、栅极驱动电路、以及显示装置，通过设置第一复位电路和第二复位电路，且二者均连接至第一电源信号端，并且第一复位端和第二复位端接入的信号的无效电平小于第一电源信号端的电位，从而使得第一复位电路和第二复位电路无效的阶段，第一复位电路和第二复位电路不会产生漏电，避免输出端电压下降时间变长，输出电压存在电压跳变，提高了显示画面的亮度一致性，具有广阔的应用前景。
134.显然，本技术的上述实施例仅仅是为清楚地说明本技术所作的举例，而并非是对本技术的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本技术的技术方案所引伸出的显而易见的变化或变动仍处于本技术的保护范围之列。

技术特征：

1.一种移位寄存器单元，其特征在于，包括：输入电路，与第一输入端、第二输入端和上拉节点电连接，配置为在所述第一输入端的输入信号控制下将所述第二输入端的信号传输至所述上拉节点；上拉电路，与所述上拉节点、时钟信号端和输出端电连接，配置为在所述上拉节点的电位的控制下将所述时钟信号端的时钟信号输出至输出端；第一复位电路，与所述上拉节点、第一复位端和第一电源信号端电连接，配置为在所述第一复位端的信号控制下通过所述第一电源信号端的电位复位所述上拉节点；以及第二复位电路，与所述上拉节点、第二复位端和所述第一电源信号端电连接，配置为在所述第二复位端的信号控制下通过所述第一电源信号端的电位复位所述上拉节点，其中，所述第一复位端和第二复位端接入的信号的无效电平小于所述第一电源信号端的电位。2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：第一下拉控制电路，配置为在所述第二电源信号端的第二电源信号的控制下将所述第二电源信号传输至第一下拉节点；第一下拉电路，配置为在所述上拉节点的电位的控制下通过第三电源信号端的第三电源信号下拉所述第一下拉节点；以及第一降噪电路，与所述上拉节点、所述第一电源信号端和所述第一下拉节点电连接，配置为在所述第一下拉节点的控制下通过所述第一电源信号端的电位下拉所述上拉节点，其中，所述第三电源信号端接入的信号的无效电平小于所述第一电源信号端接入的电位。3.根据权利要求2所述的移位寄存器单元，其特征在于，还包括：第二下拉控制电路，配置为在第四电源信号端的第四电源信号的控制下将所述第四电源信号传输至第二下拉节点；第二下拉电路，配置为在所述上拉节点的电位的控制下通过所述第三电源信号端的第三电源信号下拉所述第二下拉节点；以及第二降噪电路，与所述上拉节点、所述第一电源信号端和所述第二下拉节点电连接，配置为在所述第二下拉节点的控制下通过所述第一电源信号端的电位下拉所述上拉节点。4.根据权利要求1所述的移位寄存器单元，其特征在于，其中，所述输入电路包括：第一晶体管，所述第一晶体管的第一极电连接至所述第二输入端，第二极电连接至所述上拉节点，控制极电连接至所述第一输入端；所述上拉电路包括：第二晶体管和第一电容，所述第二晶体管的第一极电连接至所述时钟信号端，第二极电连接至所述输出端，控制极电连接至所述上拉节点，所述第一电容的第一端电连接至所述上拉节点，第二端电连接至所述输出端；所述第一复位电路包括：第三晶体管，所述第三晶体管的第一极电连接至所述上拉节点，第二极电连接至所述第一电源信号端，控制极电连接至第一复位端；以及所述第二复位电路包括第四晶体管，所述第四晶体管的第一极电连接至所述上拉节点，第二极电连接至所述第一电源信号端，控制极电连接至所述第二复位端。5.根据权利要求2所述的移位寄存器单元，其特征在于，其中，所述第一下拉控制电路包括：第五晶体管和第六晶体管，所述第五晶体管的第一极和
控制极电连接至所述第二电源信号端，第二极电连接至所述第六晶体管的控制极，所述第六晶体管的第一极电连接至所述第二电源信号端，第二极电连接至所述第一下拉节点；所述第一下拉电路包括：第七晶体管和第八晶体管，所述第七晶体管的第一极电连接至所述第五晶体管的第二极，第二极电连接至所述第三电源信号端，控制极电连接至所述上拉节点，所述第八晶体管的第一极电连接至所述第一下拉节点，第二极电连接至所述第三电源信号端，控制极电连接至所述上拉节点；以及所述第一降噪电路包括：第九晶体管，所述第九晶体管的第一极电连接至所述上拉节点，第二极电连接至所述第一电源信号端，控制极电连接至所述第一下拉节点。6.根据权利要求3所述的移位寄存器单元，其特征在于，其中，所述第二下拉控制电路包括：第十晶体管和第十一晶体管，所述第十晶体管的第一极和控制极电连接至所述第四电源信号端，第二极电连接至所述第十一晶体管的控制极，所述第十一晶体管的第一极电连接至所述第四电源信号端，第二极电连接至所述第二下拉节点；所述第二下拉电路包括：第十二晶体管和第十三晶体管，所述第十二晶体管的第一极电连接至所述第十晶体管的第二极，第二极电连接至所述第三电源信号端，控制极电连接至所述上拉节点，所述第十三晶体管的第一极电连接至所述第二下拉节点，第二极电连接至所述第三电源信号端，控制极电连接至所述上拉节点；以及所述第二降噪电路包括：第十四晶体管，所述第十四晶体管的第一极电连接至所述上拉节点，第二极电连接至所述第一电源信号端，控制极电连接至所述第二下拉节点。7.根据权利要求3所述的移位寄存器单元，其特征在于，还包括：辅助上拉电路，与所述时钟信号端、所述上拉节点和辅助输出端电连接，配置为在所述上拉节点的控制下将所述时钟信号输出至所述辅助输出端；第三降噪电路，与所述输出端、所述第一下拉节点、所述第二下拉节点和所述第一电源信号端电连接，配置为在所述第一下拉节点的控制下通过所述第一电源信号端的电位下拉所述输出端、并在所述第二下拉节点的控制下通过所述第一电源信号端的电位下拉所述输出端；以及辅助降噪电路，与所述辅助输出端、所述第一下拉节点、第二下拉节点和所述第三电源信号端电连接，配置为在所述第一下拉节点的控制下通过所述第三电源信号端的电位下拉所述辅助输出端、并在所述第二下拉节点的控制下通过所述第三电源信号端的电位下拉所述辅助输出端。8.一种栅极驱动电路，其特征在于，包括n个级联的如权利要求1-7中任一项所述的移位寄存器单元，n为大于2的自然数，其中所述移位寄存器单元包括辅助上拉电路和辅助降噪电路，所述辅助上拉电路配置为在所述上拉节点的控制下将所述时钟信号输出至所述辅助输出端，所述辅助降噪电路配置为在所述第一下拉节点的控制下通过所述第三电源信号端的电位下拉所述辅助输出端、并在所述第二下拉节点的控制下通过所述第三电源信号端的电位下拉所述辅助输出端，第n级移位寄存器单元的第一输入端与第n-1级移位寄存器单元的辅助输出端电连接，第m级移位寄存器单元的第一复位端与第m+1级移位寄存器单元的所述辅助输出端电连接，n大于1且小于等于n，m大于等于1且小于n；
第1级移位寄存器单元的第一输入端与所述栅极驱动电路的起始信号端电连接，第n级移位寄存器单元的第一复位端与所述栅极驱动电路的截止信号端电连接。9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。10.一种使用如权利要求1-7中任一项所述的移位寄存器单元的控制方法，其特征在于，包括：在第一阶段，向所述第一输入端和所述第二输入端提供高电平信号，所述输入电路将所述第二输入端接入的信号传输至所述上拉节点以拉高所述上拉节点的电位；在第二阶段，所述上拉电路在所述上拉节点的电位的控制下将所述时钟信号传输至输出端；在第三阶段，所述第一复位电路在所述第一复位端的信号控制下，通过所述第一电源信号端的电位对所述上拉节点和所述输出端进行复位。

技术总结

本申请公开了一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置，本申请实施例的移位寄存器单元包括：输入电路，在第一输入端的输入信号控制下将第二输入端的信号传输至上拉节点；上拉电路，在上拉节点的电位的控制下将时钟信号端的时钟信号输出至输出端；第一复位电路，在第一复位端的信号控制下通过第一电源信号端的电位复位上拉节点；第二复位电路，在第二复位端的信号控制下通过第一电源信号端的电位复位上拉节点，其中，第一复位端和第二复位端接入的信号的无效电平小于第一电源信号端接入的电位。本申请提供的实施例以大于第一复位端和第二复位端信号无效电平的电位复位上拉节点，避免输出漏电跳变。避免输出漏电跳变。避免输出漏电跳变。