王国忠;刘磊;储成;任勇峰;焦新泉
【摘 要】为了解决图像采集系统中实时数据的高速缓存与传输问题,提出了一种基于高数据带宽、大容量的DDR2 SDRAM存储器和支持突发传输的USB3.0数据传输接口的设计方案.在硬件设计中,采用CYUSB3014作为USB3.0的控制芯片实现FPGA与上位机之间高速图像数据传输,以及采用DDR2 SDRAM作为缓存器;在逻辑设计中采用手动DMA模式对数据流进行控制,避免数据的堵塞,提高了可靠性.经验证,该系统工作稳定,能有效解决海量图像数据的缓存与传输问题.
【期刊名称】《仪表技术与传感器》
浆浆在线
【年(卷),期】2019(000)003
【总页数】5页(P106-109,113)
【关键词】高速缓存;DDR2SDRAM;USB3.0;手动DMA;可靠性
【作 者】王国忠;刘磊;储成;任勇峰;焦新泉
【作者单位】中北大学,电子测试技术国家重点实验室,山西太原 030051;中北大学,电子测试技术国家重点实验室,山西太原 030051;中北大学,电子测试技术国家重点实验室,山西太原 030051;中北大学,电子测试技术国家重点实验室,山西太原 030051;中北大学,电子测试技术国家重点实验室,山西太原 030051
【正文语种】中 文
【中图分类】TP274
0 引言
随着大数据智能化时代的到来，以及工业4.0的提出，智能化系统对图像分辨率的要求越来越高，即图像采集系统需要传输的数据量越来越大。数据传输的速度和缓冲区的大小是图像采集系统中非常重要的一部分，如果缓冲的速度与传输的速度不匹配的话，就会使数据丢失或者堵塞，因此需要对整个系统进行综合设计。模具特氟龙
1 总体方案设计
系统总体方案设计如图1所示，由图像采集模块、数据处理模块、数据传输模块3部分组成。图像采集模块采集模拟数据，并转化为数字图像数据传输给数据处理模块；数据处理模块接收图像数据，经处理后转存到缓冲芯片DDR2 SDRAM中，同时接收上位机下发命令，把数据实时上传；数据传输模块把数据上传到上位机软件进行图像显示，并负责上位机与FPGA之间的通信。 本系统采用MT9P031图像传感器作为本系统数据采集模块，把高速图像数据实时上传给数据处理模块[1]。数据处理模块把数据重新编帧后转存到DDR2 SDRAM中。数据传输模块采用USB3.0传输，把图像数据实时上传到上位机软件，在数据编码方面，USB3.0采用了安全性更高的8b/10b编码，使用这种编码方式可以保持电路中的直流平衡，从而提高可靠性；在逻辑设计中，采用手动DMA模式，提高了传输速度，同时提高了数据传输的正确率以及可靠性[2]。
2 系统硬件电路设计
2.1 FPGA硬件设计
写字机器人FPGA作为整个系统的硬件控制核心，是整个系统数据传输的中转站，其主要功能是实现各模块之间的数据交换和接口时序等协调控制。同时FPGA既要实现与USB控制芯片CYUSB3014连接，也要与DDR2连接，因此本系统选择I/O口丰富、内部资源多、处理速度快的EP3C40F484C6N作为控制中心。该芯片内部具有较多的RAM容量，利用IP核可以搭建逻辑控制模块，如FIFO缓冲模块，PLL锁相环等。
图1 总体方案设计
2.2 DDR2硬件电路设计
图2 DDR2与FPGA硬件连接图
本系统为了防止有效数据在FIFO中积累而丢失，设计了外置DDR2 SDRAM缓冲模块，用来存储海量的图像数据。图2为DDR2与FPGA的硬件连接图。选用MT47H128M16RT-25EC作为DDR2 的芯片，其内存为2 Gbit，数据位宽为16 bit，内部有8个块，能以内部控制总线4倍的速度工作，还能以外部总线4倍的速度进行读写操作。CK和CKN为时钟差分线，在他们的相交处均有数据传输，即在CLK的上升沿和下降沿均有数据传输。A[13：0]
对旋轴流风机为列地址，BA[2：0]为块地址，对DDR2进行数据读写时，首先发送要读取或写入的具体地址。D[15：0]为16位数据线。CKE，ODT，CS分别为DDR2的控制信号线，对DDR2进行读写操作时，首先要激活时钟使能信号线(CKE)和片选信号线(CS)，ODT为一种新技术叫片内终结电阻，通过控制该信号，来实现对匹配电阻的值及其开关状态进行控制，从而达到读写信号的完整性。RAS，WE，CAS为命令信号线，通过这3条命令FPGA控制DDR2的读写。采用UDQS和UDQSN、LDQS和LDQSN作为双向差分信号线，写数据时由FPGA发出，读数据时由DDR2发出，可以减少信号间串扰的影响，同时减少信号输出脉宽对工作电压和温度稳定性的依赖。UDM，LDM在进行突发传输时，可屏蔽掉不存储的数据[3]。
2.3 USB3.0的硬件电路设计
本系统采用CYUSB3014作为USB3.0的控制芯片，该芯片具有高度集成的灵活特性，具有一个可进行数据并行读写的通用可编程接口GPIFⅡ，其内部同时集成了USB3.0和USB2.0物理层(PHY)以及32位ARM926EJ-S微处理器，具有强大的数据处理能力。GPIFⅡ接口可进行8位、16位、32位数据传输，可实现与FPGA之间无缝连接；GPIFⅡ为一种可编程状态
机，其接口即可作为主控制器也可作为从器件，并行和串行接口均可通过该接口实现。本系统将CYUSB3014配置为32位并行的SLAVE FIFO模式，实现与FPGA之间的高速图像数据传输，FPGA通过GPIFⅡ接口可访问其内部32个缓冲区[4]。
图3为USB3.0周围的硬件电路。如图3所示，GPIFⅡ的32位数据总线直接与FPGA的I/0口相连，而在CYUSB3014内部GPIFⅡ直接连接到了DMA通道上。SLCS为片选信号，系统开始工作时被激活。PKTEND为短包数据发送结束信号，当一包数据结束时该信号有效。FLAGA和FLAGB为DMA通道对应的缓冲区空满状态的标志信号，由CYUSB3014芯片发出，FPGA接收。SLWR为写使能信号，当通过USB3.0读取数据时，该信号使能有效，GPIFⅡ随之将数据通过DMA通道存入到对应的缓冲区中。SLOE为读使能信号，即FPGA发出读请求时，该信号使能有效同时驱动数据总线DQT翻转。A(1∶0)为线程选择信号，通过改变它的数值，对GPIFⅡ内部的4个独立进程进行选择，从而实现选用那个DMA通道进行数据传输。
疑难件
图3 USB3.0硬件电路图
SLRD为读请求信号，当该信号有效时，FPGA读取GPIFⅡ接口的数据。PCLK与FPGA的C
LK相连，提供最高可达100 MHz的接口频率。
图3中的24FC1025T-I/SN是容量为1 024KB的EEPROM，用于存储USB3.0的固件程序，通过I2C总线与CYUSB3014相连。而I2C总线是由一条数据线和一条时钟线构成，根据I2C总线规范，总线空闲时必须为高电平，所以本设计通过2.21 kΩ电阻连接至3.3 V电源上拉。NCP361SN1G为过压保护芯片，CYUSB3014的VBUS引脚的最大输入电压为6 V，而在USB接口上VBUS的供电电压最大可达9 V，因此为了保护CYUSB3014的VBUS免受损坏，本设计增加了过压保护芯片。同时为了使输入电压稳定，在VBUS串联一个2.2 μH的电感。使用2.2 μH的电感与105电容并联，同时将USB插座上的“屏蔽”引脚接地，实现隔离屏蔽的作用。本系统选用四通道的SP3010-04UTG作为SSRX+、SSRX-、SSTX+、SSTX-的外部ESD器件，它具有高性能、低电容的特性，其保护电平为±8 kV接触放电和±15kV气隙放电[5]。
手术台
