目录
2设计任务 (1)
3设计原理 (1)牙刷加工
3.1同步计数器 (1)
3.1.1加法计数器 (2)
3.1.2减法计数器 (2)
3.1.3用集成芯片设计一个256进制的加法器 (2)
3.2序列信号发生器 (3)
4实验步骤 (3)
4.1同步计数器 (3)
4.1.1加法计数器 (4)
4.1.2减法计数器 (7)
4.1.3用集成芯片设计一个256进制的加法器 (10)
4.2序列信号发生器 (11)
5设计总结与体会 (14)
6参考文献 (15)
1课程设计的目的与作用
1.了解同步计数器及序列信号发生器工作原理；
2.掌握计数器电路的分析，设计方法及应用；
多媒体集中控制器
3.掌握序列信号发生器的分析，设计方法及应用；
2设计任务
2.1同步计数器
1.使用设计一个循环型3位2进制加法计数器，其中无效状态为（001，010），组合电路
选用与门和与非门等。
2.根据自己的设计接线。
3.检查无误后，测试其功能。
2.2序列信号发生器
1.使用设计一个能循环产生给定序列的序列信号发生器，其中发生序列（1000001），组
合电路选用与门和与非门等。生产石墨烯
根据自己的设计接线。
2.检查无误后，测试其功能。
3设计原理
3.1同步计数器
（1）计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。
（2）时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的词态方程；再根据给定初太，一次迭代得到特征转换表，分析特征转换表画出状态图。
（3）设计过程：设计流程如图1所示。
图1 同步时序逻辑电路设计流程
3.1.1加法计数器车流量统计
CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP 脉冲，计数器归零的同时给高位进位，即要给高位进位信号。
3.1.2减法计数器
CP是输入减法计数脉冲，每输入一个CP脉冲，计数器就减一个1，当不够减时就向高位借位，显然向高位借来的1应当8,8-1=7。因此在状态为000时，输入一个CP脉冲，不够减，向高位借1当8，减去1
后剩7，所以计数器的状态应该由000转换到111，且同时应向高位送出借位信号。
3.1.3用集成芯片设计一个256进制的加法器
选取两片74LS161设计由状态00000000~11111111的256进制加法计数器。
74LS161具有以下功能：
★异步清零功能
当0=CR 时，计数器清零。在0=CR 时，其他输入信号都不起作用，由时钟触发器的逻辑特性知道，其异步输入端信号是优先的，0=CR 正是通过D R 复位计数器也即使异步清
零的。
★同步并行置数功能
当1=CR 、0=LD 时，在CP 上升沿操作下，并行输入数据30~d d 进入计数器，使
012310111213d d d d Q Q Q Q n n n n =++++。
★二进制同步加法计数功能
当1==LD CR 时，若1==P T CT CT ，则计数器对CP 信号按照8421编码进行加法计数。
★保持功能
对扣当1==LD CR 时，若0=•P T CT CT ，则计数器将保持原来状态不变。对于进位信号有两
种情况，如果0=T CT ，那么0=CO ；若是1=T CT ，则n n n n Q Q Q Q CO 0123=。
3.2序列信号发生器
（1) 序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址码，
数据等，也可以做控制信号。
（2) 计数型序列信号发生器是在计数器的基础上加上反馈网络构成。要实现序列长度
为M 序列信号发生器。其设计步骤为：
a 先设计一个计数模值为M 的计数器；
b 再令计数器每一个状态输出符合序列信号要求；
C 根据计数器状态转换关系和序列信号要求设计输出组合网络。
